DE1908901C3 - Verfahren zum Herstellen von Halbleiterbauelementen kleiner Abmessungen - Google Patents

Verfahren zum Herstellen von Halbleiterbauelementen kleiner Abmessungen

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Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen von Halbleiterbauelementen kleiner Abmessungen nach dem Oberbegriff des Patentanspruchs 1.
In der Technik der Nachrichtenverarbeitiing besteht ein Interesse an immer höheren Arbeitsgeschwindigkeiten und damit höheren Betriebsfrequenzen, bzw. Impulsgeschwindigkeiten der Geräte. Dieses Interesse führt zu Versuchen, zur Verarbeitung dieser Signale Halbleiterbauelemente herzustellen, die besonders kleine Induktivitäten. Kapazitäten, sowie Trägerlaufzeiten aufweisen. Das bedeutet u.a., daß bestimmte geometrische Abmessungen der Halbleiterbauelemente, wie z. B. die Kanallänge bei Feldeffekttransistoren, möglichst klein gehalten werden müssen.
Dem Bestreben, besonders kleine Halbleiterbauelemente herzustellen, sind verschiedene Grenzen gesetzt. Bei dem heute vielfach benutzten Planaraufbau. der eine große Zahl von Halbleiterbauelementen aus gleichartigen Schaltungselementen, bzw. gleichartigen Schaltungen, auf einem einzigen Substrat aus Halbleitermaterial herzustellen ermöglicht, werden in den Herstellungsverfahren weitgehend Maskierverfahren verwendet, Beispielsweise wird die Halbleiteroberfläche mit einer Isolierschicht,, etwa einem Hälbleiteroxyd, bedeckt, auf welche dann ein lichtempfindlicher Lack aufgetragen wird, der die Eigenschaft hat* an belichteten Stellen in einem nachfolgenden Verfahrensschritt lösbar zu sein und an unbelichteten Stellen weiter zu haften öder umgekehrt. In weiteren Verfahrensschritten wie Ätzung oder Diffusion oder Kathodenzerstäubung, Vakuumbedampfung, galvanischer Auftrag, werden diejenigen Stellen des Halbleitersubstrates bearbeitet, an denen der Fotolack abgelöst wurde. Der optischen Abbildung feiner Muster wird jedoch durch das Auftreten von Beugungssäumen an engen Schlitzen Grenzen gesetzt. Außerdem werden sowohl bei der Kontaktmaskierung als auch bei der Maskenprojektion hohe Anforderungen ίο an die Planheit der Oberflächen gestellt, um U ischärfen zu vermeiden.
Weiterhin müssen zur Herstellung von Halbleiterbauelementen im allgemeinen eine Reihe von Verfahrensschritten angewendet werden, und diese bedingen oft die wiederholte Anwendung des Fotomaskierverfahrens. Zur genauen Einhaltung der geometrischen Abmessungen ist es dabei erforderlich, daß die aufeinanderfolgenden Masken mit großer Genauigkeit in gegenseitige Deckung gebracht werden. Bei den angestrebten Größen der Halbleiterbauelemente ist diese Forderung nur schwer /u erfüllen.
Aus der GBPS 10 81472 ist ein Verfahren zur Ausbildung von eng beabstandeten Metallflächen auf einer Unterlage bekannt. /. B. /ur Ausbildung der Metallkontakte für ein zentrales Transistor-Emitter-Gebiet mit einem umgebenden Basisgebiet. Dabei werden beide Metallschichten separat aufgebracht und in je einem Ma^kierungsprozeß geformt. Bei der Ausbildung der /weiten Metallschicht wird die seitliche Unterätzung der ersten Metallschicht zur Gewährleistung eines seitlichen Abstandes zwischen den Metallschichten ausgenutzt. Neben einem seitlichen Abstand liegen die betreffenden Metallschichten zur Koniaktierung unterschiedlicher Dolicrungsgebiete zusätzlich in verschiedenen Ebenen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Ausbildung von Maskierungsmustern anzugeben, mit dem sich llalbleiterelemente herstellen lassen, die besonders kleine geometrische Abmessungen in der Größenordnung von 1 μ;ιι aufweisen, und bei dem weniger Verfahrensschrittt mit , udem reduzierten Anforderungen an die Aiisrichlgenauigkeil der Masken vorzusehen sind.
Zur Lösung dieser Aufgabe sieht die Erfindung die
im Patentanspruch 1 bezeichneten Maßnahmen vor. Vorteilhafte Ausgestaltungen und Weiterbildungen des Verfahrens sind in den Unteransprüchen gekennzeichnet.
Mit dem Verfahren nach der Erfindung lassen sich
Halbleiterbauelemente herstellen, die besonders kleine geometrische Abmessungen haben. Die Stärke eines etwa 3 bis 5 μιτι breiten Streifens, der /. B. nach dem Fotolackverfahren in bekannter Weise erzeugt wird, 'äßt sich durch Anwendung des Verfahrens in definierter Weise auf weniger als 1 μιτι reduzieren.
Ein weiterer Vorteil des Verfahrens ist es. daß bei den notwendigen Maskierschritten geringe Anforderungen an die Ausrichtgenauigkeit der Masken zu stellen sind.
Das Verfahren hat somit auch den Vorteil, besonders kleine und trotzdem preisgünstige Halbleiterbauelemente, einschließlich integrierte Halbleiterschaltungen herstellen /u können.
Das Verfahren nach der Erfindung soll nachfolgend anhand der Zeichnungen im einzelnen erläutert werden.
Die Zeichnungen, die das nachstehend behandelte Äusführungsbeispiel betreffen, zeigen
Fig. IA und B im Querschnitt, bzw. Aufriß ein Siliziumsubstrat, in dessen Oxydabdcckuiig Fenster"
geätzt wurden;
F i g. 2 einen Querschnitt durch ein Fenster in dem das SiO2 unterätzt wurde;
Fig. 3A und B den epitaktischen Niederschlag von η+ -Silizium im Fenster und unter der Unterätzung;
F i g. 4A und B die aufgebrachten ohmschen Kontaktelektroden, sowie eine Ni-Maskierung;
Fig.5A und B den fertigen Schottky-Sperrschicht-Feldeffekttransistor.
Das erfindungsgemäße Verfahren soll nun im einzelnen beschrieben werden, wobei die Herstellung eines Silizium-Feldeffekttransistors mit Schottky-Sperrschicht als Beispiel dienen soll. Der herzustellende Transistor soll, um eine hohe Betriebsfrequenz zu erreichen, besonders kleine Abstände zwischen Quellen- und Abflußelektrode haben und insbesondere soll die Steuerelektrode besonders schmal ausgebildet werden. Wie schon in der Einführung bemerkt, setzt die bisherige Technologie hier gewisse Grenzen, indem beispielsweise die gerne verwendeten Fotomaskierverfahren ihres begrenzten Auflösungsvermögens wegen es nicht gestatten, besonders feine Streifen /u erzeugen.
Ausgangs-Haibieiter-Körper fur das Verfahren soll das hochohmige, einkristalline Substrat I. F ig. IA. aus Silizium sein. Das Silizium-Substrat wird zunächst nach einem bekannten Verfahren mit der schwach n-leitenden Schicht 2 von etwa 0,1 bis 0.2 Ohm cm und 0.5 bis I μίτι Dicke versehen, die später als Kanal des Feldeffekttransistors dienen soll.
In einem ersten Verfahrensschritt wird das Sili/iumsubstrat mit einer Siliziumdioxydschicht 3 von 0.2 bis 0,5 μΐπ Dicke überzogen, die in bekannter Weise /. B. in einer Wasserdampfatmosphäre bei 950"C innerhalb von 30 bis 60 Min. hergestellt wird. Fs hat sich als vorteilhaft erwiesen, in einem weiteren Schritt das SiO? in einer Argon- oder Sauerstoffatmosphäre 10 bis 20 Min. lang bei 9500C zu stabilisieren, bzw. /u trocknen. Diese Stabilisierung ist aber nicht unbedingt erforderlich und kann auch unterbleiben.
Im nächsten Verfahrensschritt werden in das SiO2 in bekannter Weise, z. B. mit Hilfe einer Fotomaske, zwei Fenster v^n z.B. 20χ250μιη2 unter Verwendung gepufferter Flußsäure eingeätzt, die später die Quellen- und Abflußelektroden aufnehmen sollen. Die Fenster 4 lind in Fig. IA und B in Aufsicht, bzw. Querschnitt dargestellt. Ihr gegenseitiger Abstand soll so klein wie möglich sein, z. B. 3 μπι, um mit nur einer SiO2-Unterätzung auszukommen.
In einem weiteren Verfahrensschritt wird die SiO2-Schicht 5 bis 10 Min. lang im Bereich zwischen 950 und 10000C in einer Wasserstoff- oder Argonatmosphäre seitlich unterätzt. Es hat sich gezeigt, daß in einer Atmosphäre der genannten Gase ein Abtrag des Siliziumdioxyds und des Siliziums bevorzugt an Stellen stattfindet, wo das Oxyd mit dem Silizium in Berührung steht. Eine der dabei entstehenden Formen, die hier von besonderem Interesse sind, ist in F 1 g. 2 gezeigt. Eine Abtragung 5 des Siliziumdioxyds am .Siliziumrande des Fensters tritt bei hohen Temperieren auf. Durch die gestrichelte Linie- 'n Fig. 2 wird angedeutet, daß im Oberflächenbereicl1 des Sihziumdioxyds keine merkliche Abtragung stattgefunden hat= Es entstehen also rings um die FeHstcr 4 der Siliziumdioxydschicht überstehende Oxydf-ä ndef 8.
Der Effekt der bevorzugten Silizium- und Siliziumdioxyd-ÄtzUrig am Rafide freigelegter Fenster wurde in der Fachliteratur schon behandelt, jedoch ohne Feststellung der Maskierungsmöglichkeit. Er ist bekannt, /. 13. als vielfach unerwünschte Nebenerscheinung bei der selektiven Si-Epitaxie und beruht auf folgenden chemischen Reaktionen:
SiO2 + Hj-1· SiO + H2O
Auch die direkte Reaktion
SiO2+ SU 2 SiO 10
ist nicht vollständig auszuschließen. Die Stabilisierung (Trocknung) des Sihziumdioxyds an der Oberfläche und ein vermindertes Reaktionsvermögen bei niedrigen Temperaturen und vergrößertem Si — SiO2-Abstand sind die mutmaßlichen Voraussetzungen für ein definiertes Unterätzen ohne merkliche Vergrößerung des Fensters. Dieser Effekt wird im Verfahren nach der Erfindung nutzbringend angewendet. Wie sich gezeigt hat, läßt sich die Tiefe der seitlichen Unterätzung recht
2D gut steuern. So wird eine Unterätzungstiefe von 1 um in etwa 5 Mi.iuten, eine Tiefe von 4 μπι in etwa 20 Minuten erreicht. Die l.nterat/ung des SiC. Aird vurteilrult in einem tpitaxie-Behalter bei Iemperz.uren zv.is.hcn 950 und 1000 C vorgenommen. Die Abtragung der n-Si-Schicht bleibt dabei so gering, daß sie für den Bau von Halbleiterbauelementen unwesentlich ist, sofern d'e im Fer ter freiliegende Si-Fläche genügend groß ist. Bei zu hohen Temperati ren. etwa über 1150 C. wird die SiOj-Schicht völlig abgetragen.
Im gleichen Arbeitsgang mit der Ätzung, die. wie gesagt in durchströmendem Wasserstoff- oder Argongas erfolgt, kann epitaktisch z. B. η + -leitendes Silizium aufgetragen werden. Durch Beimischung von Arsen-Wasserstoff. AsHj, entsteht eine dünne Si-Schicht. die eine spezifische Leitfähigkeit von etwa 0,01 Ohm cm haben soll. Diese hochleitende Siliziumschicht dient dazu, die Serif.nwidersiände der Quellen- bzw. der Abflußelektrode und der Steuerelektrode weitgehend zu verringern. Der epitaktische Auftrag von η'-SiIiZium ist in F i g. 3 ersichtlich. Es ist vorteilhaft, die L'pitaxie vor Beendigung der Ätzung abzubrechen so daß. wie aus F i g. 3 ersichtlich, ein kleiner Bereich 6 schwach n-.eitenden Siliziums unter der überstehenden SiC).. Schicht offen bleibt. Dadurch werden Durchbrüche zwischen der Steuerelektrode und den anderen Elektroden vermieden.
In einem weiteren Verfahrensschrnt werden auf die Flächen innerhalb der Fenster im SiO2 ohmsche Kontaktelektroden 7 an der Quellen- und der Abflußzone aufgebracht. Das geschieht vorteilhaft durch Vakuum-Aufdampfen und Einlegieren eines geeigneten Matenals wie Gold-Antimon. Beim Vakuum-Aufdampfen dieser Kontaktelektroden dient die überstehende Siliziumdioxydschicht als Maske, und es sch"ig: sich unter derselben kein Elektrodenmetall nieder.
In einem weheren Verfahrensschritt wird der überstehende Rand der SiO2-Schicht entfernt. Das kann durch einfaches Abwischen der Substratoberfläche mit einem Wattebausch geschehen oder durch Behandlung des Substrates in einem mit Flüssigkeit gefülltem Gefäß mit Ultraschall, wobei die spröde Siliziumdioxydschicht abbricht. Es kann aber auch eine SiO^vÄtzung vofgehomfnen werden, die nur so Weit gtht, daß gerade der überstehende Teil 8 der SiO2-Schicht 3 entfernt wird. Auf dem Silizium-Substrat sind also nun die Elektroden Sund Diür die Quellen- und die Abflußzone angebracht. Der schmale Streifen, auf dem die
Steuerelcktrodc C angebracht werden soll, ist nach wie vor mit SiO? bedeckt; die Abstände zwischen den Elektroden 7 und den Steuerelektroden 6 werden durch die oxydfreien Bereiche 6 der Siliziumoberflächc gebildet.
Im folgenden wird die Anbringung der Steuerelektrode G. die in diesem Beispiel eine Schottky-Sperrschicht-Elektrode sein soll, dargelegt. Zunächst werden die Bereiche 6 mit Hilfe einer Nickelinaskierung 10 abgedeckt. Dazu wird auf alle von SiO? freien Stellen des Silizium-Substrates Nickel in einer Dicke von etwa 100 nm galvanisch aufgetragen. Beim Galvanisieren schlägt sich metallisches Nickel auf den SiCVbcdcckten Flächen bekanntlich nicht nieder.
In einem nächsten Verfahrcnsschritl wird eine zweite Fotomaske hergestellt, die den nun etwa I Jim breiten SiOj-Steg zwischen den beiden früher geätzten Fenstern in der SiC^-Schiclu freiläßt. Das ist genau die Stelle, auf der die Steuerelektrode CJ angebracht werden soll. Es ist zu beachten, daß das Autbringen dieser Fotomaske völlig unkritisch ist, da es nur darauf ankommt, daß der genannte Steg freigelassen wird. Ob die vernickelten Flächen innerhalb der alten Fenster bedeckt sind oder freigelassen werden, spielt keine Rolle, da im Grunde genommen diese Fotomaske nur dazu dient, verschiedene Transistoren, die auf demselben Silizium-Substrat gleichzeitig erzeugt werden, voneinander abzugrenzen.
Nun wird die Kontaktfläche für die Steuerelektrode C, das ist die unveränderte Oberfläche des Silizium-Substrates mit der daraufliegenden leitenden leitenden n-Schicht 2 für den Kanal, durch eine Oxydätzung in gepufferter Flußsäure freigelegt. Das metallische Nickel 10, das außerhalb dci Fotomaske die übrigen Teile des Transistors bedeckt, wird von dieser Ätzung nicht beeinflußt.
In einem weiteren Verfahrensschritt wird nun die Scholtky-Sperrschichl-Kontaktclektrode angebracht. Dazu wird, wie schon bekannt, Chrom-Gold oder ein anderes geeignetes Kontaktmalcrial aufgetragen, das nun aber nicht in das Silizium einlegiert wird. Anschließend wird der Fotolack abgelöst und überschüssiges Chrom-Gold, das sich auf dem Lack niedergeschlagen halle, mit abgewischt.
In einem weiteren Verfahrensschrilt wird das metallische Nickel, das nun die Quellen^ und Abflußzonc, sowie das Gebiet zwischen Quellen' und Abflußelektrode einerseits und Steuerelektrode andererseits bedeckt, weggeätzt. Dazu wird ein Ätzmittel, z. B.
ίο HNOj1 gewählt, das nur das Nickclmetall angreift, die Chrom-Gold-Schicht jedoch nicht beeinflußt. Nun ist vom letzten Verfahrensschritt her die Nickelfläche 10 mit Chrom-Gold bedeckt, das aufgebracht wurde, um die Steuerelektrode G zu bilden. Es hat sich gezeigt,
daß das Ätzmittel durch diese Schicht hindurch auf das Nickel wirkt, da offenbar die Chrom-Gold-Schicht nicht porenfrci ist. Immerhin bleibt das Chrom-Gold trotz Wegätzens des Nickels liegen und muß extra entfernt, aiii besten abgewischt werden.
jo In einem letzten Verfahrensschrill werden die Anschlüsse für die Elektroden, wie schon bekannt, galvanisch verstärkt, so daß sie später »gebondet« oder anderswie mit Leitungen verbunden werden können. Die sehr schmale Steuerelektrode G wird vorteilhafterweise mit einer AnschluOflächc 9 versehen, die es erlaubt, einen Anschlußdraht bequem anzulöten oder zu »bonden«. Je nach Größe des Transistors kann es nötig sein, atit'h die Quellenelektrode Sund die Abflußclckirode D mit solchen Anschlußflächen zu versehen. Die freien Silizium-Flächen des Transistors werden z. B. durch Kathodenzerstäubung von S1O2 oder ein anderes bekanntes Verfahren passiviert.
Das erfindungsgemäße Verfahren läßt sich für die Herstellung zahlreicher anderer Halbleiterbauelemente verwenden. /. B. zur Herstellung von Schottky-Sperrschicht-Feldeffekttransistoren anderer Bauarten, oder zur Herstellung von Bipolartransistoren, sowie auch zur Hcrs'.cllung integrierter Halblcilcrschallungen. die solche Schaltungselemente- enthalten.
cu x uiatt

Claims (4)

Patentansprüche:
1. Verfahren zum Herstellen von Halbleiterbauelementen kleiner Abmessungen unter Verwendung einer auf einem Siliziumsubstrat vorgesehenen Isolierschicht aus Siliziumdioxyd, in der mittels üblicher Fotolithografie- und Ätzverfahren ein Maskierungsmuster ausgebildet ist, dadurch gekennzeichnet, daß anschließend daran eine Verringerung der Maskengrundfläche durch seitliches Unterätzen der Siliziumdioxydschicht (3) mittels einer bei erhöhter Temperatur, vorzugsweise im Bereich zwischen 950 und 10000C, durchgeführten Behandlung in einer Wasserstoff- oder Argonatmosphäre vorgenommen wird (F i g. 2).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß während des seitlichen Unterätzens der Maske aus der Isolierschicht (3) kristallines Halbleitermaterial an den Stellen aufgetragen wird, an denen die Isolierschicht (3) ganz entfernt oder unterätzt rst.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf die Halbleiteroberfläche ein Elektrodenmaterial (7) aufgetragen wird, soweit sie nicht von der Isolierschicht (3) sowie deren unterätzten und überstehenden Rändern (8) bedeckt ist.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Siliziumdioxydschicht (3) nach Aufbringung auf das Siliziumsubstrat (1) in einer Argon- oder Sauerstoff-.mosphäre bei erhöhter Temperatur getrocknet wird.
DE1908901A 1968-03-01 1969-02-22 Verfahren zum Herstellen von Halbleiterbauelementen kleiner Abmessungen Expired DE1908901C3 (de)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH506188A (de) * 1970-09-02 1971-04-15 Ibm Feldeffekt-Transistor
NL7412383A (nl) * 1974-09-19 1976-03-23 Philips Nv Werkwijze voor het vervaardigen van een in- richting met een geleiderpatroon.
DE2824026A1 (de) * 1978-06-01 1979-12-20 Licentia Gmbh Verfahren zum herstellen eines sperrschicht-feldeffekttransistors
GB2127751B (en) * 1982-10-06 1986-04-23 Plessey Co Plc Producing narrow features in electrical devices
DE3915650A1 (de) * 1989-05-12 1990-11-15 Siemens Ag Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL143070B (nl) * 1964-04-21 1974-08-15 Philips Nv Werkwijze voor het aanbrengen van naast elkaar gelegen, door een tussenruimte van elkaar gescheiden metaaldelen op een ondergrond en voorwerp, in het bijzonder halfgeleiderinrichting, vervaardigd met toepassing van deze werkwijze.

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CH476398A (de) 1969-07-31
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DE1908901A1 (de) 1969-09-25
FR1600776A (de) 1970-07-27

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