DE2538264C3 - Verfahren zur Herstellung einer planaren integrierten Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer planaren integrierten Halbleiteranordnung

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer planaren integrierten Halbleiteranordnung entsprechend dem Oberbegriff des Anspruchs 1.
Ein Verfahren dieser Art ist aus der US-PS 34 74 310 bekannt. Die zweite Schicht besteht dabei aus Aluminium.
Integrierte Halbleiteranordnungen erfüllen zahlreiche Schaltungsfunktionen und benutzen dazu eine Vielzahl aktiver oder passiver Schaltungselemente.
Ils ist bekannt, daß bei der Herstellung integrierter Halbleiteranordnungen in einer Halbleiterschicht von einem bestimmten Leitungstyp durch Dotierung eine Vielzahl von Halbleiterzonen gebildet werden muß.
Diese Zonen werden gewöhnlich dadurch erhalten, daß entweder Verunreinigungen von der Oberfläche der Halbleiterschicht her durch öffnungen oder Fenster, die in einer die Oberfläche der Halbieiterschicnt überziehenden Isolierschicht, meist einer Oxidschicht, gebildet sind, eindiffundiert werden oder daß Verunreinigungen von einer dotierten Oxid- oder Glasschicht aus diffundiert werden.
Auch können die genannten aktiven oder passiven
to Elemente durch Ionenimplantation durch Fenster in der isolierenden Oxidschicht erhalten werden. Dabei ist es notwendig, daß die unterschiedlichen zum Dotieren verwendeten öffnungen in der Isolierschicht und auch die Kontaktfenster genau in bezug aufeinander ausgerichtet sind. Dabei werden bei aufeinanderfolgenden Dotierungen nach einer Dotierung die Fenster, über die die nächstfolgende Dotierung nicht stattfinden soll, wieder verschlossen, zu welchem Zweck ein derartiges Fenster mit einer neuen Isolierschicht oder mit einer innerhalb des Fensters thermisch angewachsenen Schicht bedeckt wird. Dadurch weisen diese Fenster nach Durchführung aller Vorgänge an ihrem Rand Pegelunterschiede in Form eines stufenartigen Profils auf und es ergibt sich im allgemeinen eine Isolierschicht mit zahlreichen Pegelunterschieden auf der Oberfläche. Dies ist u. a. für das Anbringen genau definierter Kontaktfenster einer guten und zuverlässigen Metallisierung sehr nachteilig, da die Metallisierung die Neigung hat, ggf. unter dem Einfluß äußerer Bedingungen, an den Stellen stufenförmiger Pegelunterschiede zu zerbrechen. Dieser Nachteil macht sich in erhöhtem Maße bei Mehrschichtenmetallisierungen bemerkbar.
Bei dem aus der obengenannten US-PS 34 74 310 bekannten Verfahren werden Teile der zweiten Schicht und Teile der anorganischen Schicht durch photolithographische Techniken entfernt. Bei einem solchen Vorgehen muß aber erst die anorganische Schicht entfernt werden, um die zweite Schicht freizulegen, die dann anschließend entfernt werden kann, was aber nur teilweise geschieht, weil diese Schicht zur Passivierung der darunterliegenden Isolierschicht dient und deshalb örtlich beibehalten wird (siehe Spalte 4, Zeilen 46—59).
Eine anorganische Schicht, die im Fenster und daneben auf der zweiten Schicht beibehalten wird, führt aber zu einer nachteiligen Stufenhöhe.
Der Erfindung liegt die Aufgabe zugrunde, das Verfahren der eingangs genannten Art so auszugestalten, daß in der endgültigen Isolierschicht Pegelunterschiede oder Stufen am Rand des Fensters weitgehend herabgesetzt werden.
Die genannte Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Der Erfindung liegt die Erkenntnis zugrunde, daß dies dadurch erreicht werden kann, daß auf geeignete Weise eine zeitweilige Hilfsschicht verwendet wird, die nachher mit dem darauf liegenden Material entfernt wird.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Mit einem solchen Verfahren ist es möglich, die Oberfläche der Halbleiterscheibe mit einer Isolierschicht zu überziehen, die überall etwa die gleiche Dicke aufweist, wobei die Fenster in der ersten Isolierschicht
*5 völlig von der zweiten Isolierschicht ausgefüllt werden. Dabei entspricht die Dicke der weiteren Isolierschicht der Dicke der Isolierschicht entspricht.
Wenn die Schicht überall etwa die gleiche Dicke
aufweist so daß keine Pegelunterschiede oder Stufen mehr am Rande der genannten Fenster auftreten, ist es möglich, eine gute Metallisierung und ggf. eine Mehrschichtenmetallisierung unter Vermeidung der vorgenannten Nachteile zu bilden. Es sei bemerkt, daß s aus der US-Patentschrift 34 42 012 ein Verfahren bekannt ist, bei dem eine metallene Hilfsschicht, die nachher mit dem darauf liegenden Material entfernt wird, bei der Herstellung eines Metallisierungsmusters verwendet wird. Von der Herstellung einer Isolierschicht e.'.wa gleichmäßiger Dicke oder von der Herabsetzung von Pegelunterschieden in einer Isolierschicht nach der Bildung von Fenstern darin ist in diesem Falle aber nicht die Rede.
Das Verfahren nach der Erfindung weist noch einen weiteren Vorteil auf. Dadurch, daß die weitere Isolierschicht mit einer geeigneten Verunreinigung dotiert wird, ist es nämlich möglich, durch einen einzigen Verfahrensschritt einerseits eine lokalisierte Diffusion durchzuführen, d. h. eine Insel von eine..i bestimmten Leitungstyp zu bilden, und andererseits eine Oxidschicht zu bilden, die das Diffusionsfenster verschließt und praktisch in der gleichen Ebene wie die erste Isolierschicht liegt.
Bei einer ersten bevorzugten Ausführungsform ist die als Maske verwendete zweite Schicht aus Aluminium hergestellt, während die beiden Isolierschichten aus Siliciumoxid bestehen.
Diese Ausführungsform ist besonders günstig, wenn in der Halbleiterschicht durch Diffusion von einer dotierten Oxid- oder Glasschicht aus genau ausgerichtete lokalisierte Zonen gebildet werden sollen, die mit einer gleichmäßigen Passivierungsschicht überzogen sind.
Nach einer zweiten bevorzugten Ausführungsform ist die erste Isolierschicht aus Siliciumoxid hergestellt, ist die als Maske verwendete zweite Schicht eine Molybdänschicht oder eine Wolframschicht und besteht die zweite Isolierschicht aus Siliciumnitrid.
Diese Ausführungsform eignet sich insbesondere zur Herstellung lokaler Zonen durch Ionenimplantation, gegen die eine Aluminiumschicht nicht in genügendem Maße undurchdringbar ist, oder zur Herstellung lokalisierter Zonen durch Diffusion eines Dotierungsmaterials bei hohen Temperaturen.
Einige Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen
F i g. 1 bis 4 verschiedene Stufen des Verfahrens,
F i g. 5 bis 8 schematisch die Anwendung des Verfahrens zur Herstellung einer Zwischenverbindungsmetallisierung, und
Fig.9 bis 12 schematisch die Anwendung des Verfahrens zur Herstellung einer Metallisierung für Mehrschichtenschaltungen.
Es wird darauf hingewiesen, daß in den genannten Figuren die Abmessungen übertrieben groß und nicht maßstäblich dargestellt sind, um die Deutlichkeit der Zeichnungen zu fördern.
Entsprechend F i g. 1 bis 4 wird auf der ganzen Oberfläche 1 eines Halbleitersubstrats 2, in dem lokalisierte Zonen gebildet werden sollen, eine Schicht 3 aus Isoliermaterial gebildet. In dem vorliegenden Beispiel besteht das Substrat 2 aus Silicium und die Schicht 3 aus S1O2.
Auf der ganzen Oberfläche der genannten Schicht 3 wird dann eine zweite Schicht 4 gebildet; in diesem BeisDiel besteht die Schicht 4 aus Aluminium.
Der nächste Verfahrensschritt ist das Photoätzen der genannten Metallschicht 4 mittels eines photoempfindlichen Lackes 5 (Fig. 1); an einer geeigneten Stelle enthält die genannte Lackschicht 5 eine nicht polymerisierte Zone 6, von welcher Zone her die Schicht 4 zum Erzeugen einer Aussparung 7 (F i g. 2) mit Hilfe eines chemischen Lösungsmittels geätzt wird, das z. B. Phosphorsäure und Essigsäure enthält
Dann kann die Schicht 4, die mindestens die Aussparung 7 aufweist, als Maske für das Photoätzen der Schicht 3 aus SiOj verwendet werden, um in dieser Schicht mit Hilfe einer Lösung von HF + NH4F die Aussparung oder das Fenster 8 zu bilden, durch die oder das an der genannten Stelle die Oberfläche la des Substrats 2 freigelegt wird. Durch die genannte öffnung 8 kann z. B. eine diffundierte Zone in dem Substrat 2 gebildet werden. Dazu besteht eine Lösung darin, daß auf der Oberfläche 4a der Schicht 4 und auf der freigelegten Oberfläche Xa des Substrats 2 eine zweite Oxidschicht 9 und 10 gebildet wird, in der sich Verunreinigungen befinden, die den gewünschten Leitungstyp herbeiführen (F i g. 3).
Mit Hilfe einer Lösung aus Phosphorsäure und Essigsäure oder einer Eisenchloridlösung wird dann die Aluminiumschicht 4 mit den darauf liegenden Teilen 9 der Oxidschicht 9 und 10 entfernt, wonach durch Diffusion in dem Substrat 2 die Verunreinigungen angebracht werden, die sich in der Oxidschicht 10 befinden. Auf diese Weise wird die Zone 11 erhalten (F ig. 4).
Nach der Bildung der Zone 11 hat die Oxidschicht 10 praktisch alle Verunreinigungen verloren und sie kann als Isolierschicht betrachtet werden, die die Aussparung in der Schicht 3 verschließt. Auf diese Weise wird die in F i g. 4 dargestellte Struktur erhalten. Eine lokalisierte Zone 11, die in dem Substrat 2 gebildet ist, ist mit einer Isolierschicht mit nur sehr geringer Denivellierung überzogen, die durch eine Isolierschicht 3 und eine lokalisierte Zone einer weiteren Isolierschicht 10 gebildet wird.
Nach einer Abwandlung dieser Ausführungsform kann die Metallschicht 4 eine Wolfram- oder Molybdänschicht sein. In diesem Falle werden zum Ätzen der Metallschicht einerseits Kaliumferrocyanid oder Wasserstoffperoxid und andererseits eine Lösung von Kaliumferrocyanid mit Soda oder Kaliumkarbonat oder eine Lösung von Salpetersäure und Schwefelsäure verwendet.
Dieses Verfahren, durch das eine gleichmäßige Dicke der schützenden Oxidschicht auf einem Halbleitersubstrat erreicht wird, kann bei der Herstellung einer Zwischenverbindungskonfiguration, z. B. der anhand der Fig.5, 6, 7 und 8 zu erläuternden Konfiguration, verwendet werden.
Nach diesen Figuren werden in ein Siliciumsubstrat
20 — z. B. vom N-Leitungstyp — örtlich Verunreinigungen, die den P-Leitungstyp herbeiführen, in einer starken Konzentration eindiffundiert, um so eine Zone
21 zu bilden. Nach dieser Diffusion, die durch ein Fenster 22 durchgeführt wird, das in einer Oxidschicht 23 gebildet ist, wird das Fenster 22 durch Anwendung des obenbeschriebenen Verfahrens mit Hilfe einer Oxidschicht 24 verschlossen, deren Dicke gleich derjenigen der Schicht 23 ist (Fig. 5) und die z.B. ebenfalls aus S1O2 besteht.
In dieser Schicht 24 werden anschließend zwei Fenster 25 und 26 (F i g. 6) gebildet, wonach an der auf diese Weise freigelegten Oberfläche des Substrats 20
und an der Oberfläche der Oxidschichten 23 und 24 eine Metallschicht 27, z. B. aus Aluminium, angebracht wird. Durch lokalisierte anodische Oxidation werden in der Schicht 27 Isolierzonen 27a (Fi g. 7) gebildet, wodurch es möglich ist, eine Zwischcnverbindungskonfiguraiion zu erhalten, die in Draufsicht in F i g. 8 dargestellt ist. In dieser Konfigi ilion erstreckt sich ein Verbindungsstreifen 27b oberhalb der Zone 21. die wiederum eine andere Verbindung darstellt, deren Enden an der Außenseite durch Metallstreifen 27c verbunden sind, die von dem Streifen 27b durch die isolierende Zonen 27a getrennt sind
Das Verfahren läßt sich auch zur Herstellung einer Mehrschichtenschaltung gemäß F i g. 9, 10, 11 und 12 verwenden.
Nach den genannten Figuren werden in ein Siliciumhalbleitersubstrat 30, z. B. vom N-Leitungstyp, örtlich Verunreinigungen eindiffundiert, die den P-Leitungstyp herbeiführen, um so eine Zone 31 zu bilden. Nach dieser Diffusion, die über ein Fenster 32 durchgeführt wird, das in einer SiOrSchicht 33 gebildet ist, wird das Fenster mit Hilfe einer Oxidschicht 34 verschlossen, deren Dicke gleich derjenigen der Schicht 33 ist.
In der Schicht 33 wird anschließend ein Fenster 35 (Fig.9) geöffnet. An der auf diese Weise freigelegten Oberfläche des Substrats 30 und an der Oberfläche der Oxidschichten 33 und 34 wird eine Metallschicht 36, z. B. aus Aluminium, gebildet. Auf der Metallschicht 36 wird eine Oxidschicht 37, die z. B. ebenfalls aus S1O2 besteht.
gebildet (Fig. 10). Dank der Anwendung des beanspruchten Verfahrens ist diese Schicht 37 flach.
In der Schicht 37 werden Fenster 38 und 39 (F i g. II) geöffnet. In den Fenstern werden Metallschichten 40 und 41 gebildet, die zur Bildung der benötigten Kontakte erforderlich sind (F i g. 12).
Auf diese Weise wird eine Verbindungsschaltung erhalten, in der die Kontakte 40 und 41 je für sich mit dem Substrat 30 durch die Schicht 36 verbunden sind.
die ihrerseits vollkommen gegen die Zone 31 isoliert ist. In bezug auf die beiden Ausführungsbeispiele nach den Fig.5 bis 8 und 9 bis 12 kann festgestellt werden, daß dank der Anwendung des beanspruchten Verfahrens die Anzahl der Stufen herabgesetzt ist und daß die Höhe der verbleibenden Stufen verringert ist. Die Gefahr eines Bruches der aufeinander angebrachten Schichten auf der Substratobcrfläche ist damit gering.
Statt einer metallenen zweiten Schicht kann erwünschtenfalls auch eine Schicht aus einem anderen, in bezug auf die Isolierschicht selektiv ätzbaren Material verwendet werden. Auch können andere Halbleitermaterialien als Silicium, z. B. Germanium oder AMIBV-Verbindungen wie GaAs. verwendet werden, wobei bei Verwendung von SiO?-Schichten diese nicht auf thermischem Wege, sondern auf andere Weise, z. B. durch p>rolytische Ablagerung, hergestellt werden müssen. Statt Siliciumoxid und Siliciumnitrid können auch andere Isoliermaterialien, z. B. Aluminiumoxid, Anwendung finden.
Hierzu 3 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Verfahren zur Herstellung einer planaren integrierten Halbleiteranordnung, bei dem eine Oberfläche einer Halbleiterscheibe mit einer elektrisch isolierenden Schicht überzogen wird, bei dem ferner auf dieser Isolierschicht eine zweite Schicht aufgebracht wird, bei dem in der Isolierschicht unter Verwendung der zweiten Schicht als Maske ein Fenster gebildet wird, bei dem die zweite Schicht und das Fenster dann mit einer Schicht aus anorganischem Material überzogen werden und bei dem schließlich Teile dieser anorganischen Schicht und darunter liegende Teile der zweiten Schicht entfernt werden, dadurch gekennzeichnet, daß als anorganische Schicht eine weitere Isolierschicht (9, 10) aufgebracht wird, daß die weitere Isolierschicht (9, 10) etwa dieselbe Dicke aufweist wie die Isolierschicht (3) und daß die zweite Schicht (4) mit den auf ihr befindlichen Teilen der weiteren Isolierschicht (9,10) vollständig entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als zweite Schicht (4) eine Metallschicht verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem die Isolierschicht aus Siliciumoxid besteht, dadurch gekennzeichnet, daß die weitere Isolierschicht (9,10) ebenfalls aus Siliciumoxid hergestellt wird.
4. Verfahren nach Anspruch 1 oder 2, bei dem die Isolierschicht aus Siliciumoxid besteht, dadurch gekennzeichnet, daß die weitere Isolierschicht (9,10) aus Siliciumnitrid besteht.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die weitere Isolierschicht (9, 10) mit einem Dotierungsmaterial versehen wird, das in die Halbleiterscheibe (2) eindiffundiert wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Schicht (4) eine Metallschicht ist, die bei einer Dotierung der Halbleiterscheibe (2) bei hoher Temperatur als Maske verwendet wird.
7. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Schicht (4) eine Metallschicht ist, die bei einer Dotierung der Halbleiterscheibe (2) durch Ionenimplantation als Maske verwendet wird.
8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß die zweite Schicht (4) aus Molybdän oder Wolfram besteht.
DE2538264A 1974-09-10 1975-08-28 Verfahren zur Herstellung einer planaren integrierten Halbleiteranordnung Expired DE2538264C3 (de)

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SE (1) SE415421B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5496775A (en) * 1978-01-17 1979-07-31 Hitachi Ltd Method of forming circuit
FR2535525A1 (fr) * 1982-10-29 1984-05-04 Western Electric Co Procede de fabrication de circuits integres comportant des couches isolantes minces
JPH053192A (ja) * 1991-10-25 1993-01-08 Matsushita Electron Corp 半導体集積回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979768A (en) * 1966-03-23 1976-09-07 Hitachi, Ltd. Semiconductor element having surface coating comprising silicon nitride and silicon oxide films
FR1536321A (fr) * 1966-06-30 1968-08-10 Texas Instruments Inc Contacts ohmiques pour des dispositifs à semi-conducteurs
FR1531852A (fr) * 1966-07-15 1968-07-05 Itt Procédé de masquage de la surface d'un support
US3474310A (en) * 1967-02-03 1969-10-21 Hitachi Ltd Semiconductor device having a sulfurtreated silicon compound thereon and a method of making the same
US3442012A (en) * 1967-08-03 1969-05-06 Teledyne Inc Method of forming a flip-chip integrated circuit
DE2059116C3 (de) * 1970-12-01 1974-11-21 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung eines Halbleiterbauelementes
GB1363815A (en) * 1971-12-06 1974-08-21 Tektronix Inc Semiconductor device and method of producing same
JPS4960870A (de) * 1972-10-16 1974-06-13

Also Published As

Publication number Publication date
JPS5153491A (de) 1976-05-11
GB1518988A (en) 1978-07-26
DE2538264B2 (de) 1981-04-30
SE7509970L (sv) 1976-03-11
FR2284981B1 (de) 1978-11-24
CH591163A5 (de) 1977-09-15
FR2284981A1 (fr) 1976-04-09
AU8461075A (en) 1977-03-17
ATA692075A (de) 1980-04-15
NL7510427A (nl) 1976-03-12
IT1042339B (it) 1980-01-30
AT359562B (de) 1980-11-25
SE415421B (sv) 1980-09-29
DE2538264A1 (de) 1976-03-18
JPS5744017B2 (de) 1982-09-18
CA1035470A (en) 1978-07-25

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