DE10051380A1 - Verfahren zur Herstellung eines Halbleiterbauteils unter Anwendung eines Schrumpfprozesses eines Strukturmerkmals - Google Patents

Verfahren zur Herstellung eines Halbleiterbauteils unter Anwendung eines Schrumpfprozesses eines Strukturmerkmals

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Abstract

In der standardmäßigen DUV-Lithographietechnologie ist es nicht einfach, MOS Transistorgates im unter 100 nm-Bereich zu erhalten. Mit dem Verfahren des Schrumpfätzens in HI/O¶2¶ Plasmen gibt es eine Möglichkeit, die gegenwärtigen Lithographiewerkzeuge zu verwenden, die Abmessungen des Fotolackstrukturmerkmals zu verringern und MOS Transistorgates unter 100 nm für verbesserte Bauteile zu erreichen. Das Verfahren des Trimmätzens in HI/O¶2¶ Plasmen liefert einen weiteren Faktor zur Steuerung der kritsichen Dimension von MOS Bauteilen in sehr genauer Weise. Daher hilft die Erfindung, die Gesamtkosten zur Herstellung seiner MOS Bauteile mit einer kritischen Dimension im unter 100 nm-Bereich deutlich zu verringern.

Description

1. GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauteils unter Anwendung eines Schrumpfprozesses von Strukturmerkmalen, um eine Merk­ malsgröße zu erhalten, die kleiner als die lithographische Auflösungsgrenze ist. Die vor­ liegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung eines Halbleiter­ bauteils unter Anwendung eins lithographischen Verfahrens zur Herstellung eines Foto­ lackstrukturmerkmals an einer Oberfläche des Halbleiters und zum Ätzen des Fotolack­ strukturmerkmals in einer seitlichen Richtung unter Anwendung eines reaktionsge­ hemmten Ätzmittels.
2. BESCHREIBUNG DES STANDS DER TECHNIK
Der Herstellungsprozess von integrierten Schaltungen beinhaltet die Herstellung von zahlreichen Feldeffekttransistoren mit isoliertem Gate, etwa Metalloxidhalbleiterfeldef­ fekttransistoren (MOSFETs). Um die Integrationsdichte zu erhöhen und die Bauteilei­ genschaft zu verbessern, beispielsweise hinsichtlich der Signalverarbeitungszeit und der Leistungsaufnahme, werden die Strukturmerkmalsgrößen der Transistorstrukturen stän­ dig verkleinert. Überaus bedeutend dabei ist, dass die Gatelänge der hergestellten Transistoren verringert werden muss, um mit diesen Anforderungen im Einklang zu sein.
In einem Feldeffekttransistor, etwa einem MOSFET, wird die Gateelektrode verwendet, um einen darunter liegenden in dem Halbleitersubstrat zwischen einem Sourcegebiet und einem Draingebiet gebildeten Kanal zu steuern. Der Kanal, das Sourcegebiet und das Draingebiet sind in, auf, und/oder über dem Halbleitersubstrat gebildet, das invers zu dem Drain- und Sourcegebieten dotiert ist. Die Gateelektrode ist von dem Kanal, dem Sourcegebiet, und dem Draingebiet durch eine dünne isolierende Schicht, im Allgemei­ nen eine Oxidschicht, getrennt.
Die Herstellung der Gateelektrode ist ein entscheidender Schritt im Herstellungsprozess des Feldeffekttransistors. Die Dimension der Gatelänge, d. h. die seitliche Ausdehnung der Gateelektrode zwischen dem Sourcegebiet und dem Draingebiet des Feldeffekttran­ sistors in der Richtung des Stromflusses, ist im Allgemeinen als kritische Dimension der Gateelektrode bekannt. Diese kritische Dimension wird vorteilhafterweise auf Größen verringert, die sich dem Auflösungsvermögen des lithographischen Systems, das zur Strukturierung der Halbleitermerkmale verwendet wird, nähern oder gar überschreiten.
Typischerweise werden Bauteilmerkmale durch Lithographieverfahren definiert und be­ stimmt, insbesondere durch Fotolithographie, vorzugsweise unter Verwendung eines Linsensystems mit hoher numerischer Apertur und einer Lichtquelle im fernen Ultravio­ lettbereich (DUV). Die gegenwärtige DUV-Lithographie erreicht ihre Auflösungsgrenze bei einer Strukturmerkmalsgröße von ungefähr 0,2 µm (200 nm).
Gegenwärtig können Metalloxidhalbleiter-(MOS) Transistoren mit Gatelängen im unter 100 nm-Bereich nicht in einfacher Weise mit der herkömmlich bekannten DUV- Lithographietechnologie erreicht werden. Andere Herstellungsverfahren, die zum Errei­ chen derartige Gateelektroden im unter 100 nm-Bereich verwendet werden, etwa Strukturierung mit Elektronenstrahl, weisen einen verringerten Durchsatz und Ertrag auf und tragen damit deutlich zu den Produktionskosten in der Halbleiterindustrie bei. Ein derartiges MOS Transistorgate im unter 100 nm-Bereich ist jedoch notwendig, um kleine Halbleiterbauteilelemente zu erhalten, die beispielsweise zur Erhöhung von Taktfre­ quenzen von in Computern verwendeten Prozessoren und zum Erreichen eines mög­ lichst niedrigen Gatestromes, um eine nahezu ideale Spannungsverstärkung zu errei­ chen, benötigt werden.
Um den obigen Anforderungen gerecht zu werden, gibt es einen Bedarf für eine Tech­ nologie, um Strukturmerkmalsgrößen jenseits der Auflösungsgrenze der DUV- Lithographie zu erzeugen. Um den allgemeinen Anforderungen der Massenproduktion von Halbleiterbauelementen zu entsprechen, muss jede neue Technologie die gegen­ wärtigen Standards für Wirkungsgrad, Zuverlässigkeit und Kosten bereits bestehender Verfahren erhalten oder Verbesserungen in dieser Hinsicht bereitstellen.
Im Hinblick auf die oben erwähnten Probleme besteht ein Bedarf für ein Verfahren zur Strukturierung von Gateelektroden von Feldeffekttransistoren in integrierten Schaltun­ gen auf eine geringere Größe als das Auflösungsvermögen von gegenwärtig verfügba­ ren standardmäßigen DUV-Fotolithographiewerkzeugen, das gegenwärtig bei ungefähr 200 nm liegt.
Die vorliegende Erfindung richtet sich an ein Verfahren zum Herstellen eines Halbleiter­ bauelements, das einige oder alle der zuvor erwähnten Probleme löst oder zumindest verringert.
ÜBERBLICK ÜBER DIE ERFINDUNG
Die vorliegende Erfindung stellt ein Verfahren zum Herstellen von Halbleiterbauele­ menten mit Strukturmerkmalsgrößen, die kleiner als die Auflösungsgrenze der zur Merkmalsdefinition verwendeten Lithographie sind, bereit.
Gemäß einem Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiter­ elements bereitgestellt, mit: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bilden einer Schicht aus Gateelektrodenmaterial über der Oberfläche des Halbleitersub­ strats, und Bilden eines Fotolackstrukturmerkmals über der Schicht des Gateelektro­ denmaterials. Das Verfahren umfasst ferner, dass das Fotolackstrukturmerkmal eine seitliche Abmessung aufweist, Verringern der seitlichen Abmessung des Fotolackstruk­ turmerkmals, und Strukturieren zumindest der Schicht aus Gateelektrodenmaterial unter Anwendung des Fotolackstrukturmerkmals mit der verringerten seitlichen Abmessung.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterelements bereitgestellt mit: Bereitstellen eines Halbleitersubstrats mit einer an­ tireflektierenden Beschichtung und einer Oberfläche über der antireflektierenden Be­ schichtung, Bilden einer Schicht aus Gateelektrodenmaterial über der Oberfläche, und Bilden eines Fotolackstrukturmerkmals über der Schicht aus Gateelektrodenmaterial. Das Verfahren umfasst ferner, dass das Fotolackstrukturmerkmal eine seitliche Abmes­ sung aufweist, das Verringern der seitlichen Abmessung des Fotolackstrukturmerkmals durch Ätzen des Fotolackstrukturmerkmals während eines Plasmaätzprozesses mit Wasserstoffjodid- und Sauerstoffplasmen mit einer Ätzrate in der seitlichen Richtung, und Strukturieren zumindest der Schicht aus Gateelektrodenmaterial unter Verwendung des Fotolackstrukturmerkmals mit der verringerten seitlichen Abmessung.
Gemäß der vorliegenden Erfindung kann ein präziseres Schrumpfen der Gatelänge ei­ nes MOS Transistors erreicht werden, wenn das das Gate bildende Fotolackstruktur­ merkmal anstelle der endgültigen Gateelektrode geschrumpft wird. Die hierin beschrie­ bene Erfindung erlaubt eine signifikante Verringerung von MOS- Transistorgateabmessungen und damit des gesamten MOS Transistors, und folglich kann eine deutliche Verringerung der Leistungsaufnahme des Gerätes und eine Erhö­ hung der Arbeitsgeschwindigkeit erreicht werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird aus der folgenden Beschreibung in Zusammenhang mit den beglei­ tenden Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente kennzeichnen, verständlich; es zeigen:
Fig. 1 eine schematische Querschnittsansicht eines Halbleitersubstrats nach Bilden eines Fotolackstrukturmerkmals gemäß dem Stand der Technik;
Fig. 2 eine schematische Querschnittsansicht des Halbleitersubstrats nach dem Schrumpfen des Fotolackstrukturmerkmals gemäß einer bevorzugten Ausfüh­ rungsform dieser Erfindung; und
Fig. 3 eine schematische Querschnittsansicht des Halbleitersubstrats nach weiterem typischen Prozessieren des Substrats und des geschrumpften Fotolackstruk­ turmerkmals.
Obwohl die Erfindung diversen Modifikationen und alternativen Formen unterworfen ist, wurden spezifische Ausführungsformen davon beispielhaft in den Zeichnungen darge­ stellt und sind hierin detailliert beschrieben. Es ist jedoch selbstverständlich, dass die Beschreibung der speziellen Ausführungsformen nicht dazu gedacht ist, die Erfindung auf die speziellen offenbarten Formen zu beschränken, sondern im Gegenteil, es ist be­ absichtigt, alle Modifikationen, Äquivalente und Alternativen, die innerhalb des Grundgedankens und Schutzbereichs der Erfindung, wie sie in den angefügten Patentansprü­ chen definiert ist, fallen, mit abzudecken.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Obwohl die vorliegende Erfindung mit Bezug zu der Ausführungsform, so wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt ist, beschrie­ ben ist, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung so­ wie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die spezielle offenbarte Ausführungsform einzuschränken, sondern die beschriebene Ausführungs­ form gibt lediglich die diversen Aspekte der vorliegenden Erfindung, deren Schutzbe­ reich durch die angefügten Patentansprüche definiert ist, wieder.
Mit Bezug zu Fig. 1 wird ein anschauliches Beispiel zur Bildung eines MOS Transistors gemäß einem typischen Prozess nach dem Stand der Technik beschrieben. Anzumer­ ken ist, dass Fig. 1 sowie die folgenden Zeichnungen in dieser Anmeldung lediglich schematische Darstellungen der diversen Schritte beim Herstellen des anschaulich be­ trachteten Bauteils sind. Der Fachmann erkennt leicht, dass die in den Figuren gezeig­ ten Abmessungen nicht maßstabsgetreu sind und dass unterschiedliche Bereiche oder Schichten nicht durch scharte Grenzen, wie sie in den Zeichnungen dargestellt sind, ge­ trennt sind, sondern statt dessen kontinuierliche Übergänge aufweisen. Ferner können diverse Prozessschritte wie sie im Folgenden beschrieben sind, unterschiedlich abhän­ gig von speziellen Gestaltungsanforderungen ausgeführt werden. Weiterhin sind in die­ ser Beschreibung lediglich die relevanten Schritte und Bereiche des Bauteils, die für das Verständnis der vorliegenden Erfindung notwendig sind, berücksichtigt.
Fig. 1 zeigt einen schematischen Querschnitt eines MOS Transistors in einem speziellen Stadium eines typischen Herstellungsprozesses nach dem Stand der Technik. In einem Siliziumsubstrat 1 sind Flachgrabenisolationen 2, z. B. aus Siliziumdioxid hergestellt, ausgebildet, die ein transistoraktives Gebiet 3 definieren, in dem ein Kanal, ein Drainge­ biet und ein Sourcegebiet gebildet werden. Über dem Substrat 1 ist eine Gateisolier­ schicht ausgebildet. Die Gateisolierschicht 5 kann durch diverse Techniken, z. B. thermi­ sches Aufwachsen, chemisches Dampfabscheiden (CVD), und dergleichen gebildet werden, und kann diverse Materialien, z. B. ein Oxid, ein Oxynitrid, Siliziumdioxid und dergleichen umfassen. Anschließend wird eine Schicht aus Gateelektrodenmaterial 4 ü­ ber der Gateisolierschicht 5 gebildet. Die Schicht aus Gateelektrodenmaterial 4 kann aus diversen Materialien, z. B. Polysilizium, einem Metall und dergleichen gebildet sein und kann durch diverse Techniken, z. B. CVD, niederdruckchemische Dampfabschei­ dung (LPCVD), Sputter-Abscheidung, und dergleichen gebildet werden. In einer an­ schaulichen Ausführungsform umfasst die Gateisolierschicht 5 eine thermisch gewach­ sene Siliziumdioxidschicht, und die Schicht aus Gateelektrodenmaterial 4 umfasst eine abgeschiedene Polysiliziumschicht.
Anschließend, wie in Fig. 1 gezeigt, kann eine antireflektierende Beschichtung 6, falls gewünscht oder notwendig, über der Schicht aus Gateelektrodenmaterial 4 gebildet werden. Die antireflektierende Beschichtung 6 kann in allen Anwendungen notwendig sein oder auch nicht. Bei Verwendung unterstützt die antireflektierende Beschichtung 6 ein anschließendes Strukturieren der Schicht aus Gateelektrodenmaterial 4 durch Ver­ ringern des Streuens und Reflektierens des in den Fotolithographieprozessen verwen­ deten Lichts. Selbstverständlich, kann wie zuvor erläutert wurde, die antireflektierende Beschichtung 6 nicht in allen Fällen notwendig sein und daher sollte diese nicht als eine Einschränkung der vorliegenden Erfindung betrachtet werden, sofern in den angefügten Ansprüchen nicht speziell darauf hingewiesen wird.
Der nächste Schritt beinhaltet das Bilden eines Fotolackstrukturmerkmals 7 aus einer Fotolackschicht (nicht gezeigt). Die bei der Strukturierung der Fotolackschicht zur Her­ stellung des Fotolackstrukturmerkmals 7 beteiligen Prozessschritte sind dem Fachmann wohl bekannt. Diese Schritte umfassen für gewöhnlich das Bilden einer Fotolackschicht mittels eines Aufschleuderprozesses und die Verwendung von kleinen Belichtungswel­ lenlängen, etwa Wellenlängen im DUV-Bereich, während die notwendigen Fotolithogra­ phieschritte durchgeführt werden. Da diese Verfahren allgemein bekannt sind, wird de­ ren Beschreibung weggelassen. Nach Strukturierung der Fotolackschicht, wird ein Fo­ tolackstrukturmerkmal 7 gebildet, dass den Bereich bedeckt, an dem die Gateelektrode des Transistors zu bilden ist.
Fig. 2 zeigt einen schematischen Querschnitt des MOS Transistors aus Fig. 1, nachdem das Fotolackstrukturmerkmal 7 geschrumpft wurde, um ein geschrumpftes Fotolack­ strukturmerkmal 8 zu definieren. Der Umriss 9 des Fotolackstrukturmerkmals 7 vor dem Schrumpfen ist als eine gestrichelte Linie gezeigt. In einer anschaulichen Ausführungs­ form wird das Schrumpfen durch Trockenätzen des Fotolackstrukturmerkmals 7 in ei­ nem Wasserstoffjodid/Sauerstoffplasma (HI/O2) ausgeführt, um das Fotolackstruktur­ merkmal 7 bis zu einer Abmessung im unter 100 nm-Bereich in einer seitlichen Rich­ tung, die eine Richtung darstellt, die im Wesentlichen parallel zur Oberfläche des Sub­ strats sowie zur Zeichenebene in Fig. 2 ist, zu schrumpfen.
Neben HI/O2 Plasmen sind andere Ätzmittel, die ein Ätzhemmungsmittel enthalten, ge­ eignet, um die Ätzrate zu verringern, so dass das zeitliche Steuern des Schrumpfvor­ ganges vereinfacht wird. Beispielsweise umfassen anderen Ätzhemmmittel Wasser­ stoffbromid (HBr), Wasserstoffchlorid (HCl), Wasserstofffluorid (HF) und dergleichen. Ferner umfassen andere Ätzmittel, die in diesen Hemmmitteln verwendet werden kön­ nen, Kohlenstoffmonoxid (CO), Kohlendstoffdioxid (CO2) oder andere Sauerstoff ent­ haltende Gase. Schließlich können anstatt der Verwendung eines relativ schnellen Ätz­ mittels mit einem Hemmmittel, Ätzmittel verwendet werden, die an sich langsam sind. Zu derartigen Ätzmittel gehören Wasserstoff (H) oder andere Wasserstoff enthaltende Ga­ se.
Obwohl das Ätzen nicht notwendigerweise isotrop ist, sollte es zumindest eine im We­ sentlichen seitliche Ätzkomponente aufweisen. Wenn Sauerstoff enthaltende Plasma­ ätzvorgänge verwendet werden, hat sich Jod als ein besonders geeigneter Ätzraten­ hemmer erwiesen, da es eine geringere Eigenvorspannung als beispielsweise Fluor, Chlor oder Brom aufweist, woraus eine geringere Energie der Ionen resultiert, wenn die­ se auf die Substratoberfläche auftreffen.
Fig. 3 zeigt einen schematischen Querschnitt des MOS Transistors aus Fig. 2 nach Ät­ zen der antireflektierenden Beschichtung 6 und der Schicht aus Gateelektrodenmaterial 4, und nachdem alle verbleibenden Teile des geschrumpften Fotolackstrukturmerkmals 8 und der antireflektierenden Beschichtung 6 entfernt worden sind. Als Ergebnis dieses Verfahrens wird eine Gateelektrode 10, mit einer kritischen Dimension im unter 100 nm- Bereich aus der Schicht aus Gateelektrodenmaterial 4 gebildet.
In diversen anschaulichen alternativen Ausführungsformen kann das erfindungsgemäße Verfahren nicht nur auf MOS Transistoren sondern ebenfalls auf Metallisolatorhalbleiter (MIS) Transistoren, und/oder andere integrierte Schaltungsbauteile angewendet werden.
Der Begriff "Fotolack", wie er hierin benutzt wird, ist so zu verstehen, um jedes geeig­ nete Material einzuschließen, das eine darunterliegende Oberfläche während eines Pro­ zessschritts schützt. Somit kann ein Fotolack eine beliebig organische oder anorgani­ sche chemische Substanz oder Verbindung sein, die ganzflächig aufgetragen und zur Strukturmerkmalsdefinition strukturiert werden kann. Der Fotolack muss eine prozess­ mäßige Selektivität im Verhältnis zu dem darunter liegenden Material, etwa deutlich un­ terschiedliche Ätzraten, aufweisen, oder dieser vermag als ein Abschirmelement, bei­ spielsweise zum Schutz der darunter liegenden Oberfläche vor Materialabscheidung o­ der Ionenbeschuss dienen. Ferner ist es möglich, einen wärmevariablen Fotolack zu verwenden, der auf kleinere Dimensionen schrumpft, zumindest im Wesentlichen in der seitlichen Richtung, wenn dieser mit Wärme behandelt wird. Beispielsweise kann ein wärmevariabler Fotolack, etwa UV5®, UV110™, oder K2G verwendet werden. Eine der­ artige Wärmebehandlung eines wärmevariablen Fotolacks umfasst üblicherweise einen Backprozess mit Temperaturen von ungefähr 90° bis 150°C und einer Dauer von unge­ fähr 2 Minuten und liefert eine Schrumpfung in der seitlichen Richtung von ungefähr 5 %.
Der im MOS Herstellungsprozess verwendete Fotolack wird gemäß einer anschaulichen Ausführungsform dieser Erfindung gewöhnlich aus der standardmäßigen DUV Fotolack­ gruppe gewählt, die UV5®, UV110™, oder K2G umfasst.
Der zusätzliche Schrumpfschritt während des Herstellungsprozesses des MOS Tran­ sistors umfasst im Wesentlichen das Schrumpfen des Fotolackstrukturmerkmals 7 in ei­ ner seitlichen Richtung, die eine Richtung im Wesentlichen parallel zu der Oberfläche des Substrats sowie der Zeichenebene in Fig. 2 ist. In einer Ausführungsform umfasst das hierin beschriebene Schrumpfverfahren ein Plasmaätzen des Fotolackstruktur­ merkmals 7. In einer illustrativen Ausführungsform werden in dem Plasmaätzprozess Plasmen verwendet, die Sauerstoff (O2), und Jod (I) enthalten. Für die Jod enthaltenden Plasmen wird Wasserstoffjodid (HI) verwendet. Die Verwendung von Jod enthaltenden Plasmen führt zu einer geringeren Selbstvorspannung im Vergleich zu Fluor (F), Chlor (Cl) und Brom (Br) basierten Plasmen, was daran liegt, dass Jod in derartigen Plasmen stärker ionisiert wird. Daher haben in dem Ätzplasma erzeugten Ionen eine geringere E­ nergie, wenn diese die Oberfläche des Substrats 1 treffen, wodurch eine geringere Be­ schädigung der Oberfläche erfolgt. Ferner weisen Jod enthaltende Plasmen eine Ätzrate auf, die besser steuerbar und geringer ist als bei Fluor, Chlor und Brom basierten Plas­ men ist, und die zwischen ungefähr 0,8 nm/s und 3 nm/s liegt.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird der Plasmareaktor für den Schrumpfschritt mit einem Wasserstoffjodid-(HI) Gas mit einer ersten Gasflussrate und mit Sauerstoff-(O2) Gas mit einer zweiten Gasflussrate betrieben. Das Verhältnis zwischen der ersten und zweiten Gasflussrate liegt zwischen ungefähr 20 zu 1 und 3 zu 1. Gemäß einer weiteren Verfahrensmodifikation können inerte Gase wie Helium (He) oder Argon (Ar) dem Sauerstoff beigemischt werden, mit einer dritten Gasflussrate für Helium und einer vierten Gasflussrate für Argon. Die Gasflussraten für Argon oder Heli­ um und für Sauerstoff weisen ebenfalls ein Verhältnis zwischen ungefähr 20 zu 1 und 3 zu 1 auf.
In den diversen anschaulichen Ausführungsformen der Erfindung, wobei die Gatee­ lektrode 10 Polysilizium umfasst, kann eine antireflektierende Beschichtung 6 verwendet werden. Dabei verhindert die antireflektierende Beschichtung 6, dass die polykristalline Siliziumschicht 4 durch die HI-enthaltenden Plasmen geätzt wird. Eine üblich verwen­ dete antireflektierende Beschichtung 6 umfasst Siliziumoxynitrid (SiOxNy). Der Plasma­ ätzprozess gemäß diesen erfindungsgemäßen Ausführungsformen besitzt eine wesent­ liche höhere Selektivität für das Fotolackstrukturmerkmal 7 als für die antireflektierende Beschichtung 6, verglichen zu der Selektivität zwischen dem Fotolackstrukturmerkmal 7 und der polykristallinen Siliziumschicht 4 in Ausführungsformen, in denen die antireflek­ tierende Beschichtung 6 nicht vorhanden ist. Das durch die HI-enthaltenden Plasmen geätzte Fotolackstrukturmerkmal 7 ist ungefähr 10 bis 20 mal stärker betroffen als die antireflektierenden Beschichtung 6. Ohne eine antireflektierende Beschichtung 6 wird das Fotolackstrukturmerkmal 7 lediglich 3 bis 5 mal schneller als die polykristalline Sili­ ziumschicht 4 geätzt. Daher verhindert vorteilhafterweise die antireflektierende Be­ schichtung 6 eine Beschädigung der polykristallinen Siliziumschicht 4 während des Her­ stellungsvorgangs.
Die zuvor offenbarten speziellen Ausführungsformen sind lediglich illustrativer Natur, da die Erfindung auf unterschiedliche aber äquivalente Arten und Weisen, die dem Fach­ mann ersichtlich sind, mit dem Vorteil der hierin enthaltenen Lehre modifiziert und aus­ geführt werden kann. Beispielsweise können die oben angeführten Prozessschritte in einer unterschiedlichen Reihenfolge ausgeführt werden. Ferner sind mit den Details der Ausführungen oder Ausgestaltungen, die hierin gezeigt sind, keine anderen Einschrän­ kungen als in den folgend beschriebenen Ansprüchen beabsichtigt. Es ist daher offen­ sichtlich, dass spezielle, zuvor offenbarte Ausführungsformen geändert oder modifiziert werden können und alle derartigen Varianten in den Schutzbereich und den Grundge­ danken der Erfindung fallend zu betrachten sind. Folglich ist der hierin angestrebte Schutzbereich in den folgenden Patentansprüchen dargelegt.

Claims (17)

1. Verfahren zur Herstellung eines Halbleiterbauteils mit:
  • a) Bereitstellen eines Halbleitersubstrats mit einer Oberfläche;
  • b) Formen einer Schicht aus Gateelektrodenmaterial über der Oberfläche des Substrats;
  • c) Bilden eines Fotolackstrukturmerkmals über der Schicht aus Gateelektroden­ material, wobei das Fotolackstrukturmaterial eine seitliche Abmessung aufweist;
  • d) Reduzieren der seitlichen Abmessung des Fotolackstrukturmerkmals; und
  • e) Strukturieren zumindest der Schicht aus Gateelektrodenmaterial unter Ver­ wendung des Fotolackstrukturmerkmals mit der reduzierten seitlichen Abmes­ sung.
2. Das Verfahren nach Anspruch 1, wobei das Fotolackstrukturmerkmal ein wärme­ variables Material umfasst.
3. Das Verfahren nach Anspruch 2, wobei das Reduzieren der seitlichen Abmes­ sung des Fotolackstrukturmerkmals das Schrumpfen des wärmevariablen Foto­ lackstrukturmerkmals mittels einer Wärmebehandlung umfasst.
4. Das Verfahren nach Anspruch 1, wobei das Reduzieren der seitlichen Abmes­ sung des Fotolackstrukturmerkmals das Ätzen des Fotolackstrukturmerkmals in einem Ätzprozess mit einem isotropen Ätzmittel umfasst.
5. Das Verfahren nach Anspruch 4, wobei der Ätzprozess das isotrope Ätzmittel mit einem Ätzreaktionshemmmittel umfasst.
6. Das Verfahren nach Anspruch 6, wobei das isotrope Ätzmittel ausgewählt wird, um das Fotolackstrukturmerkmal zu ätzen.
7. Das Verfahren nach Anspruch 4, wobei das isotrope Ätzmittel ein Trockenätz­ mittel mit einem Plasma aus reaktiven Ätzmaterial und einem Ätzratenhemmmit­ tel ist.
8. Das Verfahren nach Anspruch 7, wobei das isotrope Ätzmittel Jod enthaltende und Sauerstoff enthaltende Plasmen umfasst.
9. Das Verfahren nach Anspruch 8, wobei die Plasmen Wasserstoffjodid umfassen.
10. Das Verfahren nach Anspruch 9, wobei die Plasmen durch induktiv gekoppelte Plasmaquellen erzeugt werden.
11. Das Verfahren nach Anspruch 10, wobei eine Ätzselektionsschicht über Oberflä­ chengebieten, die sonst freigelegt wären, von dem strukturierten Fotolackstruk­ turmerkmal bereitgestellt wird, um eine erhöhte Ätzselektivität zwischen dem Fotolackstrukturmerkmal und dem ansonsten freigelegten Halbleitersubstrat be­ reitzustellen.
12. Das Verfahren nach Anspruch 1, wobei das Reduzieren der seitlichen Abmes­ sung des Fotolackstrukturmerkmals das Ätzen des Fotolackstrukturmerkmals in einem Ätzprozess mit einem Ätzmittel, das zumindest Wasserstoff umfasst, bein­ haltet.
13. Das Verfahren nach Anspruch 7, wobei das Ätzmittel Brom enthaltende, Chlor enthaltende, oder Fluor enthaltende Plasmen umfasst.
14. Verfahren zur Herstellung eines Halbleiterbauelements mit:
  • a) Bereitstellen eines Halbleitersubstrats mit einer antireflektierenden Beschich­ tung und einer Oberfläche über der antireflektierenden Beschichtung;
  • b) Bilden einer Schicht aus Gateelektrodenmaterial über der Oberfläche;
  • c) Bilden eines Fotolackstrukturmerkmals über der Schicht aus Gateelektroden­ material, wobei das Fotolackstrukturmaterial eine seitliche Abmessung aufweist;
  • d) Reduzieren der seitlichen Abmessung des Fotolackstrukturmerkmals durch Ätzen des Fotolackstrukturmerkmals während eines Plasmaätzvorgangs, der Wasserstoffjodid und Sauerstoffplasmen beinhaltet, und eine Ätzrate in der seitli­ chen Richtung aufweist; und
  • e) Strukturieren zumindest der Schicht aus Gateelektrodenmaterial unter Ver­ wendung des Fotolackstrukturmerkmals mit der reduzierten seitlichen Abmes­ sung.
15. Das Verfahren nach Anspruch 14, wobei in dem Plasmaätzvorgang Wasser­ stoffjodid mit einer ersten Gasflussrate und Sauerstoff mit einer zweiten Gas­ flussrate vorgesehen ist, wobei die erste Gasflussrate und die zweite Gasfluss­ rate ein Verhältnis zwischen ungefähr 20 zu 1 und 3 zu 1 aufweisen.
16. Das Verfahren nach Anspruch 14, wobei die Ätzrate einen Wert zwischen unge­ fähr 0,8 nm/s und 3 nm/s aufweist.
17. Das Verfahren nach Anspruch 14, wobei die Ätzrate für das Fotolackstruktur­ merkmal ungefähr 10 bis 20 mal höher ist als für die antireflektierende Be­ schichtung.
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