JP2003077900A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003077900A JP2001269636A JP2001269636A JP2003077900A JP 2003077900 A JP2003077900 A JP 2003077900A JP 2001269636 A JP2001269636 A JP 2001269636A JP 2001269636 A JP2001269636 A JP 2001269636A JP 2003077900 A JP2003077900 A JP 2003077900A
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政士 森
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直志 板橋
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勝 伊澤
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Abstract

(57)【要約】 （修正有） 【課題】露光限界を超えた50nm以下の寸法のゲート電極
加工を低コスト、高歩留まりで実現するエッチング方法
を提供する。 【解決手段】微細化に伴うレジストの薄膜化の問題とゲ
ート電極細線化での下地抜けに起因する細線化量不足の
問題、特殊なマスク構造、ゲート構造を用いた場合での
半導体製造工程の複雑化の問題は、レジスト選択性の高
いゲート電極細線化とマスク形成における細線化を併せ
て使用することで解決する。また、それらの細線化工
程、ドライクリーニング工程を真空内で行うことで、歩
留まりを低下させる主原因である装置間搬送で発生する
異物、汚染の問題を解決し、ドライエッチングで残留す
るハロゲン化水素化合物の吸水を防止し、ウェット洗浄
の省略、もしくは簡素化して、洗浄工程挿入によるスル
ープットの低下や洗浄溶液COO増加の問題を解決する。
さらに、寸法検査工程または、汚染検査工程も真空内で
行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリまたはシス
テムLSIに代表される半導体装置の製造方法にかかわ
り、特に、リソグラフィー解像限界を超えた50nm以下の
CMOSのゲート電極加工を高歩留りで量産する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の中には、DRAM等に代表され
るメモリと、マイクロプロセッサ（MPU）に代表される
ロジックLSIまたは、システムLSIが存在する。半導体装
置の製造工程の一つであるゲート電極形成工程は、ゲー
ト絶縁膜とゲート電極膜を成膜する工程の後、回路パタ
ーンをマスク層に転写するマスク形成工程とゲート電極
膜をエッチングにより加工するゲートエッチング工程と
レジストや残留ハロゲンガスを除去するアッシング工
程、エッチング異物や変質物を除去する洗浄工程から形
成されるのが一般的である。そして、ゲート電極形成工
程の後、ソース/ドレイン形成工程が行われる。成膜工
程の詳細はゲート電極の構造により異なるが、一般的な
ゲート構造としては、ゲート絶縁膜に薄膜SiO2、ゲート
電極材料としてn-polySi, p-polySiの単層膜ゲートや、
もしくは、WSi/PolySiやW/WN/PolySi等の多層膜ゲート
が使用されている。これらの膜をエッチングで加工する
場合、回路パターンを転写したエッチングマスクが必要
である。マスク形成工程においては、解像ピッチとライ
ン寸法によってマスク層の種類、膜厚が異なる。例え
ば、0.5mmのテクノロジーノードでは、Hg I線（波長36
5nm）の露光装置を用いて感光材（レジスト）のみで十
分だったが、0.18mmノードでは KrFレーザ（波長248n
m）と位相シフトマスク等の超解像技術を備えた露光装
置を用い、かつレジストの下層に反射防止膜を備えた多
層マスク構造が必須となっている。この反射防止膜に
は、有機系反射防止膜(BARC),無機系反射防止膜（BAR
L）の2種類が使用される。エッチングマスクとして、レ
ジスト201/BARC202を使用した露光完了直後のPolySi203
/SiO2204膜から成るサンプル断面形状を図2(a), エッチ
ングマスクとして、レジスト201/BARL207を使用した露
光完了直後のPolySi203/SiO2204膜から成るサンプル断
面形状を図2(b)に示す。BARC膜202はレジスト同様、ス
ピナーで塗布され、シャロートレンチ素子分離(STI)206
を用いた素子分離工程で発生する段差209を平坦化する
ことが出来るため、焦点深度が小さい高解像露光に適し
ている反面、BARCエッチング時で膜厚が薄い部分210と
厚い部分211でオーバーエッチ量が異なるため、BARCエ
ッチにおける寸法制御を困難にするというデメリットが
ある。一方、BARL膜207は、Si、O、N元素で構成され、C
VDを用いて成膜される。下地段差に沿った均等な膜厚で
成膜可能であるため、ドライエッチングにとっては、膜
厚が均等なため、オーバエッチ量も均等になり、BARLエ
ッチでの寸法制御が容易だが、露光装置にとっては、焦
点深度とのトレードオフとなるため解像度が劣化すると
いうデメリットがある。マスク形成方法としては、レジ
スト層201/BARC層202、または、レジスト層201/BARL層2
07を成膜しておき、露光後、BARC層202、またはBARL層2
07をドライエッチングによりパターン転写する方法が一
般的である。また、別のゲートエッチングのマスクとし
て、ゲート加工時の寸法精度向上とゲート絶縁膜との選
択性向上のため、ゲート電極エッチ時に有機物を使用し
ないマスク（ハードマスク）を用いる方法がある。ハー
ドマスクには、TEOS、HLD等のSiO2膜やSiN膜が使用され
る。このハードマスクを用いたサンプルの露光終了直後
のサンプル断面構造を図2(c)に示す。マスク形成方法
は、レジスト層201/BARC層202/TEOS層208を成膜してお
き、露光後、BARC層202とTEOS層208をドライエッチング
によりパターン転写した後、アッシング装置にてレジス
ト201とBARC層202を除去するという方法が一般的であ
る。ここで使用されるドライエッチング、アッシング
は、それぞれ専用の装置を用いて行われている。マスク
形成工程、並びにゲートエッチング工程で使用されるド
ライエッチングは、真空容器内で、反応性ガスをプラズ
マ化し、プラズマ中のイオンと中性性ラジカルによるイ
オンアシスト反応を利用する方法が広く使用されてい
る。プラズマを生成する手段として、真空容器内に導入
したエッチング用ガスに電磁波を照射し、そのエネルギ
ーによってガスを解離させる方法が一般的である。代表
的なプラズマ源として、容量結合型プラズマ（CCP: cap
acitive coupled plasma)、誘導結合型プラズマ(ICP:
inductive coupled plasma)、ECR(electron cyclotron
resonance)プラズマが存在する。このCCP、ICP、ECRに
使用される電磁波は、13.56MHz,27MHz、ECRの場合は、
2.45GHzのμ波や450MHz等のUHF波が使用されている。こ
のような機構を備えたドライエッチング装置を用いて被
エッチング膜の寸法を制御するためには、プラズマの特
性を決定するエッチングガス種や処理圧力や電磁波のパ
ワー、化学反応の特性を決定する試料設置温度、イオン
を試料にひきこむRFバイアスのパワー等の装置パラメー
タを調節する方法によって達成する。マスク形成工程や
ゲートエッチング工程では、異なる膜種をエッチングす
る必要があるが、その場合、エッチング反応に適したガ
スと適した装置を選択することで達成している。例え
ば、マスク形成工程で使用されるBARCエッチングの場
合、通常はCCPプラズマエッチング装置を用いて、O2にC
F4やN2を添加したり、希釈ガスとしてArを添加したガス
をプラズマ化したりして、処理する。また、BARLやSiO2
エッチングは、CCPプラズマエッチング装置を用いて、C
4F8、C5F8等のフルオロカーボンガスにO2、COにAr希釈
をしたガスをプラズマ化して処理する。ゲート電極エッ
チングの場合、ICP、ECRプラズマエッチング装置を用い
て、WやWSi層は、CF4やSF6にCl2、N2、O2を添加したガ
ス、PolySi層には、Cl2,HBr,NF3にO2やHeを添加したガ
スをプラズマ化する方法が多く使用される。レジスト除
去やエッチング時の残留ハロゲンを除去するアッシング
工程には、ICP、μ波等でO2プラズマを生成し、試料温
度で反応を制御する方法や常圧でO3を発生させて処理す
る方法が多く利用されている。また、レジスト反応速度
を増加させる目的でO2にCF4やCHF3等のフロロカーボン
ガスを添加する場合もある。エッチング工程での異物や
汚染を除去する洗浄工程は、溶液を用いたウェット洗浄
が主流である。溶液として、NH4OH/H2O2,HCl/H2O2水溶
液やHF溶液が用いられる。発生する汚染の種類に応じて
混合比、時間、溶液温度等を調整して使用される。ゲー
ト電極形成工程の後に行われるソース/ドレイン形成工
程は、概略的には、図3(a)に示すように、ゲート電極自
体をマスクにしてイオンを打ち込み低濃度拡散層304を
形成したのち、サイドウォールスペーサ307を成膜、エ
ッチングにより形成したのち、図3(b)に示すようにイオ
ンを打ち込こみ、高濃度拡散層308を形成するという方
法が使用されている。上記のようにして形成されるゲー
ト電極形成工程においては、低消費電力、高速化の要求
により、年々、微細化が進行している。表1に示すよう
に、最近のITRS(International Technology Roadmap fo
r Semiconductor) 2000(SC.2)によると、テクノロジー
ノード（T.N）は、昨年度版よりさらに微細化されるこ
とが明記されている。
【０００３】
【表１】 さらに、先進的な半導体メーカにおいては、本ロードマ
ップの前倒しを進めており、2001年で70nm,2003年で50n
mのゲート長の製品を出荷することを目標としている。
ここで、微細化するゲート長とその時の露光寸法の推移
を図4に示す。このように、2003年においては、露光寸
法401が100nmに対してMPUゲート長402が50nmと50nm細線
化する必要がある。図4(a)のグラフは、2003年以降は、
次世代技術とされるArFレーザ（193nm）を用いた露光技
術場合の露光寸法であるが、現在、レジスト材料を含め
た露光特性や装置価格に課題があり、現在のところ実用
化はされていない。そこで、従来では、各半導体メーカ
では、既存の露光装置で露光したものを、エッチング装
置を用いて細線化したり、マスク構造やプロセスフロー
の工夫により細線化するという方法で露光限界以下の寸
法形成の要求に対応してきた。例えば、図2(a)、(c)のよ
うなBARC膜を使用したゲート電極加工を行う際、BARCエ
ッチ時にレジストとBARCマスクを同時に細線化してき
た。BARCはレジストと似た組成であるため、BARCエッチ
ングに使用されるガス（O2、CF4、N2、Arの混合ガス）
プラズマで、レジストも同時に細線化することが出来
た。別の細線化方法として、マスク構造やプロセスフロ
ーの工夫による方法、レジスト細線化をする方法、ゲー
ト電極で細線化する方法が存在する。マスク構造やプロ
セスフローの工夫による方法としては、特開平6-20901
8、特開平5-136402に開示されている。特開平6-209018
は、SiO2ダミーL/Sを形成し、成膜工程とサイドエッチ
ングを用いて微細ゲートを作成する方法、特開平5-1364
02は、多層マスクを形成し、特定のマスク層をサイドエ
ッチングにより細線化する方法である。また、特開平8-
78400には、レジスト細線化にSFxを使用することで、レ
ジストとゲート電極を同一処理室、同一処理条件にて、
同時に細線化する技術が開示されている。また、図2(b)
に示したBARL膜を使用した場合は、ICPまたはO3アッシ
ング装置を用いてレジストを直接細線化する方法がとら
れる。ゲート電極で細線化する方法は、WSi/polySi多層
ゲートにおける細線化方法が特開平7-22396に開示され
ている。そして、近年になって、単層のゲート電極を細
線化する技術も発表されてきた。例えば、ゲート電極の
細線化方法として、下地酸化膜との界面付近でノッチを
形成する方法（IEDM1999、応用物理学会2001春）、O2に
よる保護膜形成ステップとサイドエッチステップを利用
する方法（ドライプロセスシンポジュウム2000）等、HC
l、HBr等のHを含むガスにて、ノッチを形成する方法(IC
MI2001)が発表されている。
【０００４】
【発明が解決しようとする課題】図4に示したように露
光寸法401が推移していく場合、露光に必要なレジスト
膜厚も薄くしなくてはならない。微細パターンの露光に
必要なレジスト膜厚の推移を図4(b)に示す。寸法100nm
のラインを解像させるためには、レジスト膜厚は300nm
以下と薄膜化が必要である。これは、露光後の現像液の
表面張力によるパターン倒れを回避する目安として、レ
ジストの膜厚がおおよそ解像寸法の約3倍以下とされて
いるからである。しかし、反射防止膜は、光源の波長に
対する吸収、干渉の物性で膜厚が一義的に決定されるた
め、図4のように微細化が進行しても厚さ方向に変化は
ない。同様に、ゲート電極に必要な厚さも、ドーパント
打ち込み電圧低減の限界や、熱拡散によるドーパントの
ゲート絶縁膜突抜けの問題から薄膜化は100nmくらいが
限界である。したがって、微細化するゲート長加工に伴
い、露光に必要なレジスト膜厚404は薄くなるにも関わ
らず、被エッチング膜（BARC,BARL,ハードマスク、ゲー
ト電極）の厚さは変化しないため、BARCエッチでの細線
化では、エッチング処理時に必要なレジスト膜厚403が
不足するという問題が2003年より発生することが明らか
になった（図4b）。図2(b)のようなBARLを用いたサンプ
ルの場合も、BARLとpolySiをエッチングするのに必要な
膜厚を予測すると同様な結果が得られる。また、BARCエ
ッチのみで細線化する場合、図5に示した模式図にある
ように、STI段差の上部503と下部505でオーバーエッチ
量が異なるため、一様に50nm細線化することは出来ず、
オーバエッチの多く、BARC膜厚のもっとも薄い段差部分
502で細くなりすぎて断線が起こってしまうという問題
が生じた。一方、特開平6-209018、特開平5-136402に開
示されるマスク構造やプロセスフローの工夫による細線
化法では、プロセス工程の増加によるチップコスト増
加、トータルスループット低下が問題となる。また、特
開平8-78400に開示されたようなレジスト細線化方法で
使用されるF系のガスを用いてゲート電極で異方性を得
るためには、実際はRFバイアスを印加せねばならず、レ
ジスト厚さも異方性となってしまうため、薄膜化してい
くレジスト厚さに対応できない。また、本方法では、マ
スクの細線化量がゲート電極部分より早いため、ゲート
電極形状が順テーパ状に成りやすくCD制御が困難であっ
た。また、ゲート電極における細線化方法だが、SiO21n
m程度まで薄膜化していく中、下地選択性を保ちつつ、
サイドエッチングを利用するため、細線化量20nm〜30nm
程度が下地抜けの限界であり、50nmも細線化することは
困難である。さらに、レジスト細線化工程、BARC細線化
工程、ゲート電極細線化工程をそれぞれ異なる装置で処
理し、装置間の搬送を大気中で行うという従来の方法の
場合、装置異物、大気搬送異物が増加するという問題が
発生する。そして、その問題を回避するため洗浄工程を
挿入した場合においても、トータルスループットの低下
や、COO増加による半導体製造におけるコスト上昇の問
題がおこる。そして、ArFレジストの場合、図6(a)に示
すように、側壁の面荒れ（ラフネス）601が発生しやす
いとの報告もあり、ゲート寸法のばらつきを抑えるため
にもこのラフネスを低減する必要がある。以上の課題を
踏まえ、本発明は、露光限界を超えた50nmゲート電極の
寸法加工を高歩留まりで実現するエッチング方法を提供
することを目的とするものである。
【０００５】
【課題を解決するための手段】2003年以降予想される微
細化に伴うレジストの薄膜化の問題とゲート電極細線化
での下地抜けに起因する細線化量不足の問題は、レジス
ト選択性の高いゲート電極細線化技術とマスク形成にお
ける細線化を併せて使用することで解決することができ
る。特に、BARCエッチにおけるSTI段差起因の寸法変動
は、BARCエッチングのオーバエッチング時に反応生成物
が不足するため細線化量が増加することに起因する。す
なわち、オーバエッチング量の違いが細線化量ばらつき
の原因となる。したがって、STI形成工程での段差低減
の他に、BARCエッチングのオーバエッチングを必要最低
限にすることで細線化のばらつきを低減し、高精度加工
が実現できる。また、本方法を用いることで、特殊なマ
スク構造、ゲート構造の変更が不要であるため半導体製
造工程の複雑化の問題も解決することができる。一方、
歩留まりを低下させる主原因である装置間搬送で発生す
る異物、汚染の問題は、マスク細線化工程、ゲート電極
エッチング細線化工程を真空内で行うことで低減するこ
とができる。さらに、ドライクリーニング工程も真空内
で行うことで、ドライエッチングで残留するハロゲン化
水素化合物の吸水を防止でき、ウェット洗浄の省略、簡
素化ができるため、洗浄工程挿入によるスループットの
低下や洗浄溶液COO増加の問題を解決することができ
る。その上、寸法検査工程または、汚染検査工程も真空
内で行い、検査工程の結果によって、次の工程の条件を
調整することで、高精度に寸法を制御でき、かつ、高歩
留まりな50nmレベル微細ゲート加工を実現することがで
きる。ArFレジストにおけるラフネスは、図6(b)に示し
た大気で加水分解に起因するものと考えられる。したが
って、大気に晒さない本方法によって、ArFレジストの
ラフネスの問題を解決することができる。
【０００６】
【発明の実施の形態】〈実施例１〉マスク細線化とゲー
ト細線化を同一処理室で異なる条件で処理する場合の実
施例を示す。図１(a)は、マスク形成工程後、マスク細
線化工程とゲート電極エッチング細線化工程を同じ処理
室A（ゲート用UHF-ECRエッチング装置）にて処理する場
合のゲート電極形成工程のフロー図である。まず、図2
(a)に示したArF露光によりパターン寸法100nmに露光さ
れたレジスト201/BARC 202/PolySi 203=300/65/100nmの
膜構造のサンプルを50nmゲート長に加工する場合、図４
中に示すようにゲートエッチ時に必要なマスク厚さ403
は、 （ゲート電極膜厚）×（レジスト選択比）×（マスク端と中心部の比）+(安全を 見こんだ膜厚) ……（式１） で計算される。本実施例の場合は、100×3×2/3+20=220
nmとなる。（ゲート電極膜厚 100nm、レジスト選択比
3、マスク端部と中心部の比2/3、安全残り量20nmで計
算。）したがって、マスク細線化工程においてはレジス
ト削れ量を80nm以下に抑えなければならない。まず、ゲ
ート用UHF-ECRエッチング処理室Aで、O2プラズマを用い
たレジスト細線化工程では、レジストエッチングレート
と細線化量の比を1/1が得られた。この条件で、まず、
レジスト細線化量を20nm処理した。この時、レジスト残
り量は280nmとなっていた。次に、同じゲート用UHF-ECR
エッチング処理室Aで、O2/CF4/Arガスを用いて、BARCエ
ッチングを行うとBARCのエッチング速度と細線化量の比
は3/1であった。ここで、ガス組成比とRFバイアスを調
整したBARCエッチによる細線化量を20nmとしたところ、
レジスト残りは220nmとなり、ゲート電極エッチング細
線化工程に必要なレジスト残り量を実現することが出来
た。そして、残り10nmをゲート電極エッチング細線化工
程で細線化することで50nmゲートを形成することが出来
る。このとき、細線化されたゲート電極の断面形状の加
工例を図７に示す。ゲートエッチング条件と切り替えタ
イミングによって、図7に示した形状を実現することが
できる。図7(a)の形状の場合、レジスト701とBARC702を
マスクにして、側壁保護膜704を形成しながら、従来の
ようにpolySi703を垂直にエッチングし、その後、側壁
保護膜704が形成されない条件に変更して、オーバエッ
チングで細線化を行う。細線化を行うオーバエッチング
条件は、下地選択性が高く、サイドエッチが入りやすい
条件、例えば,HBr/O2、HCl/O2またはHCl/O2/HBrのガス
系を使用することで得られる。側壁保護膜704を形成す
るエッチング条件から側壁保護膜なし条件への切り替え
タイミングをエッチング時間や干渉膜厚計等によって検
知し制御することで、細線化高さ705を変化させること
が出来る。このような方法で、レジスト701とBARC702の
マスク寸法709より10nm細いゲート長708が形成できた。
ゲート電極エッチングの時、側壁保護膜なし条件を省略
すると、図7(b)に示すようなノッチ710により、10nm細
線化されたゲート電極が形成できる。また、エッチング
初めから側壁保護膜なし条件にて垂直形状を形成し、オ
ーバエッチングでゲート全体を細線化することで、図7
(c)に示す構造のゲート電極を形成することが出来た。
以上のゲート電極形成工程を同一処理室で異なる条件で
連続処理を行った場合、従来の個別装置を大気搬送する
方法に比べて、異物数は1/6程度までに低減できた。ま
た、レジスト細線化とBARC細線化を真空中で行ったこと
で図6(b)に示すようにレジストの加水分解が抑制され、
図6(c)に示すように、ライン幅のラフネスを低減する効
果が確認された。さらに、BARCにおける細線化量を低減
したことで、STI工程で発生する段差209部のBARC膜厚の
薄い部分210とBARC膜厚の厚い部分211の寸法差を2nm以
下に低減できた。また、実施例1に示したレジスト/BARC
マスクを使用する場合のレジスト厚さと細線化量の関係
を整理すると、被エッチング膜であるpolySiに必要なレ
ジスト膜厚が（式１）より、（2×（被エッチング膜
厚）+20）nm、BARCエッチのエッチングレートと細線化
量の比が3であるため、BARC細線化する前までに、 (2×（被エッチング膜厚）+20+(細線化量)×3) …… （式２） のレジスト厚さが必要である。すなわち、露光工程後の
レジスト膜厚が、（式２）のレジスト膜厚以下の場合
は、BARC細線化のみでは細線化することができず、細線
化に複数の処理室、または複数のエッチングステップが
必要となり本発明の適用が必要となる。特に、上記の実
施例で示したように、露光寸法100nmから50nm以上細線
化し、50nm以下のゲート長を高歩留まりで形成するのに
本発明は必要となる。 〈実施例2〉レジスト細線化とゲート細線化、アッシン
グ工程を異なる処理室で処理する場合の実施例を以下に
示す。加工例として図2(c)に示したArF露光によりパタ
ーン寸法100nmに露光されたレジスト 201/BARC 202/TEO
S 208/PolySi 203=300/65/50/100nmの膜構造のサンプル
を50nmゲートに加工する場合を以下に示す。この場合、
レジストはTEOS 208エッチングまで残らなければならな
い。TEOS 208エッチングに必要なレジスト膜厚は、50×
2×1×2/1+20=220nm ……（式３）である。（レジスト
選択比1、マスク端部と中心部の比（ファセット係数）2
/1、TEOSオーバエッチ100%（STI段差50nmを想定）、安
全残り量20nmで計算。） したがって、TEOSエッチング前までに80nmのレジスト削
れ量に抑える必要があり、実施例１に示したレジスト細
線化とBARC細線化をUHF-ECRゲート機（処理室A）で行う
ことで、レジスト残り量をTEOSエッチに必要なレジスト
膜厚で達成することが出来る。そして、図1(b)に示すよ
うに、レジストとBARC細線化工程を処理室Aで行った
後、酸化膜用エッチング処理室（処理室B）でTEOS208の
垂直エッチングを行い、処理室Cにてレジストを除去し
た後、再び処理室Aにて10nmのゲートエッチング細線化
工程を行い、50nmゲートを形成した。ここで、TEOSでの
寸法が太る条件の場合は、その太り量をキャンセルする
ようにゲートを細線化させることで50nmゲートを作成す
ることができる。また、図8(b)に示すように、レジスト
細線化工程を処理室C（例：ICPプラズマアッシャ）、BA
RC細線化工程とTEOSエッチング工程を処理室B（酸化膜
用UHF-ECR処理室）、アッシング工程を処理室C、ゲート
エッチング細線化工程を処理室Aで行っても同様であ
る。この場合も処理室B-C、C-A間の搬送を大気中に晒す
ことなく、真空中で搬送して行った。また、図8(b)中の
レジスト細線化とBARC細線化とTEOSエッチングを同一処
理室B（酸化膜用UHF-ECR処理室）でまとめて行うことも
可能である。このように、各処理室間を真空内で搬送
し、処理することで装置異物量を従来用いられている個
別装置、大気搬送の方法に比べて、約半分に低減するこ
とが出来た（表2）。
【０００７】
【表２】 この時の歩留りを、チップ取得数500個/1ウェーハ、異
物のうち半分は加工前に付着する（×0.5）異物の付着
場所により半分はチップに影響しない（×0.5）と仮定
して計算してみると3%の歩留まり向上となり、チップ単
価\1000とすると、1ウェーハあたり\15000の利益が得ら
れる。また、上記に示したレジスト/BARC/ハードマスク
を使用する場合の必要なレジスト厚さと細線化量の関係
を整理すると、この場合の被エッチング膜であるTEOSエ
ッチに必要なレジスト膜厚は、（式３）より（（被エッ
チング膜厚）×4+20）nm、BARCエッチのエッチングレー
トと細線化量の比が3であるため、BARC細線化する前ま
でに、(（被エッチング膜厚）×4+20+(細線化量)×3)
…… （式４）のレジスト厚さが必要である。すなわ
ち、露光工程後のレジスト膜厚が、（式４）のレジスト
膜厚以下の場合は、BARC細線化のみでは細線化すること
ができず、細線化に複数の処理室、または複数のエッチ
ングステップが必要となり本発明の適用が必要となる。
以上に示すように、マスクやゲート電極材料が種類の異
なる多層膜から構成される場合は、異なる処理室を用
い、各処理室間を真空搬送する方法が有効である。他の
本方法が適用可能なゲート構造として、PR/BARC/SiN/WS
i/Poly、PR/BARC/SiN/W/WN/PolyやPR/BARC/TEOS/polySi
/SiGe等のハードマスク多層ゲートが挙げられる。これ
らの場合PR/BARC/SiNやPR/BARC/TEOS等のマスク部分を
酸化膜用処理室で、WSi/Poly、W/WN/polySi, polySi/Si
Geをゲート用処理室で行い、その間の搬送を真空中で行
うことで同様の効果を得ることができる。次に、図2(b)
に示したArF露光によりパターン寸法100nmに露光された
レジスト201/BARL 207/PolySi203=300/25/100nmのBARL
膜構造のサンプルで50nmゲートを加工する場合の実施例
を以下に示す。レジストマスクを残したままゲート電極
エッチング細線化を行う場合、ゲート電極エッチ前で
（式１）より220nm、BARLエッチ分を含むと 25×1.2×
1×2/1=60nm ……（式５）、計280nm必要である。(レ
ジスト選択比1、マスク端部と中心部の比2/1、TEOSオー
バエッチ30%で計算)。したがって、20nmのレジスト細線
化により対応することができる。実際使用した工程を、
図8(a)に示す。まず、レジスト細線化を処理室C（例：I
CPプラズマアッシャ、μ波アッシャ）で20nm細線化した
結果、レジスト残膜は280nmとなった。その後、BARLエ
ッチングを処理室B（酸化膜用UHF-ECR処理室）でおこな
い、処理室A（ゲート用UHF-ECR処理室）で10nmゲート電
極エッチング細線化を行うことで50nmゲートを形成する
ことが出来た。また、最後に処理室C（例：ICPプラズマ
アッシャ、μ波アッシャ）にて、アッシング処理を加え
ることで、レジストを除去、また、エッチング処理時に
残留したハロゲン化物を除去することが出来る。また、
上記に示したレジスト/BARLを使用する場合のBARLエッ
チング前に必要なレジスト厚さを計算すると、PolySiエ
ッチングに必要なレジスト膜厚量は、（式１）より
（（ゲート電極膜厚）×2+20）nm、また、BARLエッチに
必要なレジスト膜厚量は、（式５）より、 (（BARL膜
厚）×2.4)のレジスト厚さが必要である。よって、BARL
エッチング前までに、 （（ハードマスク膜厚）×2+20＋（BARL膜厚）×2.4）…（式6） のレジスト膜厚が必要である。すなわち、露光工程後の
レジスト膜厚が、(式6)で関係付けされたレジスト膜厚
以下の場合は、レジスト細線化することができず、細線
化に複数の処理室、または複数のエッチングステップが
必要となり本発明の適用が必要となる。本実施例では、
BARLエッチングを異なる処理室で行っているが、BARL膜
はSiO2よりエッチングが容易なSiON膜であることと、膜
厚も20-30nmと薄いとの理由で実施例1に示したような同
一処理室でレジスト細線化、BARLエッチング、ゲート電
極エッチング細線化を行っても微細ゲートを高歩留まり
で加工することができる。逆に、図2(a)のサンプルの細
線化も同一処理室ではなく、フォトレジ/BARCのマスク
細線化工程とゲート電極細線化工程を異なる処理室で行
い、それら処理室を大気に晒すことなく真空搬送を行っ
ても同様な効果を得ることが出来る。ここで、各処理室
を大気に晒すことなく真空搬送する方法として、複数処
理室のクラスターモジュール化の方法がベストだが、カ
セットケースを真空化しても加水分解によるラフネスや
変質層の抑制は可能である。また、W/Ta2O5等のメタル
ゲート構造の場合でも、Fによるサイドエッチ条件とN等
による側壁保護効果を持つガスを組み合わせることでW
エッチング時で図7に示すような形状を行うことができ
た。メタルゲートの一手法であるダマシンゲート（リプ
レイスメントゲート）法で形成する場合は、本発明を、
polySiダミーゲートを加工する工程で使用すればよい。 〈実施例3〉マスク細線化工程とゲート電極エッチング
細線化工程、アッシング工程に加え、ドライクリーニン
グ工程を真空搬送行った場合の実施例を以下に示す。ゲ
ート細線化等でHCl、HBr等の吸湿性のハロゲン化物を使
用した場合、大気に晒す前にアッシング工程を通すこと
で、吸水性異物を除去することができた。また、図11
(a)に示すようなレジスト1101/BARC1102/SiN1103/W1104
/WN1105/polySi1106から成る積層ゲートで実施例2に示
すような方法で細線化をおこなった場合、WエッチをF、
Cl、O、Nを含むプラズマ、polySiエッチングをCl、O、H
Brを含むプラズマを用いて細線化を行う。このときの細
線化されたゲート形状を図11(b)に示す。そして、エッ
チング細線化工程の後、真空搬送してドライクリーニン
グ工程を行うことで、ウェーハ上に残留していたSiHCl
やWが大気中のH2O、O 2と酸化反応して生成されるSiOx、
WOXを除去でき、低接触抵抗、低コンタクト抵抗が要求
されるデバイスを、歩留まりよく生産することが可能と
なった。 〈実施例4〉実施例1から3に示した加工例は、UHF-ECRプ
ラズマエッチング装置を使用したが、ArFラフネスやBAR
C細線化の寸法ばらつきの少ない、露光限界以下の50nm
以下ゲート長を持つデバイスを製造するためには、他の
プラズマ源のエッチング装置を使用してもよい。しか
し、UHF-ECRプラズマエッチング装置は、中密度、低電
子温度のためラジカルの過剰解離が抑制され、疎密差、
p,n差が従来の高密度プラズマより少ない。そして、電
磁石を備えているため、ICP、CCP等より面内分布制御が
容易なため、面内分布制御が容易である。この利点を用
いて、UHF-ECRプラズマ処理室を用いたフィードフォワ
ード制御を行う実施例を以下に示す。図2(c)のサンプル
を細線化する場合のフロー図を図9(a)に示す。まず、実
施例２に示すようにマスク細線化を行った後、真空搬送
で寸法検査を行った。この寸法検査には、今回は測長SE
Mを使用したが、他に光散乱を用いた検査法（スキャッ
タメトリー）、原子間力接触法（AFM）、FIBを用いたイ
ンラインサンプル抜き取り法（μサンプリング法）等を
用いても良い。この時得られたマスク細線化完了後のマ
スク寸法の面内分布905を図9(d)に示す。ウェーハ中心
でのTEOS寸法901が端部TEOS寸法902より5nm大きい結果
が得られた。この時のウェーハ中心部の断面形状の模式
図を図9(b)、ウェーハの端部分の断面模式図9(c)に示
す。このような結果が得られた場合、次のゲート電極エ
ッチング細線化工程にて、ウェーハ中心部サイドエッチ
量903が端部サイドエッチ量904より2.5nm大きくなるよ
うに面内分布を調整することで全体として図9(g)に示す
面内で均一なゲート長を実現することが出来た。UHF-EC
Rエッチング装置の場合の電磁石の電流を変化させるこ
とで、容易に面内分布制御が可能である。同様なμ波EC
Rエッチング装置でも可能だが、低寸法シフト、低ｐ,n
差の加工のためにはUHF-ECRがより適している。このよ
うな寸法検査は、スループット低下が問題にならないよ
うだったら、ゲート電極細線化工程の前にいれるだけで
なく、レジスト細線化工程やBARC細線化工程の後に入
れ、次のエッチングの条件を調整してもよい。また、ゲ
ート電極エッチング細線化工程が終了し、残留ハロゲン
をアッシング工程にて除去した後、寸法検査室に搬送し
寸法確認した後、異物検査工程を挿入し、そこで検知し
た異物量によってドライクリーニング工程の条件（時
間、ガス組成等）を調整することで、時間変動に対する
歩留まりを向上することができた。 〈実施例5〉図7(a)(b)に示すゲート形状加工によって、
低濃度拡散層を有する低濃度ドレイン構造形成工程を同
一インプラで形成する実施例を以下に示す。例えば、10
17/cm3程度のP型シリコン基板1005に、実施例1-4に示し
た方法で図7(a)(b)のような形状のゲート電極を形成す
る。本発明を用いてゲート電極を形成することで、汚
染、異物が少ないため、洗浄工程を省略することが可能
という利点がある。その後、図10に示すように例えば打
ち込みエネルギー40keV、打ち込み量2×1015/cm2のヒ素
イオンの打ち込みをゲート電極に対して垂直に行い高濃
度拡散層1004を形成する。続いて、たとえば、打ち込み
エネルギ-20keV、打ち込み量2×1013/cm2のリンをウェ
ーハの角度を30°に傾けて打ち込んで低濃度拡散層1007
を形成する。このように、図7(a)に示すようなゲート電
極構造を形成した後、インプラの角度1009を変化させる
ことでスペーサ膜を成膜することなく高濃度拡散層と低
濃度拡散層を連続工程で形成することができる。このと
き、ゲート電極直下に侵入している低濃度拡散層領域10
08は、デバイス高速化の障害となるが、ゲート電極細線
化量908と細線化高さ907とインプラ角度1009とイオン打
ち込み電圧、そして拡散温度を調節することによって、
低減することが出来る。
【０００８】
【発明の効果】1999年度版ロードマップから前倒しされ
た露光限界以下の微細なゲート長の加工において、レジ
スト厚さが不足することなく50nm以下のゲート長を形成
することが出来る。また、多工程が必要とされる細線化
工程間の装置間搬送で発生する異物、汚染を低減するこ
とができ、Siウェーハ1枚あたりの歩留まりを向上する
ことができる。同時に、ArFレジストの加水分解を防止
でき、ゲート幅のラフネスを低減することが出来る。ま
た、寸法検査結果、異物または汚染検査を加えることに
よって、フィードフォワード制御が可能となり、安定し
た歩留まりで上記ゲート構造を量産することが出来る。
さらに、本発明を用いて図7(a)(b)に示した細線化ゲー
ト構造を形成し、低濃度拡散領域と高濃度拡散領域を同
一のインプラ工程で形成することで、ゲート電極後の工
程数を削減し、半導体コストの低減することが出来る。
【図面の簡単な説明】
【図1】本発明を用いたゲート電極形成工程のフロー図
である。
【図2】細線化工程を行う前のCMOSトランジスタのゲー
ト電極の断面形状図である。
【図3】従来のソース/ドレイン形成工程を用いた場合の
ゲート電極の断面図である。
【図4】微細化するゲート長とその時の露光寸法の推移
を示すグラフ、及びレジスト残膜による加工限界を示す
グラフである。
【図5】BARCエッチング後のSTI段差を横切るラインを側
長SEMで観測したときの模式図である。
【図6】従来法でArFレジスト細線化した場合の上部から
見たデバイス中のラインの図と、その時のArFレジスト
の加水分解を示す化学式と、及び本発明によって細線化
した場合の上部から見たラインの図である。
【図7】本発明を用いて細線化されたゲート電極の断面
形状の加工例を示す図である。
【図8】本発明を適用してレジスト/BARL/PolySiのゲー
ト膜を細線化する場合のフロー図とレジスト/BARC/TEOS
/PolySiのゲート膜を細線化する場合のフロー図であ
る。
【図9】フィードフォワード制御を用いた場合のゲート
電極形成工程のフロー図とその時のゲート寸法のウェー
ハ面内分布と断面形状を示す図である。
【図10】本発明を適用したソース/ドレイン形成工程を
用いた場合のゲート電極の断面図である。
【図11】積層ゲートを細線化した場合のゲート断面形状
図である。
【符号の説明】
201…レジスト、202…BARC、203…Poly-Si材料、204…
ゲート絶縁膜、205…Si基板、206…STI、207…BARL、20
8…TEOS、209…素子分離工程で発生する段差、210…BAR
C膜厚が薄い部分、211…BARC膜厚が厚い部分、301…TEO
S、302…Poly-Si材料、303…ゲート絶縁膜、304…低濃
度拡散層、305…Si基板、306…打ち込まれるイオンの軌
跡、307…サイドウォールスペーサ、308…高濃度拡散
層、401…露光寸法の推移を示す線、402…先進的なメー
カのMPUゲート長の推移を示す線、403…エッチング処理
時に必要なレジスト膜厚、404…露光に必要なレジスト
膜厚、405…BARC細線化エッチング後のレジスト膜厚、5
01…STI素子分離領域（STI段差の下部領域）、502…断
線したラインの段差部分、503…STI段差の上部のライ
ン、504…STI段差上部領域（ゲート電極領域）、505…S
TI段差下部でのライン、601…側壁の面荒れ（ラフネ
ス）、602…上空から観測したライン、603…水と反応す
る前のArFレジストの一部分の組成式、604…加水分解を
起こした部分の組成式、701…レジスト、702…BARC、70
3…polySi、704…側壁保護膜、705…細線化高さ、706…
ゲート絶縁膜、707…Si基板、708…ゲート長、709…マ
スク寸法、710…ノッチ、711…サイドエッチ、901…ウ
ェーハ中心でのTEOS寸法、902…端部TEOS寸法、903…ウ
ェーハ中心部サイドエッチ量、904…端部サイドエッチ
量、905…マスク細線化完了後のマスク寸法の面内分
布、906…ゲート細線化完了後のゲート寸法の面内分
布、907…細線化高さ、1001…TEOS、1002…polySi、100
3…ゲート絶縁膜、1004…高濃度拡散層、1005…Si基
板、1006…打ち込まれるイオンの軌跡、1007…低濃度拡
散層、1008…ゲート電極直下に侵入している低濃度拡散
層領域、1009…ウェーハの角度（イオン打込み角度）、
1101…レジスト、1102…BARC、1103…SIN、1104…W、11
05…WN、1106…PolySi、1107…ゲート絶縁膜、1108…Si
基板、1109…細線化されたSiNマスク、1110…細線化さ
れたPolySi。
フロントページの続き (72)発明者 伊澤 勝 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 BB01 BB18 CC05 DD65 DD71 EE05 EE16 EE17 GG09 HH14 5F004 AA02 BA14 BA20 BC01 BC06 BC08 BD01 BD03 BD07 CA01 CA03 DB00 DB02 DB03 DB26 EA22 EB08 FA02 5F140 AA39 AA40 BA01 BF01 BF04 BF11 BF14 BF18 BF20 BF21 BF27 BF42 BG08 BG20 BG22 BG38 BG39 BH15 BK03 BK13 BK14 CE10 CE14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極を形成する膜上に、マスク層を
    形成した後、回路パターンをマスク層に転写する露光工
    程と、該マスク層の開口寸法を露光工程完了の寸法より
    縮小するマスク細線化工程と、前記マスク寸法より小さ
    いゲート電極を形成するゲート電極エッチング細線化工
    程とから構成される半導体装置製造方法であって、前記
    マスク細線化工程と前記ゲート電極エッチング細線化工
    程とを同一処理室内で異なる条件で行うことを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】ゲート電極を形成する膜上に、マスク層を
    形成した後、回路パターンをマスク層に転写する露光工
    程と、該マスク層の開口寸法を露光工程完了の寸法より
    縮小するマスク細線化工程と、前記マスク寸法より小さ
    いゲート電極を形成するゲート電極エッチング細線化工
    程とから構成される半導体装置製造方法であって、前記
    マスク細線化工程と前記ゲート電極エッチング細線化工
    程とを異なる処理室で行い、処理室間の搬送を真空内で
    行うことを特徴とする半導体装置の製造方法。
  3. 【請求項３】請求項１、または請求項２記載の半導体装
    置の製造方法において、アッシング工程が付加され、か
    つ、前記マスク細線化工程と前記ゲート電極エッチング
    細線化工程と前記アッシング工程とを同一処理室内で異
    なる条件で行う、または、前記マスク細線化工程と前記
    ゲート電極エッチング細線化工程と前記アッシング工程
    のうち少なくとも２工程を異なる処理室で行い、処理室
    間の搬送を真空内で行うことを特徴とする半導体装置の
    製造方法。
  4. 【請求項４】請求項１乃至請求項３のいずれかの請求項
    記載の半導体装置の製造方法において、ドライクリーニ
    ング工程が付加され、前記マスク細線化工程と前記ゲー
    ト電極エッチング細線化工程と前記アッシング工程と前
    記ドライクリーニング工程とを同一処理室内で異なる条
    件で行う、または前記マスク細線化工程と前記ゲート電
    極エッチング細線化工程と前記アッシング工程と前記ド
    ライクリーニング工程のうち少なくとも２工程を異なる
    処理室で行い、処理室間の搬送を真空内で行うことを特
    徴とする半導体装置の製造方法。
  5. 【請求項５】請求項１乃至請求項４のいずれかの請求項
    記載の半導体装置の製造方法において、前記マスク細線
    化工程と前記ゲート電極エッチング細線化工程と前記ア
    ッシング工程と前記ドライクリーニング工程との間に大
    気に晒すことなく加工寸法、異物、または汚染量を測定
    し、その測定結果に基づき、後に続く工程の条件を調整
    することを特徴とする半導体装置の製造方法。
  6. 【請求項６】請求項１乃至請求項５のいずれかの請求項
    記載の半導体装置の製造方法において、形成されたゲー
    ト電極が、ゲート電極上部の寸法より小さいゲート長を
    有し、前記ゲート電極上部の寸法をマスクとしてソース
    叉はドレイン領域の一部となる高濃度拡散層を基板上に
    形成する工程と、前記ゲート電極に隣接してソース叉は
    ドレイン領域となる低濃度拡散層を形成する工程とが連
    続工程であることを特徴とする半導体装置の製造方法。
  7. 【請求項７】請求項１乃至請求項６のいずれかの請求項
    記載の半導体装置の製造方法において、形成されるゲー
    ト寸法が50nm以下であることを特徴とする半導体装置の
    製造方法。
  8. 【請求項８】請求項１乃至請求項６のいずれかの請求項
    記載の半導体装置の製造方法において、マスク形成工程
    後のレジスト膜厚が、(4×（被エッチング膜厚）+20+
    (細線化量)×3)以下であることを特徴とする半導体装置
    の製造方法。
  9. 【請求項９】請求項１乃至請求項６のいずれかの請求項
    記載の半導体装置の製造方法において、マスク形成工程
    後のレジスト膜厚が、(2×（被エッチング膜厚）+20+
    (細線化量)×3)以下であることを特徴とする半導体装置
    の製造方法。
  10. 【請求項１０】請求項１乃至請求項６のいずれかの請求
    項記載の半導体装置の製造方法において、マスク形成工
    程後のレジスト膜厚が、 (2×（ゲート電極の膜厚）+20
    +(無機系反射防止膜の膜厚)×2.4)以下であることを特
    徴とする半導体装置の製造方法。
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