CN100372070C - 可控制栅极结构长度的刻蚀工艺 - Google Patents

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Abstract

本发明涉及一种可控制栅极结构长度的刻蚀工艺,它是利用硬式掩膜层(hard mask),来提高对多晶硅层刻蚀时的选择比,在对多晶硅层的刻蚀工艺中,采用三阶段的刻蚀(第一主刻蚀/第二主刻蚀/过度刻蚀);在第一主刻蚀刻蚀气体中,包含四氟化碳来加强整个图案化硬式掩膜层及多晶硅层侧壁的高分子薄膜沉积物,使高分子薄膜沉积物转变为高分子薄膜组合物;高分子薄膜组合物能有效抵抗卤化物对多晶硅层的侧蚀,使得多晶硅层的水平宽度,不致因侧蚀所减少,图案化后的硬式掩膜层更能够抵抗刻蚀气体的侵蚀,维持应有的图案,解决通常因图案化光阻因被侵蚀变形,导致整个栅极结构可能变小进而产生次始漏电的问题。

Description

可控制栅极结构长度的刻蚀工艺
技术领域
本发明涉及一种可控制栅极结构长度的刻蚀工艺,特别涉及一种使用图案化后的硬式掩膜层为掩膜对多晶硅层进行刻蚀的一种工艺。
背景技术
干式刻蚀,基本上是以光刻所制作的光阻为掩膜,对芯片上所沉积的薄膜层进行选择性去除的一种工程。衡量这个工程成功与否最重要的一个条件,就是要能完整地将光阻的图案尺寸,100%无误的转移到被刻蚀薄膜上,尤其是栅极的刻蚀,更显得重要,因为MOS晶体管的起始电压和饱和漏极电流的大小,取决于栅极信道的长度,及该栅极光阻的宽度。
通常的技术,是对一(图案化光阻/抗反射阻障层/BARC/多晶硅层/栅极氧化层)的结构,进行一典型的突破步骤(open step)、主刻蚀步骤(main etch)及过刻蚀步骤(over etch),通过此方法来制造MOS结构中的栅极结构,而栅极结构的宽度,是取决在图案化光阻的水平宽度。
通常技术在进行栅极刻蚀过程中,图案化光阻的水平宽度,近乎决定了栅极结构的宽度,然而在栅极刻蚀过程中,图案化光阻其实是一直被侵蚀(Erosion)的。水平的宽度亦有可能因此而变化,在进入VLSI工艺里,图案化光阻的变形,将更为明显。举例来说,当图案化光阻的厚度,不足以在栅极刻蚀完成前,还剩下足够的量在抗反射阻障层上的话,可能会使栅极的关键尺寸变小,而造成MOS晶体管的次起始漏电(Sub-threshold Leakage)问题的发生。
有鉴于此,本发明提出一种可控制栅极结构长度的刻蚀工艺,以解决存在于通常技术中的这些缺点。
发明内容
本发明的主要目的,在于提供一种可控制栅极结构长度的刻蚀工艺,它是在图案化光阻下,加设硬式掩膜层,先将图案化光阻的图案转移至硬式掩膜层上,并将图案化光阻移除,最后在以此图案化硬式掩膜层为掩膜,进行刻蚀,由于此图案化硬式掩膜层对在多晶硅层的刻蚀选择比(Etching Selectivity)很高,因此可避免通常技术中,因图案化光阻被过度侵蚀的问题,所以可以较通常技术更精确的转移图案化光阻的图案。
本发明的另一目的,在于提供一种可控制栅极结构长度的刻蚀工艺,它是在对多晶是层进行三阶段的刻蚀工艺中,在第一阶段(第一主刻蚀)中包含四氟化碳气体,四氟化碳气体使得图案化后的硬式掩膜层及多晶硅层侧壁的高分子薄膜沉积物转变为高分子薄膜组合物,高分子薄膜组合物对在卤化物的侧蚀,有着良好的抵抗力,可以让往后的第二及第三阶段的刻蚀工艺中,能完整地表达出应有的图案,使多晶硅层不致发生侧蚀。
本发明提供的可控制栅极结构长度的刻蚀工艺,包括下列步骤:
提供一设于一基板上的栅极结构,该栅极结构是由一栅极氧化层及一多晶硅层由下而上依次组成;
设一硬式掩膜层在该栅极结构上,该硬式掩膜层是由TEOS层及介电层由下而上依次组成;
在该硬式掩膜层上设有一图案化光阻层;
通入三氟甲烷、四氟甲烷及氩气,以该图案化光阻层为掩膜,对该硬式掩膜层进行一突破过程,以此将该图案化光阻层的图案转移至该硬式掩膜层上,形成一图案化硬式掩膜层,并在该图案化光阻层及该图案化硬式掩膜层的侧壁,产生一高分子薄膜沉积物;
通入氧气离子及氮气离子,对该图案化光阻层进行一灰化过程,以移除该图案化光阻层;
通入氯气离子、四氟化碳离子及氮气离子,以该图案化硬式掩膜层为掩膜,对该多晶硅层,进行一第一主刻蚀过程,该高分子薄膜沉积物与四氟化碳反应,高分子薄膜沉积物转变为高分子薄膜组合物,继续依附于该图案化硬式掩膜层的侧壁;
通入溴化氢离子、氯气离子及二氧化氦离子,以该图案化硬式掩膜层为掩膜,对该多晶硅层,进行一第二主刻蚀过程;以及
针对该多晶层经过该第一主刻蚀及该第二主刻蚀后,残余未清除的多晶硅部分,进行一过度刻蚀,
该图案化掩膜层在该第一主刻蚀过程及该第二主刻蚀过程中,其上表面亦同时被刻蚀,在第一主刻蚀过程及第二主刻蚀过程结束后,该图案化掩膜层纵向厚度为145埃~155埃,由于控制该图案化硬式掩膜层的水平长度,因此可控制该栅极结构的水平长度。
本发明利用控制整个图案化后的硬式掩膜层的水平宽度,来达到控制最后所完成的栅极结构的水平宽度。可以避免通常技术中,图案化光阻无法抵抗刻蚀所造成的图案变形,本发明经过刻蚀选择比较好的硬式掩膜层来控制关键尺寸;硬式掩膜层亦可用来维持图案的完整性,解决通常技术因关键尺寸变小,而造成次起始漏电问题的发生。
附图说明
以下结合较佳实施例及附图进一步说明本发明及其有益效果。
图1至图4是本发明的可控制栅极结构长度的刻蚀工艺的步骤构造剖视图。
图5是本发明的可控制栅极结构长度的刻蚀工艺的流程示意图。
标号说明
10硅底材
20栅极氧化层
30多晶硅层
40硬式掩膜层
401图案化后的硬式掩膜层
402 TEOS层
404介电层
50图案化光阻
60高分子薄膜沉积物
70高分子薄膜组合物
具体实施方式
图1至图4为本发明的在制作栅极结构的各步骤构造剖视图;图5为本发明的可控制栅极结构长度的刻蚀工艺的流程示意图。为能更详细说明本较佳实施例,请同时参照图1及图5。
首先,进行步骤S10,提供如图1所示的硅底材10,并利用化学气相沉积技术,依次在硅底材10上沉积栅极氧化层20、多晶硅层30、硬式掩膜层40及图案化光阻50。硬式掩膜层40,是由TEOS层402及介电层404所组成,TEOS层402是位于介电层404的下方,整个硬式掩膜层40的设置,是因为硬式掩膜层40比图案化光阻50,还可以提供较好的刻蚀选择比,当要对多晶硅层30进行刻蚀时,硬式掩膜层40还可以维持应有的水平宽度在多晶硅层30上,避免图案化光阻50的变形。图案化光阻50为碳氢化合物。
接着,进行步骤S20,参照如图2所示;以图案化光阻50为掩膜,对硬式掩膜层40,进行突破过程;在突破过程中,所使用的气体,可以采用四氟甲烷、三氟甲烷及氩气;在结束突破过程后,在图案化光阻50及图案化后的硬式掩膜层401的侧壁,会形成高分子薄膜沉积物60。其中,高分子薄膜沉积物60,其水平宽度,将会影响到多晶硅层30的水平宽度,亦即关键尺寸。
然后,进行步骤S30,参照图3所示;加入氧气离子与氮气离子来进行灰化过程,氧离子将会与由碳氢化合物组成的图案化光阻50进行反应,而形成气态的一氧化碳、二氧化碳及水;这些气体会被离子反应器的真空系统抽离,所以通入氧离子可以达成移除图案化光阻50的功效;而氮气离子则是作为多晶硅层30侧壁的保护层(Passivity layer),避免氧离子与多晶硅层30的侧壁形成二氧化硅。
接着,进行步骤S40,参照图4所示;通入氯气、四氟化碳及氮气,由已经图案化后的硬式掩膜层401的侧壁为掩膜对多晶硅层30进行第一主刻蚀。其中,以氯气离子以及四氟化碳离子,作为主要的刻蚀气体;氮气作为多晶硅层30侧壁的保护层,氮气可以提供良好的隔绝作用,防止离子化后的氯原子以及氟原子,在多晶硅层30的侧壁反应,形成侧蚀;四氟化碳亦可在氯气离子结束刻蚀后,对高分子薄膜沉积物60进行反应,将高分子薄膜沉积物60的组成成分改变,形成新的高分子薄膜组合物70;经四氟化碳作用后的高分子薄膜组合物70,其好处在于可以抵抗离子化后的卤原子的侧蚀,而不会产生变形。再次,进行步骤S50,通入溴化氢、氯气及二氧化氦对多晶硅层30进行第二次主刻蚀,在第二次主刻蚀中,溴化氢及氯气作为刻蚀多晶硅层30的刻蚀气体,加入二氧化氦可以提高溴化氢及氯气对多晶硅层30的刻蚀的选择比。
第一次主刻蚀的主要目的,在于将高分子薄膜沉积物60的化学性质改变,将高分子薄膜沉积物60转变为高分子薄膜组合物70,提高对卤原子的刻蚀抵抗力;高分子薄膜组合物70更可以挡抗第二主刻蚀中,溴化氢及氯气的刻蚀;第一次主刻蚀并非直接将多晶硅层30刻蚀直至栅极氧化层20,而是留下部分的多晶硅层30交由第二次主刻蚀来进行。
第二次主刻蚀则是将剩下来的多晶硅层30切除至栅极氧化层20第一次主刻蚀的主要目的,在于将高分子薄膜沉积物60的化学性质改变,将高分子薄膜沉积物60转变为高分子薄膜组合物70,高分子薄膜组合物70更可以挡抗第二主刻蚀中,溴化氢及氯气的刻蚀,让图案化后的硬式掩膜层401的水平宽度,通过高分子薄膜组合物70,抵抗卤化物产生的卤原子对多晶硅层30的侧蚀;最后进行步骤S60,针对多余的多晶硅层30部分进行切除,如多晶硅层30与图案化后的硬式掩膜层401的交界处、多晶硅层30与栅极氧化层20的交界处。
本发明的可控制栅极结构长度的刻蚀工艺,是针对通常技术的图案化光阻50,无法提供较好的刻蚀选择比,而采用先将图案化光阻50的图案转移至硬式掩膜层40后,由能提供较佳选择比的硬式掩膜层40来作为掩膜,再对多晶硅层30进行三阶段的刻蚀,第一次主刻蚀、第二次主刻蚀及过刻蚀来控制整个多晶硅层30的水平宽度;由于在转移图案的过程中在硬式掩膜层40的两侧壁会产生高分子薄膜沉积物60,在历经第一阶段主刻蚀中四氟化碳的作用,将高分子薄膜沉积物60转变为高分子薄膜组合物70后,图案化后的硬式掩膜层401的水平宽度加上高分子薄膜组合物70的宽度,就等于多晶硅层30在经历最后二阶段(第二次主刻蚀及过刻蚀)的刻蚀后的水平宽度,也就是关键尺寸。
本发明利用控制整个图案化后的硬式掩膜层401的水平宽度,来达到控制最后所完成的栅极结构的水平宽度。可以避免通常技术中,图案化光阻50无法抵抗刻蚀所造成的图案变形,本发明经过刻蚀选择比较好的硬式掩膜层40来控制关键尺寸;硬式掩膜层40亦可用来维持图案的完整性,解决通常技术因关键尺寸变小,而造成次起始漏电问题的发生。
以上所述的实施例仅为了说明本发明的技术思想及特点,其目的在使本领域的普通技术人员能够了解本发明的内容并据以实施,本专利的范围并不仅局限于上述具体实施例,即凡依本发明所揭示的精神所作的同等变化或修饰,仍涵盖在本发明的保护范围内。

Claims (1)

1.一种可控制栅极结构长度的刻蚀工艺,是包括下列步骤:
提供一设于一基板上的栅极结构,该栅极结构是由一栅极氧化层及一多晶硅层由下而上依次组成;
设一硬式掩膜层在该栅极结构上,该硬式掩膜层是由TEOS层及介电层由下而上依次组成;
在该硬式掩膜层上设有一图案化光阻层;
通入三氟甲烷、四氟甲烷及氩气,以该图案化光阻层为掩膜,对该硬式掩膜层进行一突破过程,以此将该图案化光阻层的图案转移至该硬式掩膜层上,形成一图案化硬式掩膜层,并在该图案化光阻层及该图案化硬式掩膜层的侧壁,产生一高分子薄膜沉积物;通入氧气离子及氮气离子,对该图案化光阻层进行一灰化过程,以移除该图案化光阻层;通入氯气离子、四氟化碳离子及氮气离子,以该图案化硬式掩膜层为掩膜,对该多晶硅层,进行一第一主刻蚀过程,该高分子薄膜沉积物与四氟化碳反应,高分子薄膜沉积物转变为高分子薄膜组合物,继续依附于该图案化硬式掩膜层的侧壁;
通入溴化氢离子、氯气离子及二氧化氦离子,以该图案化硬式掩膜层为掩膜,对该多晶硅层,进行一第二主刻蚀过程;以及
针对该多晶硅层经过该第一主刻蚀及该第二主刻蚀后,残余未清除的多晶硅部分,进行一过度刻蚀,
该图案化掩膜层在该第一主刻蚀过程及该第二主刻蚀过程中,其上表面亦同时被刻蚀,在第一主刻蚀过程及第二主刻蚀过程结束后,该图案化掩膜层纵向厚度为145埃~155埃,由于控制该图案化硬式掩膜层的水平长度,因此可控制该栅极结构的水平长度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740370B (zh) * 2008-11-26 2012-03-07 北京北方微电子基地设备工艺研究中心有限责任公司 硅栅极的刻蚀方法及提高硅栅极线宽腔室匹配的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241853B (zh) * 2007-02-06 2010-09-29 中芯国际集成电路制造(上海)有限公司 一种可改善多晶硅栅极侧面轮廓的栅极制作方法
US8986561B2 (en) 2008-12-26 2015-03-24 Tokyo Electron Limited Substrate processing method and storage medium
CN102054675B (zh) * 2009-11-02 2012-03-07 中芯国际集成电路制造(上海)有限公司 偏移侧墙及mos晶体管的形成方法
CN102270573A (zh) * 2010-06-04 2011-12-07 中芯国际集成电路制造(上海)有限公司 栅极制造方法
CN104022034B (zh) * 2013-02-28 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN103887160B (zh) * 2014-03-20 2017-10-03 上海华力微电子有限公司 控制栅极刻蚀方法
CN103985629B (zh) * 2014-05-21 2017-07-11 上海华力微电子有限公司 自对准双层图形半导体结构的制作方法
CN105336602A (zh) * 2014-07-15 2016-02-17 北京北方微电子基地设备工艺研究中心有限责任公司 控制多晶硅刻蚀侧壁角度的方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156629A (en) * 1998-10-01 2000-12-05 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate in deep submicron technology
US6283131B1 (en) * 2000-09-25 2001-09-04 Taiwan Semiconductor Manufacturing Company In-situ strip process for polysilicon etching in deep sub-micron technology
US6362054B1 (en) * 2000-03-13 2002-03-26 Agere Systems Guardian Corp. Method for fabricating MOS device with halo implanted region
CN1358328A (zh) * 2000-01-19 2002-07-10 皇家菲利浦电子有限公司 用氧化物还原腐蚀清除残留物的方法
CN1360088A (zh) * 2000-12-19 2002-07-24 中国科学院微电子中心 70纳米多晶硅栅刻蚀-氟化+反应离子刻蚀方法
US20030049876A1 (en) * 2001-09-06 2003-03-13 Hitachi, Ltd. Method of manufacturing semiconductor devices
US6579809B1 (en) * 2002-05-16 2003-06-17 Advanced Micro Devices, Inc. In-situ gate etch process for fabrication of a narrow gate transistor structure with a high-k gate dielectric
US20040152331A1 (en) * 2003-01-31 2004-08-05 Applied Materials, Inc. Process for etching polysilicon gates with good mask selectivity, critical dimension control, and cleanliness
US20040157381A1 (en) * 2003-02-04 2004-08-12 Seo Young Hun Methods for forming a gate in a semiconductor device
US6784110B2 (en) * 2002-10-01 2004-08-31 Jianping Wen Method of etching shaped features on a substrate

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156629A (en) * 1998-10-01 2000-12-05 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate in deep submicron technology
CN1358328A (zh) * 2000-01-19 2002-07-10 皇家菲利浦电子有限公司 用氧化物还原腐蚀清除残留物的方法
US6362054B1 (en) * 2000-03-13 2002-03-26 Agere Systems Guardian Corp. Method for fabricating MOS device with halo implanted region
US6283131B1 (en) * 2000-09-25 2001-09-04 Taiwan Semiconductor Manufacturing Company In-situ strip process for polysilicon etching in deep sub-micron technology
CN1360088A (zh) * 2000-12-19 2002-07-24 中国科学院微电子中心 70纳米多晶硅栅刻蚀-氟化+反应离子刻蚀方法
US20030049876A1 (en) * 2001-09-06 2003-03-13 Hitachi, Ltd. Method of manufacturing semiconductor devices
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6579809B1 (en) * 2002-05-16 2003-06-17 Advanced Micro Devices, Inc. In-situ gate etch process for fabrication of a narrow gate transistor structure with a high-k gate dielectric
US6784110B2 (en) * 2002-10-01 2004-08-31 Jianping Wen Method of etching shaped features on a substrate
US20040152331A1 (en) * 2003-01-31 2004-08-05 Applied Materials, Inc. Process for etching polysilicon gates with good mask selectivity, critical dimension control, and cleanliness
US20040157381A1 (en) * 2003-02-04 2004-08-12 Seo Young Hun Methods for forming a gate in a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740370B (zh) * 2008-11-26 2012-03-07 北京北方微电子基地设备工艺研究中心有限责任公司 硅栅极的刻蚀方法及提高硅栅极线宽腔室匹配的方法

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