JP4171380B2 - エッチング装置およびエッチング方法 - Google Patents

エッチング装置およびエッチング方法 Download PDF

Info

Publication number
JP4171380B2
JP4171380B2 JP2003314141A JP2003314141A JP4171380B2 JP 4171380 B2 JP4171380 B2 JP 4171380B2 JP 2003314141 A JP2003314141 A JP 2003314141A JP 2003314141 A JP2003314141 A JP 2003314141A JP 4171380 B2 JP4171380 B2 JP 4171380B2
Authority
JP
Japan
Prior art keywords
trimming
mask
etching
plasma
amount
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003314141A
Other languages
English (en)
Other versions
JP2005085878A (ja
Inventor
潤一 田中
秀之 山本
昭 鹿子嶋
大輔 白石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi High Tech Corp
Original Assignee
Hitachi High Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi High Technologies Corp filed Critical Hitachi High Technologies Corp
Priority to JP2003314141A priority Critical patent/JP4171380B2/ja
Priority to US10/790,212 priority patent/US20050054205A1/en
Publication of JP2005085878A publication Critical patent/JP2005085878A/ja
Application granted granted Critical
Publication of JP4171380B2 publication Critical patent/JP4171380B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement

Description

本発明はエッチング装置およびエッチング方法にかかり、特に所要のトリミング量を得ることのできるエッチング装置およびエッチング方法に関する。
半導体デバイスの製造プロセスに使用するプラズマエッチング装置は、リソグラフィ装置により所定のパターンに形成したレジスト等をマスクとして使用し、ウエハ上のポリシリコンなどをエッチングして、例えばＣＭＯＳデバイスのゲート電極等を形成する。
プラズマエッチングは、プラズマ中のイオンとラジカル（radical）を利用したＲＩＥ(Reactive Ion Etching)と呼ばれるメカニズムを用いてウエハを加工する。ＲＩＥはウエハにバイアス電圧を印加することにより荷電粒子であるイオンをウエハに引き込むため、イオン流はウエハに垂直な方向に加速される。このため、異方性エッチング(anisotropic etching)が行われることになる。この異方性エッチングでは、マスクパターンが垂直方向に転写される方向にのみエッチングが進むため、マスクパターンに対応した所望のエッチング結果を得ることができる。
一方、前記プラズマ中のラジカルは、電荷を帯びていないため、前記バイアスの影響を受けることなく等方的にウエハに入射する。このため、等方性エッチング（isotropic etching）が行われることになる。
すなわち、ＲＩＥでは、プラズマ中にイオンとラジカルが共に存在するため、前記異方性エッチングと等方性エッチングが同時に進行する。例えば、等方性エッチングが強すぎると垂直に削られるはずのゲート電極の側壁が抉れてしまう。逆に等方性のエッチングが弱すぎると反応生成物等の付着により側壁が徐々にせり出してきてテーパー形状になってしまう。
最適なゲート電極の形状は、異方性エッチングと等方性エッチングのバランスをうまく保つことにより得られる。できるだけ垂直な形状のゲート電極を作ろうと思えば、エッチング中に等方性エッチングも進行してマスク幅は小さくなっていく。すなわち、エッチングでは必ずしもマスク幅と同じ寸法のゲート幅が得られるわけではなく、プラズマの状態の変動によりエッチング後のゲート幅も変動する。
ところで、近年の半導体デバイス寸法の縮小化の進展に伴い、プラズマエッチング装置に要求される加工寸法の許容誤差も僅少化されている。例えば、ゲート電極を加工する場合、デバイスの性能を決定するゲート幅（ゲート幅寸法をＣＤ（Critical Dimension）と呼んで管理している）は、最先端のデバイスの場合は３０ｎｍ未満であり、また、ＣＤのばらつきの許容値は数ｎｍ以下である。
このような寸法のパターニングは、現在のリソグラフィ装置では不可能であり、これを克服するためにレジストトリミング法が用いられている。
図９は、レジストマスクのトリミングを説明するために、パターン付きウエハをウエハ面とマスクパターン方向に垂直に切断して見た側断面図である。図において、２１はウエハ（結晶シリコン）、２２はゲート絶縁膜、２３はポリシリコン等からなるゲート電極、２４、２４ｂ，２４ｃはレジストマスクであり、２４はトリミング前のレジストマスク、２４ｂはトリミング後のレジストマスクを、２４ｃはトリミング後のエッチングマスクである。なお、トリミングに際しては前記ウエハ２１を図示しない試料台上に載置する。またこの試料台にはプラズマ中のイオンを引き込むための高周波バイアスが印加される。
レジストマスクのトリミング処理によるエッチングでは、例えば、図９（ａ）に示されるようなパターニングされたレジストマスクを、図９（ｂ）に示すように、等方性のエッチングにより細線化し、さらに図９（ｃ）に示すように細線化したマスクを用いて下層のポリシリコンなどを加工する。
この技術は、リソグラフィ技術により作成できるマスクパターンの限界よりも細いマスクパターンをトリミング法により実現する技術である。トリミングに際して、通常は、リソグラフィ技術によるパターニング後に得られたレジストマスクの寸法を測定し、この寸法と目標ゲート寸法との差からトリミング量を決定する。トリミング量はトリミング処理を実行する処理時間と比例関係にある。このため、前記トリミング量に応じたトリミング時間だけトリミング処理を行うことにより所望寸法のマスクパターンを得ることができる。なお、本明細書では単位時間当たりのトリミング量をトリミングレートと呼ぶ。
ところで、リソグラフィ装置は、より細いゲート幅をパターニングするため、従来のＫｒＦエキシマレーザやＦ２エキシマレーザを用いるリソグラフィから、ＡｒＦエキシマレーザを用いるリソグラフィへと移行しつつある。ＡｒＦリソグラフィ用のレジスト材料はレジストマスクのエッジ部の粗さ（ラフネス）が大きく、ゲート幅の縮小と相まってエッジラフネスの寸法がゲート幅に対して無視できない大きさとなってくる。
このため、エッチング装置を用いたトリミング処理に際しては、マスク寸法の細線化の外に、エッジラフネスを等方性エッチングにより緩和することが求められる。
図１０は、エッジラフネス緩和処理を説明する図である。図１０（ａ）はトリミング前のマスクの上面図であり、図１０（ｂ）はトリミング後のマスクの上面図である。図１０（ｂ）に示すように、トリミング後はエッジラフネスが緩和されてマスクパターンがよりスムースになっている。なお、図に示すように、トリミングすべき寸法の中に、エッジラフネスを取り去ることに起因する寸法の減少分が含まれる。エッジラフネスが数ｎｍあると、エッチング加工に許されるＣＤのばらつきとエッジラフネスの寸法は同程度の大きさとなる。エッジラフネスの部分はバルクのマスク部分の外方で凹凸形状をしているため、このエッジラフネスの度合いによってトリミングレートが異なってくることになる。このため所望のトリミング量を得るために必要なトリミング時間を設定するには、エッジラフネスの度合いを考慮に入れる必要がある。なお、エッジラフネスがトリミングにより緩和されることは、例えば非特許文献１に開示されている。
Journal of Vacuum Science and Technology B, Vol.21, No.2, pp.655-659．Mar/Apr 2003
前記非特許文献には、エッジラフネスがトリミングにより時間と供に緩和されることが開示されている。しかし、正確なトリミング後の寸法を得るためのトリミング方法を開示するものではない。
プラズマエッチングにおけるトリミングレートは主としてプラズマ中のラジカル量に依存する。しかし、ラジカル量は、同一レシピであってもプラズマ処理チャンバの壁の状態により変化する。この壁の状態の変化は、エッチング反応よる反応生成物が壁に付着し、あるいはプラズマにさらされた石英や金属等のパーツ表面の状態が変化してラジカルの付着率や再結合確率が経時変化することにより発生するものである。
また、プラズマエッチングにおけるトリミングレートがエッジラフネスの程度によって異なることは前述の通りである。
従って、正確なトリミング量、あるいはトリミング時間を演算するためには、エッジラフネスの程度、及びトリミング時点におけるプラズマ中のラジカル量を正確に知る必要がある。本発明はこれらの問題点に鑑みてなされたもので、マスクエッジのラフネス量、あるいはプラズマ中のラジカル量等をもとに、正確なトリミング後の寸法を得ることのできるプラズマ処理装置及び処理方法を提供する。
本発明は上記課題を解決するため、次のような手段を採用した。
表面に所望のパターンのエッチング用マスクを形成したウエハをプラズマエッチング処理室内に搬入し、プラズマのエッチング作用により前記マスクをトリミング処理して細線化する機能を有するエッチング装置であって、プラズマ処理室内のラジカル量を測定するプラズマモニタと、予め測定した前記パターン状マスクの幅寸法及びマスクエッジのエッジラフネス部のアスペクト比あるいはエッジラフネス部の形状のフーリエ周波数から演算したエッジラフネス量、並びに前記プラズマモニタが測定したラジカル量をもとに所望のマスク幅を得るために前記トリミング処理に要する時間を演算するトリミング条件演算手段とを備え、トリミング条件演算手段が演算したトリミング時間、トリミング処理を施す。
本発明は、以上の構成を備えるため、マスクエッジのラフネス量やプラズマ中のラジカル量等をもとに、正確なトリミング後の寸法を得ることのできるプラズマ処理装置及び処理方法を提供することができる。
以下、最良の実施形態を添付図面を参照しながら説明する。図１はトリミング処理機能を有するエッチング装置のシステム構成を説明する図である。図１において高周波電源１００で生成された高周波電力は高周波伝送路１０１を通ってアンテナ１０２に供給され、プラズマ処理室１０３の内部に放射される。前記プラズマ処理室１０３内部には図示しないガス供給手段によりエッチングガスが導入されており、同様に図示しないターボ分子ポンプなどのガス排気手段によって低圧に保たれている。
前記アンテナ１０２から放射された高周波電力は低圧に維持された前記プラズマ処理室１００内にプラズマを生成する。ウエハ１０４は試料台１０５の上に設置され、前記試料台には高周波電源１０７で生成された高周波電力が高周波伝送路１０６を通してバイアス電力として印加されており、プラズマ中のイオンをウエハに向かって引き込む。
１４はプラズマモニタであり、例えば発光分光器によりプラズマ中のラジカル量を測定する。プラズマモニタ１４は発光分光器を用いるのが最適であるが、プラズマインピーダンス等のプラズマの電気特性を測定し、測定した電気特性からラジカル量を推定してもよい。
トリミング条件演算手段１６はウエハ１０４のマスク幅とマスクエッジラフネスの計測結果を通常エッチング装置外部に設置されたマスク測定手段１０から受け取る。マスク測定手段１０はＳＥＭ(Scanning Electron Microscopy)測定装置、ＡＦＭ(Atomic Force Microscopy)測定装置、あるいはスキャタロメトリ(Scatterometry)測定装置などのマスク幅とマスクエッジラフネスを測定できる装置である。マスク測定手段１０はエッチング装置に組み込まれているとなお良い。
エッチング装置を制御するコントローラ１０８は、ウエハ１０４が試料台１０５に設置されると、プラズマ処理室内にエッチングガスを供給し、プラズマ処理室内が所定の圧力に安定すると高周波電源１００から高周波電力を供給してプラズマを生成する。次いでコントローラ１０８は高周波電源１０７からバイアス電力を印加してウエハ１０４のトリミング処理を開始する。
ウエハ１０４の処理が開始されるとプラズマモニタ１４はプラズマ中のラジカル状態をモニタしてトリミング条件演算手段１６に計測されたラジカル量を伝える。
トリミング条件演算手段は受け取ったラジカル量とマスク幅とマスクエッジラフネスの量から所望のマスク幅を得るために必要なトリミング時間を計算し、コントローラ１０８に伝える。コントローラ１０８は計算されたトリミング時間が経過するとトリミング処理を停止する。
所望のマスク幅が得られたのちに、ウエハ１０４は別のエッチング処理室で処理するために搬出されてもよいが、より効率的にエッチング加工を行うためにはトリミング処理終了後にコントローラ１０８がエッチング処理を継続しゲート電極のエッチング加工を完了すると良い。なお、本実施例ではトリミング条件演算手段エッチング装置の中に設置されているが、ＬＡＮなどを介して外部に設置した形態であっても良い。
図２は、図１に示すシステムを利用したトリミング方法を説明する図である。まず、表面にパターン状にマスクを形成したウエハをマスク測定装置に搬送し、パターン状マスクの幅寸法及びマスクエッジのラフネス量を測定する（ステップ１〜２）。次いで、測定の完了したウエハをエッチング装置内に搬送し、トリミング（エッチング）を開始する（ステップ３〜４）。このとき、プラズマモニタによるモニタリングを開始し、プラズマ処理室内のラジカル量あるいはイオン量を測定する（ステップ５）。次いで、トリミング条件演算手段は、後述のように、前記測定したマスクの幅寸法及びマスクエッジのラフネス量、並びにプラズマ処理室内のラジカル量あるいはイオン量を取得し、取得したマスクの幅寸法及びマスクエッジのラフネス量、並びにプラズマ処理室内のラジカル量あるいはイオン量をもとに、マスク寸法が目標値になるのに要するトリミング時間（エッチング時間）を演算する（ステップ６）。エッチング装置１２は前記に演算したトリミング時間を取得し、トリミング時間が経過した時点でトリミングを終了する（ステップ７）。トリミングが終了したら、トリミングが終了したマスクを利用して下層膜（ゲート電極を構成するポリシリコン等）をエッチングする（ステップ８）。
図３は、トリミング処理前のウエハ上のマスクパターンの一部を切り出して見た上面図である。図において、２３は図示しないウエハ上に形成したポリシリコンであり、例えばウエハ上に形成するＦＥＴのゲート電極として利用する。２４はポリシリコン２３上に形成したマスクである。また、Ａはマスクの最大幅、Ｂはマスク本体部の幅、Ｃはエッジラフネス部を示す。
図４は、トリミング中におけるマスクの最大幅の変化を説明する図である。図において、３０はマスク最大幅の初期値、３２はマスクのエッジラフネス部トリミング量、３３はマスク本体部トリミング量、３４はマスク総トリミング量、３６はマスク幅の目標値を示す。また、３８はエッジラフネス部トリミング時間、４０はマスク本体部トリミング時間を示す。
図５は、マスクのエッジラフネス部のトリミングを説明する図である。
図５（ａ）は、ラジカルによるトリミングを説明する図である。ラジカルはイオンのように方向性を有しない。このため、ラフネスの先端部５４等に衝突しやすく、先端部５４の削られるレート（エッチングレート）が大きくなる。この結果、トリミング前のマスクエッジ５２の先端部近傍がより多く削られてトリミング後のマスクエッジ５０のような形状になる。これによりマスクエッジラフネスは緩和される。
図５（ｂ）は、イオンによるトリミングを説明する図である。イオンは、ウエハを載置した試料台に印加した高周波バイアスにより紙面の垂直方向に加速され、このときエッジラフネス部の側壁に衝突する。
ラフネスの先端部５４に衝突したイオンは、ここで反射されると再度マスクに衝突する可能性は低い。このためラフネスの先端部のイオンによるエッチング量は少なくなる。一方、ラフネスの谷部５６に入射したイオンは、ここで反射されても再び近傍のマスク側壁に衝突してマスク側壁をエッチングする。このため、イオン性が強いと谷部がエッチングされ易くなる。なお、イオンによるエッチングレートはラジカルによるエッチングレートに比して小であるため、省略することができる。
図５（ｃ）は、エッジラフネスが図５（ｂ）、（ｃ）に比して緩やかである場合におけるトリミングを説明する図である。この場合は、図５（ｂ）、（ｃ）に示すような特性は現れなくなり、図４におけるマスク本体部トリミングの特性に近似した特性が得られる。
図６は、エッジラフネス量（エッジラフネスの程度を表す量）を説明する図である。前述したように、エッジラフネス部におけるエッチング量は、ラフネス部の凹凸の程度に大きく影響される。従って，マスク測定手段により測定するエッジラフネス量はラフネスの凹凸の程度を示す量でなければならない。
従って、エッジラフネス量は、例えば１式、すなわちアスペクト比で表すことができる。
（エッジラフネス量）＝ａ／ｂ−−−−１式
なお、ａはマスクエッジ５２の突出量、ｂはマスクエッジ５２の突出幅である。１式に従うと、エッジラフネス量が大きくなるとエッジラフネス部が粗くなることになる。
また、エッジラフネス部の凹凸形状をモニタして、モニタした凹凸形状をフーリエ変換することにより、前記凹凸形状の空間周波数を得ることができる。この空間周波数の代表値、あるいは周波数分布をラフネス量とすることができる。また、エッジラフネスのフラクタル次元を演算してラフネス量を得ることもできる。
図７は、マスク本体部トリミング量とトリミングステップにおける処理時間の関係を説明する図である。図に示すように、マスク本体部トリミング量はトリミング時間に比例する。
次に、トリミング条件演算手段１６の処理について説明する。まず、図４に示すエッジラフネス部トリミング量は、２式で表すことができる。
（エッジラフネストリミング量３２）＝Ｆ(エッジラフネス, ラジカル量, イオン量)
−−−−２式
また、前記エッジラフネストリミング量３２を得るに要するエッジラフネストリミング時間３８は式３で表すことができる。
（エッジラフネストリミング時間３８）＝Ｇ(エッジラフネス, ラジカル量, イオン量)
−−−−３式
一方、マスク本体部トリミング量は図７に示すようにトリミング時間に比例する。このため４式が成立する。
（マスク本体トリミング量）＝Ｋ×（マスク本体トリミング時間）−−−−４式
ここでＫは、図７に示す直線の傾きでマスク本体のトリミングレートである。なお、Ｋもラジカル量とイオン量の関数である。
したがって、トリミング時間（総トリミング時間）は５式で求めることができる。
（トリミング時間）＝ Ｇ(エッジラフネス, ラジカル量, イオン量)＋（トリミング後目標値−Ｆ(エッジラフネス, ラジカル量, イオン量)）/Ｋ−−−−５式
図８は、プラズマ発光のスペクトルを示す図である。前記ラジカル量あるいはイオン量はプラズマモニタとして発光分光器を用いた場合には、図８に示すようなプラズマ発光スペクトルから計算できる。この発光スペクトルは、それぞれのラジカルあるいはイオンが発する固有の波長に対応するピークを有しており、このピークの高さをもとにラジカルあるいはイオンの量を測定することができる。また、発光スペクトルは多くのラジカルの情報を含み、またトリミングに寄与するラジカルも単一のラジカルではないため、複数のピークの高さを演算した値をトリミングに寄与するラジカル量あるいはイオン量とすることができる。
さらに、発光スペクトルを主成分解析やＰＬＳ分析などの多変量解析によって分析してえられた主成分スコアなどをラジカルやイオン量を表す量として用いることもできる。主成分解析を用いた場合には、前記のＦ，Ｇ，Ｋといった関数は事前実験で得られた発光スペクトルから主成分スコアを演算して説明変数とし、実測したトリミング量を目的変数とした重回帰分析により生成できる。
以上説明したように、本実施形態によれば、マスク測定手段で測定したマスクの幅寸法、及びマスクエッジのラフネス量、並びにプラズマモニタで測定したラジカル量及びイオン量をもとに、エッジラフネス部のエッチングレート及びマスク本体部のエッチングレートを演算し、この演算結果をもとにトリミング量が目標値に一致するようにトリミング時間を調整することができる。なお、この際にトリミングプロセスの他の条件（ラジカルあるいはイオンの生成量等）を制御することができる。
トリミング処理機能を有するエッチング装置のシステム構成を説明する図である。 トリミング方法を説明する図である。 トリミング処理前のウエハ上のマスクパターンの一部を切り出して見た上面図である。 トリミング中におけるマスクの最大幅の変化を説明する図である。 マスクのエッジラフネス部のトリミングを説明する図である。 エッジラフネス量を説明する図である。 マスク本体部トリミング量とトリミングステップの処理時間の関係を説明する図である。 プラズマ発光のスペクトルを示す図である。 レジストマスクのトリミングを説明するために、パターン付きウエハをウエハ面とマスクパターン方向に垂直に切断して見た側断面図である。 エッジラフネス緩和処理を説明する図である。
符号の説明
１０ マスク測定手段
１２ エッチング装置
１４ プラズマモニタ
１６ トリミング条件演算手段
２１ ウエハ（結晶シリコン）
２２ ゲート絶縁膜
２３ ポリシリコン（ゲート電極）
２４ レジストマスク
１００、１０７ 高周波電源
１０１，１０６ 高周波伝送路
１０２ アンテナ
１０３ プラズマ処理室
１０４ ウエハ
１０５ 試料台
１０８ コントローラ

Claims (2)

  1. 表面に所望のパターンのエッチング用マスクを形成したウエハをプラズマエッチング処理室内に搬入し、プラズマのエッチング作用により前記マスクをトリミング処理して細線化する機能を有するエッチング装置であって、
    プラズマ処理室内のラジカル量を測定するプラズマモニタと、予め測定した前記パターン状マスクの幅寸法及びマスクエッジのエッジラフネス部のアスペクト比あるいはエッジラフネス部の形状のフーリエ周波数から演算したエッジラフネス量、並びに前記プラズマモニタが測定したラジカル量をもとに所望のマスク幅を得るために前記トリミング処理に要する時間を演算するトリミング条件演算手段とを備え、
    トリミング条件演算手段が演算したトリミング時間、トリミング処理を施すことを特徴とするエッチング装置。
  2. 表面に所望のパターンのエッチング用マスクを形成したウエハをプラズマエッチング処理室内に搬入した後、プラズマエッチング処理室内にプラズマを生成し、該プラズマにより前記マスクをトリミング処理して細線化するエッチング方法であって、
    プラズマ処理室内のラジカル量を測定するプラズマモニタを備え、該モニタが測定したラジカル量、並びに予め測定した前記パターン状マスクの幅寸法、及びマスクエッジのエッジラフネス部のアスペクト比あるいはエッジラフネス部の形状のフーリエ周波数から演算したエッジラフネス量をもとに所望のマスク幅を得るために前記トリミング処理に要する時間を演算し、該演算したトリミング時間、トリミング処理を施すと共に該処理に引き続いて前記プラズマエッチング処理室でエッチング処理を行うことを特徴とするエッチング方法。
JP2003314141A 2003-09-05 2003-09-05 エッチング装置およびエッチング方法 Expired - Fee Related JP4171380B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003314141A JP4171380B2 (ja) 2003-09-05 2003-09-05 エッチング装置およびエッチング方法
US10/790,212 US20050054205A1 (en) 2003-09-05 2004-03-02 Mask trimming apparatus and mask trimming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003314141A JP4171380B2 (ja) 2003-09-05 2003-09-05 エッチング装置およびエッチング方法

Publications (2)

Publication Number Publication Date
JP2005085878A JP2005085878A (ja) 2005-03-31
JP4171380B2 true JP4171380B2 (ja) 2008-10-22

Family

ID=34225157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003314141A Expired - Fee Related JP4171380B2 (ja) 2003-09-05 2003-09-05 エッチング装置およびエッチング方法

Country Status (2)

Country Link
US (1) US20050054205A1 (ja)
JP (1) JP4171380B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291285B2 (en) * 2005-05-10 2007-11-06 International Business Machines Corporation Method and system for line-dimension control of an etch process
US8026180B2 (en) 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
JP2011253832A (ja) * 2008-07-24 2011-12-15 Canon Anelva Corp レジストトリミング方法及びトリミング装置
US9177875B2 (en) 2013-11-15 2015-11-03 Taiwan Seminconductor Manufacturing Co., Ltd. Advanced process control method for controlling width of spacer and dummy sidewall in semiconductor device
US9828672B2 (en) 2015-03-26 2017-11-28 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma
JP6540430B2 (ja) * 2015-09-28 2019-07-10 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6567489B2 (ja) * 2016-12-27 2019-08-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法及びプログラム
KR20200086750A (ko) 2017-12-07 2020-07-17 램 리써치 코포레이션 챔버 내 산화 내성 보호 층 컨디셔닝
US10760158B2 (en) 2017-12-15 2020-09-01 Lam Research Corporation Ex situ coating of chamber components for semiconductor processing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6516528B1 (en) * 2000-10-24 2003-02-11 Advanced Micro Devices, Inc. System and method to determine line edge roughness and/or linewidth
JP3708031B2 (ja) * 2001-06-29 2005-10-19 株式会社日立製作所 プラズマ処理装置および処理方法
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6774488B2 (en) * 2001-10-22 2004-08-10 Winbond Electronics Corp. Low leakage and low resistance for memory and the manufacturing method for the plugs
US6980937B2 (en) * 2001-12-07 2005-12-27 International Business Machines Corporation Method and system for quantifying the step profile characteristics semiconductor features using surface analysis data

Also Published As

Publication number Publication date
JP2005085878A (ja) 2005-03-31
US20050054205A1 (en) 2005-03-10

Similar Documents

Publication Publication Date Title
JP3639268B2 (ja) エッチング処理方法
US20050183822A1 (en) Plasma processing method and plasma processing apparatus
JP5336634B2 (ja) プラズマ処理方法およびプラズマ処理装置
JP5193604B2 (ja) フォトレジスト及びエッチング残渣の低圧除去方法
US8778205B2 (en) Processing method and processing system
US20150357209A1 (en) Negative ion control for dielectric etch
KR20160044545A (ko) 하드마스크를 측면으로 트리밍하기 위한 방법
KR101414307B1 (ko) 반도체 처리에 있어서 마스크를 제공하는 방법 및 장치
JP4171380B2 (ja) エッチング装置およびエッチング方法
JP2006066536A (ja) プラズマ処理装置及び処理方法
JP3927464B2 (ja) プラズマ処理方法
JP4745273B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP4324545B2 (ja) エッチング処理装置及び処理方法
JP4865361B2 (ja) ドライエッチング方法
US6521138B2 (en) Method for measuring width of bottom under cut during etching process
JP2000012527A (ja) エッチング終点判定方法及びエッチング終点判定装置
JP4700922B2 (ja) 半導体装置の製造方法
JP5675195B2 (ja) プラズマ処理装置及びプラズマ処理方法
JP3661851B2 (ja) ドライエッチング方法およびドライエッチング装置
JP4504012B2 (ja) 半導体処理のための方向付けられたガスの射出装置
Pang Etching Technology for Microelectronic Materials
Anderson et al. Exploring the 65nm frontier of alternating phase shifting masks with a quartz dry etch chemistry
US20050136335A1 (en) Patterned microelectronic mask layer formation method employing multiple feed-forward linewidth measurement
JP2006083433A (ja) プラズマエッチング装置及びプラズマエッチング方法
JP2003273090A (ja) エッチング方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050317

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080729

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080808

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees