KR101414307B1 - 반도체 처리에 있어서 마스크를 제공하는 방법 및 장치 - Google Patents

반도체 처리에 있어서 마스크를 제공하는 방법 및 장치 Download PDF

Info

Publication number
KR101414307B1
KR101414307B1 KR1020087030698A KR20087030698A KR101414307B1 KR 101414307 B1 KR101414307 B1 KR 101414307B1 KR 1020087030698 A KR1020087030698 A KR 1020087030698A KR 20087030698 A KR20087030698 A KR 20087030698A KR 101414307 B1 KR101414307 B1 KR 101414307B1
Authority
KR
South Korea
Prior art keywords
layer
plasma
silicon
etching
carbon
Prior art date
Application number
KR1020087030698A
Other languages
English (en)
Other versions
KR20090028532A (ko
Inventor
유진 김
카멜리아 루수
조나단 김
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20090028532A publication Critical patent/KR20090028532A/ko
Application granted granted Critical
Publication of KR101414307B1 publication Critical patent/KR101414307B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • G03F7/427—Stripping or agents therefor using plasma means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3342—Resist stripping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 디바이스 제조용 2층 마스크의 처리 방법이 개시되며, 이 마스크에 의해 제조되는 반도체 디바이스의 임계 치수 (CD) 가 제어될 수 있다. 바람직하게 스핀-온 공정에 의해, 탄소 마스크층과 탄소 마스크층 상의 실리콘 함유 포토레지스트층을 형성한 후, 2단계 공정이 후속 디바이스 제작에 요구되는 개구들을 탄소 마스크층에 형성한다. 그 구조물은 플라즈마 처리 챔버 내에 배치되고, 산소 플라즈마가 채용되어 탄소 마스크층을 부분적으로 식각한다. 산소 플라즈마는 포토레지스트층 내의 실리콘과 반응하여 포토레지스트층의 표면 상에 하드 실리콘 산화물층을 형성한다. 그 후, 수소 플라즈마가 채용되어 감소된 임계 치수를 갖는 탄소 마스크층을 통해 식각을 완성한다.
반도체 디바이스, 마스크, 탄소층, 실리콘 함유 포토레지스트층, 플라즈마

Description

반도체 처리에 있어서 마스크를 제공하는 방법 및 장치{METHOD AND APPARATUS FOR PROVIDING MASK IN SEMICONDUCTOR PROCESSING}
본 발명은 일반적으로 집적 회로 및 다른 반도체 디바이스의 제조 시 반도체 기판상의 재료층 및 반도체 기판의 처리에 관한 것이며, 보다 상세하게 본 발명은 선택적 화학 처리를 위해 그러한 기판 및 층을 마스킹하는 마스크에 관한 것이다.
포토레지스트 마스킹은 집적 회로의 제조에 있어서 화학적 식각 단계 및 도펀트 확산 단계 이전에 오랫동안 채용되어 왔다. 통상적으로, 에너지에 민감한 레지스트의 일 층은 기판 또는 다른 층 상으로 코팅되어 선택적으로 화학 처리된다. 패턴의 이미지는 광학 마스크 또는 레티클을 통한 레지스트의 조사에 의해 포토레지스트에 형성되고, 초과 포토레지스트는 제거된다. 그후, 선택적으로 마스킹된 기판 또는 층은 습식 또는 건식 (플라즈마) 식각에 의해 식각되거나, 확산 또는 이온 주입에 의해 마스크의 개구를 통하여 도펀트들이 기판 또는 층 내부로 주입될 수 있다.
집적 회로에 있어서 컴포넌트들의 밀도가 증가하고 회로 치수가 서브 마이크론 범위로 감소함에 따라, 패턴 해상도를 제어하기 위해 포토레지스트층의 두께가 감소되고 있다. 그러나, 딥 서브 마이크론 (deep sub-micron) 치수에 의해, 포 토레지스트는 화학 에천트에 대하여 하부의 재료들을 마스킹하기에 불충분해지고 있다.
하부 재료층의 식각 공정 동안 박형 레지스트의 침식을 최소화하기 위하여, 레지스트와 하부 재료 스택 사이에 중간층 (통상적으로 산화물층) 이 필요하다. 또한, 딥 자외선 (DUV) 이미징은 반사 방지 코팅 (ARC) 의 통합을 요구함으로써 스택을 더 복잡하게 한다. 고 애스팩트비 콘택 (HARC) 홀과 같은 깊고 좁은 피쳐들에 대하여, 긴 (수 분) 식각 공정 동안 요구되는 선택도를 제공하기 위해 수 천 옴스트롱 두께의 비정질 탄소층이 현재 일상적으로 사용되고 있다. 이에 따라, 종래의 다층 레지스트 (MLR) 는 하부 재료층의 최상부에 HARC 이 적용되는 경우, 레지스트, ARC층, 실리콘산화질화물 (SiON) 과 같은 중간층 (하드 마스크로서 칭함) 및 비정질 탄소 하드 마스크를 포함한다.
보다 더 최근에는, 중간층 뿐만 아니라 반사 방지 코팅을 제거하는 것이 가능해지고 있다. 실리콘 포함 레지스트 (SiPR) 는 레지스트의 외부 표면 상에 하드 마스크로서 작용하는 실리콘 산화물을 발생하는 수단을 제공한다. 또한, 화학 기상 증착 (CVD) 공정을 통해 현재 증착되는 비정질 탄소층 (ACL) 하드 마스크는 스핀 온 탄소 (SOC) 함유 하드 마스크로 대체되고 있는데, 이 SOC 함유 하드 마스크는 ACL 하드 마스크보다 우수한 광학 특성을 갖으며 비용이 더 효율적이다. 스핀 온 탄소는 일본 JSR 사로부터 입수가능하다.
상기 이중층 레지스트 구조에 있어서는 몇몇 결점들이 존재한다. 종래 MLR 스택에 있어서, 중간층 (SiON) 은 하드 마스크로서 이외에도 중요한 역할을 하 는데, 이것은 레지스트 패터닝에 의해 정의된 임계 치수 (CD) 를 감소시키는 것이다. 레지스트 패턴 기술 및 SiON 층의 추가적 CD 감소 양자에 있어서의 진보는 지금까지 현재의 IC 디바이스들의 복잡한 피쳐들에 대하여 요구된 CD를 제공해 왔다. 그 결과, 상술한 이중층 마스크에서의 CD 감소는 이제 플라즈마 식각을 이용한 SOC 하드 마스크로의 패턴 전사 동안에 달성되어야 한다. SOC 는 종래의 ACL 하드 마스크보다 더 연성이기 때문에 추가적인 문제점에 직면하게 되므로 CD의 제어가 더 어렵다.
본 발명은 탄소 마스크의 제조 방법을 제공함으로써, 그 마스크에 의해 처리된 컴포넌트의 임계 치수 (CD) 를 감소시킬 수 있다.
바람직하게, 스핀 온 공정에 의해, 탄소 마스크층과 이 탄소 마스크층 상의 실리콘 주입 포토레지스트층을 형성한 후, 2 단계 공정은 탄소 마스크층에 후속 디바이스 처리에 요구되는 윈도우를 형성한다. 포토레지스트층을 관통하는 패턴을 현상한 후, 그 구조물은 플라즈마 처리 챔버 내에 배치되며, 산소 플라즈마가 채용되어 하부의 탄소 마스크층을 식각한다. 산소 플라즈마는 포토레지스트층 내의 실리콘과 반응하여 포토레지스트층의 외부 표면 상에 하드 실리콘 산화물층을 형성한다. 그 후, 수소 플라즈마가 채용되어 탄소층을 통한 식각을 완성한다.
종래 기술에서 인지된 바와 같이, 산소 플라즈마의 사용은 포토레지스트 표면 상에 하드한 보호 실리콘 산화물층을 형성한다. 그러나, 산소 플라즈마의 사용은 탄소층을 식각하는 경우 실현가능한 임계 치수를 제한한다. 수소 플라즈마의 사용은 감소된 임계 치수를 제공하지만, 포토레지스트층의 마이크로 피팅 (micro-pitting) 을 야기한다. 제1 단계로서 산소 플라즈마의 중단 및 탄소층의 일부 또는 전부에 대한 수소 플라즈마 식각의 사용은 마스크에 의해 제공된 실현가능한 임계치수를 감소시킨다. 이와 같이 임계 치수는 산소 플라즈마 식각과 수소 플라즈마 식각의 비율에 의해 제어된다.
바람직한 실시형태에 있어서, 플라즈마 챔버의 저주파수 RF (60MHz 미만) 전압은 플라즈마 식각 단계들 동안 100W 미만으로 감소되거나 또는 소멸되어 포토레지스트층의 마이크로 피팅을 더욱 감소시킨다.
본 발명과 본 발명의 목적 및 특징들은 도면과 함께 취해져 다음의 상세한 설명 및 첨부된 청구범위로부터 보다 쉽게 명백해질 것이다.
도 1은 본 발명을 수행하기 위한 진공 플라즈마 처리기의 일 실시형태의 부분적인 개략도이다.
도 2a 및 도 2b는 도 1의 플라즈마 처리기의 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한다.
도 3a 내지 도 3c는 본 발명의 일 실시형태에 따른 처리 이전, 처리 동안 및 처리 이후의 2 층 마스크를 도시하는 단면도들이다.
도 4의 (A) 및 (B) 는 플라즈마 바이어스 전력 없이 수소(H2/N2) 플라즈마 케미스트리를 사용한 스핀 온 탄소 식각의 결과를 도시하는 단면도들이다.
도 5의 (A) 및 (B) 는 플라즈마 바이어스 전력을 가지고 산소 (O2/N2) 플라즈마 케미스트리를 이용한 스핀 온 탄소 식각의 결과를 도시하는 단면도들이다.
도 6의 (A) 및 (B) 는 플라즈마 바이어스 전력 없이 산소 (O2/N2) 플라즈마 케미스트리를 이용한 스핀 온 탄소 식각의 결과를 도시하는 단면도들이다.
도 7의 (A) 및 (B) 는 바이어스 전력 없이 본 발명의 일 실시형태에 따른 2 단계 공정을 사용한 스핀 온 탄소 식각의 결과를 도시하는 단면도들이다.
도 8은 본 발명의 일 실시형태에 따른 마스크 제조 공정의 흐름도이다.
본 발명은 반도체 디바이스 제조용 탄소 하드 마스크를 포함하는 에천트 마스크에 관한 것이며, 특히 제조된 반도체 디바이스의 임계 치수들이 감소되는 탄소 하드 마스크의 식각 공정에 관한 것이다. 마스크 공정은 도 1에 도시된 바와 같은 플라즈마 처리기에서 수행된다.
이제, 도면의 도 1을 참조하면, 종축 (11)(즉, 중앙선) 을 갖는 플라즈마 처리기 진공 챔버 (10) 가 전기 전도성의 금속 벽 (12), 하부 전극 어셈블리 (13) 및 상부 전극 어셈블리 (14) 를 포함하는 것으로 도시되어 있다. 금속 벽 (12) 은 종축 (11) 과 동축인 환형의 내부 둘레를 갖는다. 금속 벽 (12) 은 접지되는데, 즉 DC 및 RF 기준 전위에 접지된다. 진공 펌프 (9) 는 처리 동안 챔버의 내부를 약 0.001 내지 500torr 의 진공으로 유지한다. 진공 챔버 (10) 의 내부는 하부 전극 어셈블리 (13) 의 상면에 근접한 하부 경계와 상부 전극 어셈블리 (14) 의 하면에 근접한 상부 경계 사이에 한정 플라즈마 영역 (8) 을 포함하며; 한정 플라즈마 영역 (8) 의 측면 경계는 금속 벽 (12) 으로부터 이격된다.
종종 하부 전극으로서 칭하는 하부 전극 어셈블리 (13) 는, 종축 (11) 과 동축이며 전기 절연 링 (17) 에 고정되어, 금속인, 진공 챔버 (10) 의 접지 베이스 (19) 에 차례로 고정된다. 하부 전극 어셈블리 (13) 는 환형의 중앙 금속 전극 (16) 을 포함하며, 이 중앙 금속 전극 (16) 은 종축 (11) 과 동축이고 환형 워크피스 (18), 통상적으로 중앙 금속 전극 (16) 의 직경과 실질적으로 동일한 직경을 갖는 반도체 웨이퍼를 수용하는 상면을 갖는다. 워크피스 (18) 가 적소에 있는 경우, 그 중앙은 종축 (11) 과 일치한다. 중앙 금속 전극 (16) 은 정전력을 이용하여 중앙 금속 전극 (16) 에 워크피스 (18) 를 클램핑하기 위해 DC 척킹 전압원 (미도시) 에 연결될 수 있다. 중앙 금속 전극 (16) 과 워크 피스 (18) 의 온도는, 헬륨 소스 (20) 를 도관 (21) 및 밸브 (22) 를 통해 중앙 금속 전극 (16) 의 영역 (미도시) 에 연결시킴으로써 당업자에게 공지된 방식으로, ⑴ 세트 포인트 소스 (25) 에 의해 제어기에 공급된 온도 세트 포인트와, ⑵ 중앙 금속 전극 (16) 내에 임베딩된 온도 모니터 (26) 에 의해 유래된 신호로 표시되는 바와 같은 전극의 온도 측정치에 응답하여 제어기 (24) 가 유도하는 전기 신호에 응답하여 제어된다.
또한, 하부 전극 어셈블리 (13) 는, 통상적으로 석영으로 이루어진 전기 절연체 링 (28) 을 포함한다. 전기 절연체 링 (28) 은 전기 절연 링 (17) 의 상면에 고정되고, 종축 (11) 과 동축이며, 워크 피스가 적소에 있는 경우 워크 피스 (18) 의 둘레가 전기 절연체 링 (28) 의 내부 둘레와 거의 접하도록 워크 피스 (18) 의 직경과 실질적으로 동일한 내부 직경을 갖는다. 전기 절연체 링 (28) 외측의 전기 절연 링 (17) 상면의 부분과 전기 절연 링 (17) 의 측벽은 절연체 링 (33) 및 접지 금속 링 (32) 에 의해 각각 커버된다. 절연체 링 (33) 은 유전체 재료 또는 전도성 재료의 층 (미도시) 으로 커버되거나 코팅될 수 있는 금속 전극 링 (34) 에 의해 오버레이된다. 금속 전극 링 (34) 과 그것을 커버 또는 코팅하는 층은 한정 플라즈마 영역 (8) 내의 플라즈마의 케미스트리를 오염시키지 않은 재료로 이루어진다. 그러한 재료는 비교적 적당히 높은 전도성의 반도체, 예를 들어 진성 실리콘이다. 대안으로, 금속 전극 링 (34) 은 적당한 비오염 재료에 의해 커버된 금속이다. 금속 전극 링 (34) 은 어떤 환경 하에서 유전체의 절연체 링 (33) 에 의해 접지 금속 링 (32) 과 전기적으로 절연되고, 다른 환경 하에서 접지 금속 링 (32) 에 전기적으로 연결된다. 링들 (33, 34) 은 종축 (11) 과 동축이며, 하부 전극 어셈블리 (13) 의 외부 에지와 전기 절연체 링 (28) 사이에서 수평으로 연장한다.
상부 전극 어셈블리 (14) 는 종축 (11) 과 동축이고 한정 플라즈마 영역 (8) 내의 플라즈마의 케미스트리를 오염시키지 않는 전기 전도성 진성 실리콘으로 이루어진 저면 (36a) 을 갖는 중앙 전극 (36) 을 포함한다. 중앙 전극 (36) 은 가스가 워크 피스 (18) 를 처리하는 플라즈마로 전환되는 한정 플라즈마 영역 (8) 내로 샤워헤드 개구들을 통해 흐르는 공정 가스의 적당한 소스 (37) 와 유체 흐름 관계로 양자가 연결된, 내부 통로 (미도시) 및 다수의 샤워헤드 개구들 (미도시) 을 포함한다. 중앙 전극 (36) 은 세트 포인트 소스 (25) 에 의해 제어기에 공급된 세트 포인트 신호 뿐만 아니라 상부 전극 어셈블리 (14) 에 임베딩된 온도 게이지 (39) 에 의해 유래되는, 중앙 전극 (36) 의 온도를 표시하는 신호에 응답하여 제어기 (24) 가 리드 (35) 를 통해 장치 (45) 에 공급하는 전기 신호에 응답하여 장치 (45) 를 가열 및/또는 냉각하는 것을 포함한다.
또한, 상부 전극 어셈블리 (14) 는 절연체 링 (38) 및 금속 링 (40) 을 포함한다. 절연체 링 (38) 은 종축 (11) 과 동축이며, 바람직하게 석영으로 이루어지며 전기 절연체 링 (28) 과 거의 정렬된다. 절연체 링 (38) 은 중앙 전극 (36) 의 외부 둘레와 접하는 내부 둘레를 갖는다. 종축 (11) 과 동축인 금속 링 (40) 은, 금속 링 (40) 이 RF 및 DC 접지 전위에 있도록, 측면 금속 벽 (12) 의 내부 둘레 및 절연체 링 (38) 의 외부 둘레와 각각 인접하는 내부 및 외부 둘레를 갖는다. 금속 링 (40) 의 하부인 내면은 전기 전도성 전극 링 (42) 을 수용하는 전기 절연 링 (41) 에 의해 커버된다. 전극 링 (42) 은 한정 플라즈마 영역 (8) 내의 플라즈마의 케미스트리를 오염시키지 않는 전도성 재료 또는 절연성 재료의 층 (미도시) 으로 코팅되거나 커버된다. 전극 링 (42) 은 어떤 환경 하에서도 전기 절연 링 (41) 의 하향 종속 플랜지 (미도시) 및 전기 절연 링 (41) 에 의해 금속 링 (40) 및 금속 벽 (12) 과 전기적으로 절연되고, 다른 환경 하에서는 금속 링 (40) 및 금속 벽 (12) 에 전기적으로 연결된다.
상기로부터, 한정 플라즈마 영역 (8) 은, ⑴ 중앙 전극 (36) 의 하면 (36a), ⑵ 절연체 링 (38) 의 하면, 및 ⑶ 전극 링 (42) 의 하면에 의해 결정된 상부 경계와, ⑴ (워크 피스가 적소에 있는 경우) 워크 피스 (18) 의 상면, ⑵ 전기 절연체 링 (28) 의 상면, 및 ⑶ 금속 전극 링 (34) 의 상면에 의해 결정된 하부 경계를 갖는다. 모터 (43) 는, 하부 전극 어셈블리 (13) 의 상면에 대하여 업 앤 다운으로 상부 전극 어셈블리 (14) 의 하면을 이동시킴으로써 한정 플라즈마 영역 (8) 의 상부 경계 및 하부 경계 사이의 간격을 제어한다. 모터 (43) 는 제어기 (24) 로부터의 신호에 응답하여 세트 포인트 소스 (50) 로부터 유도된, 워크 피스 (18) 의 플라즈마 처리를 일으키는 특정 주파수에 대하여 실험적으로 결정된 최적 값으로 전극 어셈블리들 (13, 14) 사이의 간격을 설정한다.
한정 플라즈마 영역 (8) 의 측면들은, 이격되고 수직으로 적층되며 한정 플라즈마 영역 (8) 의 플라즈마의 케미스트리를 오염시키지 않은 재료로 이루어진 루버들 (44) 에 의해 경계가 정해진다. 루버들 (44) 은 전기적으로 절연성 (바람직하게, 석영과 같은 유전체) 이거나 전기적으로 약간 전도성 (예를 들어, 실리콘 탄화물) 중 어느 하나의 재료로 이루어져서, 그 루버들이 전력 공급되거나, 전기적으로 플로팅 또는 전기적으로 접지된다. 루버들 (44) 은 루버들 (44) 사이의 슬롯들을 통해 흐르는 플라즈마의 양이 실질적으로 없는 것과 같다. 그러나, 한정 플라즈마 영역 (8) 의 이온화되지 않은 가스는 루버들 (44) 사이의 슬롯들을 통해 금속 벽 (12) 과 접지 금속 링 (32) 사이의 진공 챔버 (10) 내의 영역 (46) 으로 탈출하며, 베이스 (19) 의 적당한 개구를 통해 진공 펌프 (9) 에 의해 진공 챔버 (10) 의 내부로부터 펌핑된다.
루버들 (44) 은 수직 방향으로 적절한 이격 배열 (미도시) 에 의해 서로 확고하게 이격되며, 한정 플라즈마 영역 (8) 의 압력을 제어하는 모터 (47) 에 의해, 서로에 대해 그리고 하부 전극 어셈블리 (13) 에 대해 업 앤 다운으로 구동된다. 한정 플라즈마 영역 (8) 의 압력은, 세트 포인트 소스 (25) 가 제어기 (24) 에 공급하는 압력 세트 포인트와 한정 플라즈마 영역 (8) 의 압력 게이지 (48) 의 출력 신호에 의해 제어된다. 제어기 (24) 는 압력 세트 포인트 및 압력 게이지 (48) 의 출력 신호에 응답하여 모터 (47) 를 제어함으로써, 최 하부 루버 (44) 의 하면과 하부 전극 어셈블리 (13) 의 상면 사이의 간격을 변화시킨다. 결과적으로, 한정 플라즈마 영역 (8) 의 압력은 압력 세트 포인트로 유지된다. 루버들 (44) 은 루버들이 모터 (43) 의 활성화에 응답하여 이동하지 않도록 배열되어, 한정 플라즈마 영역 (8) 의 압력이 전극 어셈블리들 (13, 14) 사이의 간격을 독립적으로 제어한다.
제어기 (24) 는 세트 포인트 소스 (50) 에 응답하여 소스 장치 (51) 로부터 전극들 (16, 34, 36 및 42) 로 수개의 상이한 RF 주파수들의 다양한 조합의 커플링을 제어한다. 전극들 (16, 34, 36 및 42) 에 인가되는 상이한 RF 주파수들은 상이한 전력들을 가질 수 있고, 한정 플라즈마 영역 (8) 에서 플라즈마의 상이한 현상을 제어한다. 도 1의 실시형태에 있어서, 제어기 (24) 는 소스 장치 (51) 로부터 전극들 (16, 34, 36 및 42) 에 3개까지 주파수를 선택적으로 인가한다. 소스 장치 (51) 는 고정 주파수 소스일 수 있지만, 바람직하게 저전력, 가변 주파수 발진기들일 수 있는 3개의 개별 소스들 (52, 54 및 56) 을 포함하는 것으로서 도시된다. 대안으로, 소스 장치 (51) 는 3개의 선택 주파수들을 유도할 수 있는 단일 저전력 합성기를 포함한다. 저전력 소스들은, 특정 증폭기와 연관된 소스의 주파수가 변함에 따라 변화하는 가변 주파수 통과 대역을 갖는 연관된 가변 전력 이득 RF 전력 증폭기를 구동한다. 이 때문에, 소스들 (52, 54 및 56) 의 각각은, 연관된 주파수 및 전력 세팅 (58 및 59) 을 갖는다. 통상적으로, 소스 (52) 의 주파수는 100kHz 내지 10MHz 의 비교적 낮은 범위에 있고, 소스 (54) 의 주파수는 10MHz 내지 150MHz 의 중간 범위에 있으며, 소스 (56) 의 주파수는 27MHz 내지 300MHz 의 비교적 높은 범위에 있다. 실제 일 테스트 장치에 있어서, 소스들 (52, 54 및 56) 의 주파수는 각각 2MHz, 27MHz 및 60MHz 로 설정된다. 한정 플라즈마 영역 (8) 에 인가된 RF 에너지의 전력 및 주파수의 다양한 조합은 한정 플라즈마 영역 (8) 에서의 플라즈마의 DC 바이어스 전압 및 이온 에너지, 플라즈마의 밀도 분포 및 한정 플라즈마 영역 (8) 의 플라즈마의 케미스트리에 영향을 미친다.
모든 다른 중요한 플라즈마 여기 파라미터들이 일정하게 유지되는 경우, 플라즈마 여기 주파수가 증가함에 따라 플라즈마의 해리가 더 증가하기 때문에, 소스들 (54 및 56) 의 주파수들은 플라즈마의 케미스트리를 제어한다. 특히, 주파수가 증가함에 따라 플라즈마의 경량의 에천트 분자들의 퍼센티지가 증가한다. 플라즈마에 인가된 고 주파수들은 보다 큰 분자 분열을 야기시킨다.
구동 전극들 (16, 34, 36 및 42) 은 소스들 (52, 54 및 56) 로부터의 전력과 주파수들의 다양한 조합에 의해 다양한 목적을 위해, 예를 들어 균일한 또는 불균일한 플라즈마 밀도, 이온 에너지 및 분자 분열을 제공하기 위해 플라즈마가 맞춰지게 한다.
제어기 (24) 는 소스 장치 (51) 의 RF 출력들 및 세트 포인트 소스 (50) 로부터의 출력 신호들에 응답하여, 다양한 조합 및 치환으로 소스 장치 (51) 로부터 전극들 (16, 34, 36 및 42) 로 수개의 주파수들의 인가를 제어한다. 특정 실시형태에 있어서, 세트 포인트 소스 (50) 는 제어기를 활성화시켜서, ⑴ 소스들 (52, 54 및 56) 로부터 적어도 하나의 주파수들, 최대 모두 3개의 주파수들이 중앙 금속 전극 (16) 을 구동하고 전극들 (34, 36 및 42) 은 접지되고; ⑵ 소스 (52), 소스 (54) 및 소스 (56) 로부터의 적어도 2개의 주파수들은 전극들 (16 및 36) 을 구동하고 전극들 (34 및 42) 은 접지되고; ⑶ 소스들 (54 또는 56) 중 단 하나의 소스가 전극 (16 또는 36) 중 어느 하나를 구동하거나 단 하나의 소스 (52) 가 중앙 금속 전극 (16) 을 구동하고, 전극들 (34 및 42) 은 접지되고; ⑷ 전극 (34) 은 소스 (52) 및/또는 소스 (54) 에 의해 구동되거나 소스 (52) 및/또는 소스 (54) 의 주파수 (즉, 주파수들 (F2 및 F3)) 의 통과 대역을 갖는 필터를 통해 접지에 연결되고, 나머지 전극들 (16, 36 및 42) 은 소스들 (52, 54 및 56) 로의 다앙한 접속들을 가지며; ⑸ 전극 (42) 은 소스 (52) 및/또는 소스 (54) 에 의해 구동되거나 소스 (52) 및/또는 소스 (54) 의 주파수 (즉, 주파수들 (F2 및 F3)) 의 통과 대역을 갖는 필터를 통해 접지에 연결되고 나머지 전극들 (16, 34 및 36) 은 소스들 (52, 54 및 56) 로의 다양한 연결들을 갖는다.
도 2a 및 도 2b 는 본 발명의 실시형태들에 사용된 제어기 (24) 를 구현하기에 적합한 컴퓨터 시스템 (800) 을 도시한다. 도 2a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 휴대 장치부터 대형 슈퍼 컴퓨터까지 미치는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (800) 은 모니터 (802), 디스플레이 (804), 하우징 (806), 디스크 드라이브 (808), 키보드 (810), 및 마우스 (812) 를 포함한다. 디스크 (814) 는 컴퓨터 시스템 (800) 으로 및 컴퓨터 시스템 (800) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 2b 는 컴퓨터 시스템 (800) 의 블록도의 일 예이다. 다양한 서브 시스템이 시스템 버스 (820) 에 부착된다. 프로세서 (들) (822) (또한 중앙 처리 장치 또는 CPU로도 칭함) 은 메모리 (824) 를 포함하는 저장 디바이스에 연결된다. 메모리 (824) 는 RAM (random access memory) 및 ROM (read only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단일 방향으로 CPU 에 전달하도록 하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 양 메모리들은 이하 설명되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (826) 는 CPU (822) 에 양방향으로 연결되는데; 그것은 부가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (826) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 1차 저장소보다 더 느린 (하드 디스크와 같은) 2차 저장 매체이다. 적절한 경우에, 고정 디스크 (826) 내에 보존된 정보가 메모리 (824) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것을 알 수 있다. 탈착가능 디스크 (814) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수 도 있다.
또한, CPU (822) 는 디스플레이 (804), 키보드 (810), 마우스 (812) 및 스피커 (830) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 보이스 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (822) 는 네트워크 인터페이스 (840) 를 사용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 그러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신했을 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (822) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회 로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 더 높은 레벨의 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수 있다.
이제, 도 3a 내지 도 3c를 참조하면, 본 발명의 일 실시형태에 따른 처리 이전, 처리 동안 및 처리 이후에, 일반적으로 300으로 나타낸, 2층 마스크를 도시하는 단면도들이 도시된다. 그 마스크는, 처리 마스크로서 탄소층 (304) 및 포토레지스트층 (302) 의 2층을 사용하여 식각될, 실리콘 산화물 및 실리콘 질화물과 같은 유전체층 (306) 의 표면 상 또는 다결정 실리콘 상의 탄소층 (304) 상부에 형성되고, 실리콘으로 주입된 상부 포토레지스트층 (302, SiPR) 을 포함한다. 포토레지스트층 (302) 내의 실리콘 양은 통상적으로 원자 중량당 3-30 % 사이의 범위이다. 바람직하게, 탄소층 (304) 은 종래의 처리에 의해 도포되는 스핀 온 탄소이지만; 탄소층 (304) 은 증착 비정질 탄소일 수 있다. SiPR 및 탄소층의 형성이 통상적으로 고려되고 함께 취해지는 것이 본 발명의 부분은 아니다.
패턴의 이미지는 150㎚의 개구를 갖는 종래의 포토레지스트 마스킹 기술들을 사용하여, 광학 마스크 또는 레티클을 통한 레지스트의 조사에 의해 포토레지스트에 형성되고, 그 후 도 3b에 도시된 바와 같이, 패터닝된 2층 마스크 (300) 가 패 터닝된 윈도우 (308) 를 통하여 식각하는 산소 플라즈마 식각으로 처리된다. 플라즈마 내의 산소 이온들은 포토레지스트 내의 실리콘과 반응하여, 도 3b에 나타낸 바와 같이 실리콘 산화물의 박형 보호층 (310) 을 형성한다. 산소 플라즈마는 탄소층 (304) 을 식각하지만, 150㎚의 마스크 치수 (패턴 치수) 이상으로 임계 치수를 감소시킬 수 없다.
따라서, 도 3c에 나타낸 바와 같이, 마스크 구조물은 산소 플라즈마로부터 제거되고 수소 플라즈마 내에 위치하여 탄소층 (304) 의 식각을 완성한다. 수소 플라즈마는 산소 플라즈마보다 적은 측면 식각을 갖기 때문에, 유전체층 (306) 의 임계 치수가 약 120㎚로 감소될 수 있다.
본 발명을 수행하는데 있어서, 플라즈마 처리기에서의 저주파수 바이어스 전압 (즉, 60MHz 미만) 은 100W 미만으로 감소되거나 소멸되는 것이 바람직하다. 이는 도 4a, 도 4b 내지 도 7a, 도 7b의 단면도에 도시된 바와 같이, 포토레지스트 마스크의 열화 및 피팅 (pitting) 을 더욱 감소시킨다. 도 4의 (A) 및 (B) 는 저주파수 RF 전력 없이 H2/N2 플라즈마 케미스트리를 사용한 스핀 온 탄소 식각의 결과를 나타낸다. 406에서의 하부 임계 치수는 125㎚이고 나머지 SiPR층 (402) 의 두께는 140㎚이며 심각한 마이크로 피팅을 나타낸다.
도 5의 (A) 및 (B) 는 O2/N2 케미스트리에 의해 포토레지스트의 표면 상에 보호 실리콘 산화물층을 형성하고 침식으로부터 실리콘 PR을 보호하기 위해 하드 마스크로서 작용하는 SiPR (402) 의 산화를 이용한 효과를 도시하는 단면도들이다. 여기서, 플라즈마 바이어스 전력은 플라즈마 식각 동안 채용되고, 일부 마이크로 피팅은 탄소층 (404) 아래로 이동하는 개구 영역 내에 생성된 소형 홀들에 의해 잔류한다.
산소 (O2/N2) 플라즈마 케미스트리에서의 포토레지스트의 마이크로 피팅의 제거는 저주파수 RF 전력없이 플라즈마 내에 사용되는 경우 가능하지만, O2/N2 케미스트리는 측벽의 충분한 패시배이션을 가지지 않아 임계 치수를 감소시킨다. 이는 하부 CD 가 175㎚ 이고 시각적 마이크로 피팅없이 잔류하는 SiPR 두께가 220㎚ 인 것으로 도 6의 (A) 및 (B) 에 도시되어 있다.
본 발명에 따라, 탄소층으로 전이되는 SiPR 에 대한 손상 없이 요구되는 CD 감소는 산소 (O2, O2/N2) 플라즈마가, 바람직하게 저주파수 RF 전력으로 또는 저주파수 RF 전력 없이 제1 단계에서 채용되어 SiPR 의 산화를 제공하고 탄소층으로의 마이크로 피팅을 제거하는 2단계 식각 공정을 채용한다. 그 후, 제1 단계 후에 감소된 바이어스 전력 또는 바이어스 전력 없이 수소 (H2/N2) 플라즈마 식각으로 수행되어 요구된 CD 감소를 제공한다. 이것은 도 7의 (A) 및 (B) 에 도시되어 있다. 하부 CD (406) 는 130㎚이고, 잔류 SiPR층 (402) 의 두께는 240㎚이며, 탄소층 (404) 에 어떠한 시각적 마이크로 피팅도 없다.
도 8은 기판 상에 식각 마스크의 형성에 있어서 공정의 일 실시형태의 플로우도이다. 먼저, 900에 나타낸 바와 같이, 통상적으로, 실리콘 산화물 또는 실리콘 질화물 또는 폴리실리콘 재료와 같은 유전체층인, 처리될 기판 표면 상의 식 각층 상에 탄소층이 형성된다. 탄소층은 증착 비정질 탄소 또는 스핀 온 탄소일 수 있으며, 양 공정들은 공지되어 있고, 약 5,000 옴스트롱의 두께를 갖는다.
다음으로, 910에 나타낸 바와 같이, 실리콘 주입 포토레지스트층은 탄소층 상에 형성되며 800 옴스트롱 내지 2,000 옴스트르옹 범위의 두께를 갖는다. 상기 주지된 바와 같이, 실리콘은 원자 중량 당 3-30% 범위 내인 것이 바람직하다. 포토레지스트는 광학 마스크 또는 레티클을 통해 UV 조사에 노광되어, 920에 나타낸 바와 같이 패턴을 현상한다.
그 후, 930에 나타낸 바와 같이, 구조물은 탄소층을 부분적으로 식각하고 포토레지스트층 상에 하드 마스크 또는 실리콘 산화물층을 형성하는 산소 (O2 또는 O2/N2) 플라즈마에 최소 10초 동안 배치된다. 그 후, 산소 플라즈마가 제거되고, 그 구조물은 940에서 수소 (H2/N2) 플라즈마에 노출되어 탄소층을 관통하는 식각된 개구를 완성한다. 중요하게, 탄소 마스크의 개구를 통한 하부 기판의 식각 또는 다른 처리에 있어서 임계 치수 (CD) 는 수소 플라즈마 식각을 사용하여 감소된다.
그 후, 950에 나타낸 바와 같이, 기판상의 하부 식각층은 940에서 수소 플라즈마에 의해 식각된 임계 치수에 의해 정의된 식각층의 임계 치수로 식각된다. 식각 후 950에서 포토레지스트층과 탄소층은 기판으로부터 스트립된다.
다음은 도 8의 공정도에서 산소 플라즈마 및 수소 플라즈마에 대하여 도 1, 도 2a 및 도 2b의 장치를 사용하는 특정 레시피들이다.
930에서의 O2 식각에 있어서, 챔버 압력은 20mTorr로 설정되고, 60MHz에서의 전력 1200W, 27MHz에서의 전력 600W, 2MHz에서의 전력 0W, 하부 전극 온도 10℃, 상부 전극 온도 140℃ 및 식각 시간은 15초였다.
H2 식각에 대하여, 챔버 압력은 100mTorr로 설정되고, 60MHz에서의 전력 1200W, 27MHz에서의 전력 0W, 2MHz에서의 전력 0W, 하부 전극 온도 10℃, 상부 전극 온도 140℃ 였다. 식각 시간은 60초 였다.
상기 주지된 바와 같이, H2/N2 플라즈마 처리 동안 60MHz 미만의 주파수에 대한 rf 전압은 100W 미만이고, 바람직하게 50W 미만이며, 가장 바람직하게 전력이 없을 때까지 다운된다. 이는 플라즈마 처리 동안 포토레지스트층의 마이크로 피팅을 감소시킨다. 산소 플라즈마가 O2 또는 O2/N2 가스로부터인 것이 바람직하지만 불활성 가스가 어떠한 가스에 포함될 수 있다. 유사하게, 수소 플라즈마는 바람직하게 H2/N2 가스를 사용하지만 H2/N2 가스에 불활성 가스가 포함될 수 있다.
본 발명에 따른 2 층 마스크를 식각하는 2단계 공정은 포토레지스트층의 플라즈마 식각의 악영향을 감소시키면서 탄소층의 임계 치수를 감소시킨다. 본 발명은 특정 실시형태를 참조하여 설명되었지만, 그 상세한 설명은 본 발명의 예시이며 본 발명을 한정하는 것으로서 해석되지 않아야 한다. 첨부된 청구범위에 의해 정의된 바와 같이 본 발명의 사상 및 범위를 벗어나지 않으면서 당업자에 의 해 다양한 응용물이 발생할 수 있다.

Claims (27)

  1. 반도체 디바이스 제조용 마스크를 처리하는 방법으로서,
    상기 마스크는 탄소층과, 상기 탄소층 상의 실리콘 함유 포토레지스트층을 포함하고, 상기 실리콘 함유 포토레지스트층은 그 내부에 현상된 패턴을 가지며,
    상기 방법은,
    a) 상기 실리콘 함유 포토레지스트층의 상기 패턴을 통하여 상기 탄소층을 산소 플라즈마로 부분적으로 식각하는 단계로서, 상기 산소 플라즈마 내의 산소 이온들은 상기 실리콘 함유 포토레지스트층 내의 실리콘과 반응하여 상기 실리콘 함유 포토레지스트층 상에 실리콘 산화물의 표면층을 형성하는, 상기 탄소층을 식각하는 단계; 및
    b) 상기 실리콘 함유 포토레지스트층의 상기 패턴을 통하여 잔류하는 상기 탄소층을 수소 플라즈마로 식각하는 단계를 포함하는, 반도체 디바이스 제조용 마스크의 처리 방법.
  2. 제 1 항에 있어서,
    상기 단계 b) 는 제조될 상기 반도체 디바이스의 임계 치수를 향상시키는, 반도체 디바이스 제조용 마스크의 처리 방법.
  3. 제 2 항에 있어서,
    임계 치수는 수소 플라즈마 식각에 대한 산소 플라즈마 식각의 비율에 의해 확립되는, 반도체 디바이스 제조용 마스크의 처리 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계 b) 동안, 플라즈마 식각기에 있어서 60MHz 미만의 RF 전력이 100W 미만으로 감소되는, 반도체 디바이스 제조용 마스크의 처리 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계 b) 동안, 플라즈마 식각기에 있어서 60MHz 미만의 RF 전력이 50W 미만으로 감소되는, 반도체 디바이스 제조용 마스크의 처리 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계 b) 동안, 플라즈마 식각기에 있어서 60MHz 미만의 RF 전력이 0W로 감소되는, 반도체 디바이스 제조용 마스크의 처리 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 a) 에 있어서, 상기 산소 플라즈마는 02, O2/N2, O2/N2/비활성 가스, 및 O2/비활성 가스로 이루어지는 그룹으로부터 선택된 일 가스로부터 기인한, 반도체 디바이스 제조용 마스크의 처리 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 b)에 있어서, 상기 수소 플라즈마는 H2/N2 및 H2/N2/비활성 가스로 이루어지는 그룹으로부터 선택된 일 가스로부터 기인한, 반도체 디바이스 제조용 마스크의 처리 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 탄소층은 증착 비정질 탄소를 포함하는, 반도체 디바이스 제조용 마스크의 처리 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 탄소층은 스핀 온 탄소 (SOC) 를 포함하는, 반도체 디바이스 제조용 마스크의 처리 방법.
  11. 반도체 기판상의 식각층을 식각하는 방법으로서,
    a) 상기 식각층 상에 탄소층을 형성하는 단계;
    b) 상기 탄소층 상에 실리콘 함유 포토레지스트층을 형성하는 단계;
    c) 상기 실리콘 함유 포토레지스트층에 패턴을 현상하는 단계;
    d) 상기 탄소층을 산소 플라즈마로 식각하는 단계로서, 상기 산소 플라즈마 내의 산소 이온들은 상기 실리콘 함유 포토레지스트층 내의 실리콘과 반응하여 상기 실리콘 함유 포토레지스트층 상에 실리콘 산화물의 표면층을 형성하는, 상기 탄소층을 식각하는 단계;
    e) 상기 탄소층을 수소 플라즈마로 식각하여 상기 탄소층을 관통하는 개구를 형성하는 단계;
    f) 상기 탄소층의 상기 개구를 통하여 상기 식각층을 식각하는 단계; 및
    g) 상기 식각층으로부터 상기 실리콘 함유 포토레지스트층과 상기 탄소층을 제거하는 단계를 포함하는, 반도체 기판상의 식각층을 식각하는 방법.
  12. 제 11 항에 있어서,
    상기 탄소층은 스핀 온 탄소 (SOC) 공정에 의해 형성되는, 반도체 기판상의 식각층을 식각하는 방법.
  13. 제 11 항에 있어서,
    상기 탄소층은 증착에 의해 형성되는, 반도체 기판상의 식각층을 식각하는 방법.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 실리콘 함유 포토레지스트층은 상기 탄소층 상에 형성되는, 반도체 기판상의 식각층을 식각하는 방법.
  15. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 탄소층의 두께는 5,000 옴스트롱인, 반도체 기판상의 식각층을 식각하는 방법.
  16. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 실리콘 함유 포토레지스트층의 두께는 800 옴스트롱 내지 2,000 옴스트롱의 범위인, 반도체 기판상의 식각층을 식각하는 방법.
  17. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 단계 e) 동안, 플라즈마 식각기에 있어서 60MHz 미만의 RF 전력이 100W 미만으로 감소되는, 반도체 기판상의 식각층을 식각하는 방법.
  18. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 단계 e) 동안, 플라즈마 식각기에 있어서 60MHz 미만의 RF 전력이 50W 미만으로 감소되는, 반도체 기판상의 식각층을 식각하는 방법.
  19. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 단계 e) 동안, 플라즈마 식각기에 있어서 60MHz 미만의 RF 전력이 0W로 감소되는, 반도체 기판상의 식각층을 식각하는 방법.
  20. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 식각층은 유전체 재료를 포함하는, 반도체 기판상의 식각층을 식각하는 방법.
  21. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 식각층은 다결정 실리콘을 포함하는, 반도체 기판상의 식각층을 식각하는 방법.
  22. 반도체 디바이스 제조용 마스크 식각 시 사용되는 진공 플라즈마 처리기로서,
    상기 마스크는 탄소층 및 상기 탄소층 상의 실리콘 함유 포토레지스트층을 포함하고,
    상기 진공 플라즈마 처리기는,
    a) 플라즈마 처리 챔버;
    b) 상기 반도체 디바이스 및 마스크를 지지하는 기판 지지체;
    c) 상기 기판 지지체에 대한 바이어스 전력을 포함하는 전력을 상기 플라즈마 처리 챔버에 제공하는 적어도 하나의 전극;
    d) 상기 실리콘 함유 포토레지스트층을 식각하기 위한 산소 플라즈마용 가스와 식각되는 상기 실리콘 함유 포토레지스트층 하부의 상기 탄소층을 식각하기 위한 수소 플라즈마용 가스를 포함하는 가스를 상기 플라즈마 처리 챔버에 공급하는 가스 소스; 및
    e) 상기 플라즈마 처리 챔버로의 가스 흐름을 제어하고 상기 산소 플라즈마 식각 동안 및 상기 수소 플라즈마 식각 동안 RF 전력을 제어하는 제어기를 포함하는, 진공 플라즈마 처리기.
  23. 제 22 항에 있어서,
    상기 제어기는, 상기 수소 플라즈마 식각 동안, 60MHz 미만의 RF 전력을 100W 미만으로 감소시키는, 진공 플라즈마 처리기.
  24. 제 22 항에 있어서,
    상기 제어기는, 상기 수소 플라즈마 식각 동안, 60MHz 미만의 RF 전력을 50W 미만으로 감소시키는, 진공 플라즈마 처리기.
  25. 제 22 항에 있어서,
    상기 제어기는, 상기 수소 플라즈마 식각 동안, 60MHz 미만의 RF 전력을 0W로 감소시키는, 진공 플라즈마 처리기.
  26. 제 22 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 산소 플라즈마용 가스는 02, O2/N2, O2/N2/비활성 가스, 및 O2/비활성 가스로 이루어지는 그룹으로부터 선택되는, 진공 플라즈마 처리기.
  27. 제 22 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 수소 플라즈마용 가스는 H2/N2 및 H2/N2/비활성 가스로 이루어지는 그룹으로부터 선택되는, 진공 플라즈마 처리기.
KR1020087030698A 2006-05-17 2007-05-02 반도체 처리에 있어서 마스크를 제공하는 방법 및 장치 KR101414307B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/383,835 2006-05-17
US11/383,835 US7785753B2 (en) 2006-05-17 2006-05-17 Method and apparatus for providing mask in semiconductor processing
PCT/US2007/010629 WO2007136515A1 (en) 2006-05-17 2007-05-02 Method and apparatus for providing mask in semiconductor processing

Publications (2)

Publication Number Publication Date
KR20090028532A KR20090028532A (ko) 2009-03-18
KR101414307B1 true KR101414307B1 (ko) 2014-08-06

Family

ID=38598460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087030698A KR101414307B1 (ko) 2006-05-17 2007-05-02 반도체 처리에 있어서 마스크를 제공하는 방법 및 장치

Country Status (4)

Country Link
US (1) US7785753B2 (ko)
KR (1) KR101414307B1 (ko)
TW (1) TWI431664B (ko)
WO (1) WO2007136515A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771891B1 (ko) * 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
EP2077577A4 (en) * 2006-11-22 2010-03-24 Sumitomo Precision Prod Co SILICON STRUCTURE HAVING A HIGH SIDE OPENING, METHOD FOR PRODUCING THE SILICON STRUCTURE, A SILICON STRUCTURE MANUFACTURING DEVICE, A SILICON STRUCTURE PRODUCTION PROGRAM, AND METHOD FOR PRODUCING A SILICONE STRUCTURE METAL MASK
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
JP2009076661A (ja) * 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
US8450212B2 (en) 2011-06-28 2013-05-28 International Business Machines Corporation Method of reducing critical dimension process bias differences between narrow and wide damascene wires
WO2014014907A1 (en) * 2012-07-16 2014-01-23 Mattson Technology, Inc. Method for high aspect ratio photoresist removal in pure reducing plasma
US10727092B2 (en) * 2012-10-17 2020-07-28 Applied Materials, Inc. Heated substrate support ring
KR102300403B1 (ko) * 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
TWI749099B (zh) * 2016-11-09 2021-12-11 日商東京威力科創股份有限公司 碳基膜之自限性循環蝕刻方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
KR20220010648A (ko) * 2020-07-16 2022-01-26 삼성전자주식회사 플라즈마 식각 장치, 플라즈마 식각 방법 및 그를 포함하는 반도체 소자의 제조 방법
US11520228B2 (en) * 2020-09-03 2022-12-06 International Business Machines Corporation Mass fabrication-compatible processing of semiconductor metasurfaces

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301272B1 (ko) * 1997-08-25 2001-10-19 포만 제프리 엘 반사방지코팅층박막및그제조공정
WO2005022623A1 (en) 2003-08-22 2005-03-10 Lam Research Corporation High aspect ratio etch using modulation of rf powers of various frequencies
KR20060020621A (ko) * 2003-05-09 2006-03-06 램 리써치 코포레이션 개선된 이중층 포토레지스트 패턴을 제공하는 방법
KR100595090B1 (ko) * 1997-12-23 2006-07-03 램 리서치 코포레이션 포토레지스트 마스크를 사용한 개선된 엣칭방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302240A (en) * 1991-01-22 1994-04-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US6057240A (en) * 1998-04-06 2000-05-02 Chartered Semiconductor Manufacturing, Ltd. Aqueous surfactant solution method for stripping metal plasma etch deposited oxidized metal impregnated polymer residue layers from patterned metal layers
JP2002194547A (ja) * 2000-06-08 2002-07-10 Applied Materials Inc アモルファスカーボン層の堆積方法
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
JP2005268312A (ja) * 2004-03-16 2005-09-29 Semiconductor Leading Edge Technologies Inc レジスト除去方法及びそれを用いて製造した半導体装置
US7344896B2 (en) * 2004-07-26 2008-03-18 Infineon Technologies Ag Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof
US7396769B2 (en) * 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301272B1 (ko) * 1997-08-25 2001-10-19 포만 제프리 엘 반사방지코팅층박막및그제조공정
KR100595090B1 (ko) * 1997-12-23 2006-07-03 램 리서치 코포레이션 포토레지스트 마스크를 사용한 개선된 엣칭방법
KR20060020621A (ko) * 2003-05-09 2006-03-06 램 리써치 코포레이션 개선된 이중층 포토레지스트 패턴을 제공하는 방법
WO2005022623A1 (en) 2003-08-22 2005-03-10 Lam Research Corporation High aspect ratio etch using modulation of rf powers of various frequencies

Also Published As

Publication number Publication date
TWI431664B (zh) 2014-03-21
TW200802540A (en) 2008-01-01
WO2007136515A1 (en) 2007-11-29
KR20090028532A (ko) 2009-03-18
US7785753B2 (en) 2010-08-31
US20070269721A1 (en) 2007-11-22

Similar Documents

Publication Publication Date Title
KR101414307B1 (ko) 반도체 처리에 있어서 마스크를 제공하는 방법 및 장치
US10600639B2 (en) SiN spacer profile patterning
US8809199B2 (en) Method of etching features in silicon nitride films
US10242908B2 (en) Airgap formation with damage-free copper
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
KR101611938B1 (ko) 에칭 피쳐의 cd를 제어하는 방법
US20130344702A1 (en) Method of etching silicon nitride films
US8236700B2 (en) Method for patterning an ARC layer using SF6 and a hydrocarbon gas
US20100327413A1 (en) Hardmask open and etch profile control with hardmask open
US8912633B2 (en) In-situ photoresist strip during plasma etching of active hard mask
US20060201911A1 (en) Methods of etching photoresist on substrates
US8592327B2 (en) Formation of SiOCl-containing layer on exposed low-k surfaces to reduce low-k damage
WO2008024792A1 (en) Low-k damage avoidance during bevel etch processing
US8642482B2 (en) Plasma etching method, control program and computer storage medium
KR101346897B1 (ko) 에칭 방법 및 플라즈마 처리 시스템
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US6329292B1 (en) Integrated self aligned contact etch
JP4577328B2 (ja) 半導体装置の製造方法
WO2022220224A1 (ja) エッチング方法及びプラズマ処理装置
JP2005072352A (ja) 層間絶縁膜のドライエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170614

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180614

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190613

Year of fee payment: 6