KR100698079B1 - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 소자 동작 퇴화(device performance degradation) 현상을 최소화하면서, 고집적 트랜지스터를 제조하기에 알맞은 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자는 기판의 일영역상에 적층 형성된 게이트절연막과 게이트전극; 상기 게이트전극 양측면에 형성된 제 1 측벽절연막; 상기 제 1 측벽절연막의 측면에 상기 기판과 일정간격 이격 형성되어 측벽 나칭된 제 2 측벽절연막; 상기 제 1, 제 2 측벽절연막을 포함한 상기 게이트전극 측면에 형성된 제 3 측벽절연막; 상기 게이트전극 양측의 상기 기판에 형성된 소오스/드레인영역을 포함함을 특징으로 한다.
측벽 나칭, 측벽절연막, 저압, GIDL, SCE
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자 및 그의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자 및 그의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 기판 31 : 리트로그레이드 웰
32 : 게이트절연막 33 : 폴리실리콘층
33a : 게이트전극 34 : 감광막
35 : 제 1 측벽절연막 36 : 제 2 측벽절연막
37 : 저농도 이온 주입 영역 37a : LDD 영역
38 : 제 3 측벽절연막 39a, 39b : 소오스,드레인영역
40 : 살리사이드층 41 : 식각방지막
42 : 층간절연막 43 : 콘택 플러그
본 발명은 반도체소자에 대한 것으로, 특히 소자 동작 저하 현상을 최소화하면서, 고집적 트랜지스터를 제조하기에 알맞은 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 90nm 이하의 고집적 CMOS 소자에 대한 응용이 가속화되면서, 고속동작 소자 구현을 위한 공정 집적 이슈들이 쟁점화 되고 있다.
특히, 90nm 이하로 CMOS 기술이 축소되면서 기존의 범용되고 있는 고밀도 SRAM(4-Transistor or 6-Transistor) 및 모조(pseudo) SRAM (1-Transistor)과 같은 고집적화 기술들이 경쟁적으로 상용화되고 있다.
상기 공정 집적 이슈(issue)들 중 대표적으로 몇 가지를 열거하자면, 슈퍼 스팁 리트로그레이드 웰(super steep retrograde well) 형성, 스트레인드(strained) 실리콘 기판, 울트라 셀로우 정션(ultra shallow junction) 형성, ArF 석판과 다른 소오스들을 사용한 게이트 컨덕터 패터닝 이슈(gate conductor patterning issue in ArF litho and other sources), 셀로우 트랜치 격리(shallow trench isolation)/게이트 식각 공정 등을 예로 들 수 있다. 이러한 공정 집적 이슈들은 트랜지스터 동작에 직접적인 영향을 미치는 아주 중대한 공정 파라메타들이며, 수 많은 반도체 제조회사 혹은 실험소에서 최적화된 공정 조건을 구현하기 위해서 지속적인 연구 개발이 이루어지고 있는 현실이다.
이하, 첨부 도면을 참조하여 종래의 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자 및 그의 제조방법을 나타낸 공정 단면도이다.
종래의 반도체소자의 제조방법은 도 1a에 도시한 바와 같이, 기판(10)내에 제 1 도전형 이온을 주입하여 웰(11)을 형성한다. 이후에, 희석된(dilute) HF로 크리닝 공정을 한다. 이때 상기 웰(11)은 채널 스탑 및 문턱전압(Vt)을 조절하는 역할을 한다.
이후에 상기 기판(10)상에 대략 20~40Å 정도의 두께를 갖는 게이트절연막(12)을 형성하고, 상기 게이트절연막(12)상에 저압 화학 기상 증착법(LPCVD)으로 대략 2000~2200Å 정도의 두께를 갖도록 폴리실리콘층(13)을 증착한다.
그리고 상기 폴리실리콘층(13) 상에 감광막(14)을 도포한 후, 노광 및 현상 공정으로 감광막(14)을 선택적으로 패터닝한다. 이때 감광막(14)은 ArF 또는 KrF 리소그래피법으로 90nm 또는 그보다 작은 선폭을 갖도록 패터닝한다.
다음에, 도 1b에 도시한 바와 같이, 상기 패터닝된 감광막(14)을 마스크로 상기 폴리실리콘층(13)을 식각하여, 게이트전극(13a)을 형성한다.
상기에서 폴리실리콘층(13)은 ICP(Inductively Coupled Plasma)의 고밀도 플라즈마 소오스를 이용한 반응성 이온 식각(Reactive Ion Etch:RIE)법으로 식각한다.
상기와 같이 폴리실리콘층(13)을 식각하면, 식각 공정중 발생하는 전자(electron)와 이온 차아징 이팩트(ion charging effect) 및 전자 구름(electron cloud)으로 인하여 플라즈마(plasma) 상태에서 입사된 이온들의 스캐터링 (scattering) 및 궤도 빗나감(trajectory deflection) 현상이 발생하고, 이로 인해서 게이트전극(13a)의 측벽 및 바텀을 따라 끝이 좁아지는(tapering) 현상이 야기된다. 결과적으로 게이트전극(13a)의 바텀 부분에 나칭(notching) 현상이 발생한다. 이러한 나칭(notching) 깊이(depth) 및 높이(height)는 식각 챔버의 플라즈마 특성에 따라서 매우 불규칙적으로 제어되며, 이에 따라 트랜지스터 동작에 대한 변화도 크게 발생할 수 있다.
다음에, 도 1c에 도시한 바와 같이, 산화 공정으로 게이트전극(13a) 측벽에 제 1 측벽절연막(15)을 형성한다.
이후에 숏채널 이팩트의 개선을 위한 포켓(할로) 이온주입 공정을 위해서 게이트전극(13a) 양측의 기판(10)내에 저농도 불순물 이온을 주입하여 저농도 이온 주입 영역(22)을 형성한다. 이때, 게이트전극(13a) 바텀부의 나칭(notching) 현상으로 인해서 옵티멀 포켓(할로) 이온주입이 가능한 장점을 가지고 있는 반면에, 나칭(notching) 현상으로 인하여 제 1 측벽절연막(15)을 형성하기 위한 산화 공정시 나칭 지역에 재산화율(re-oxidation rate)이 증가하여 게이트전극(13a) 바텀 에지의 게이트산화막(12)의 두께가 두꺼워져서 OED(Oxidation Enhanced Diffusion) 현상으로 인한 Ioff 증가와 프린징 이팩트(fringing effect)로 인한 문턱전압(Vt) 증가(Ion 감소) 현상의 원인이 된다.
다음에, 도 1d에 도시한 바와 같이, 게이트전극(13a)을 포함한 기판(10) 전면에 실리콘 질화막(SiN)을 증착한 후 블랭킹 식각으로 제 1 측벽절연막(15)을 포함한 게이트전극(13a)의 측벽에 제 2 측벽절연막(16)을 형성한다.
이후에, 게이트전극(13a)을 포함한 기판(10)내에 이온을 주입하여 소오스/드레인영역(17a, 17b)을 형성한다. 이때, 게이트전극(13a) 바텀 에지 부분의 나칭 현상으로 인해서 게이트전극(13a)과 소오스영역(17a)/드레인영역(17b)의 오버랩 마진이 줄어들기 때문에 GIDL(Gate Induced Drain Leakage) 측면에서는 유리하나, Vt 증가(Ion 감소)로 인한 소자 동작 퇴화의 단점이 발생한다.
상기에 의해서 게이트전극(13a) 하부의 저농도 이온 주입 영역(22)에 LDD(Lightly Doped Drain)영역(22a)이 형성된다.
다음에, 도 1e에 도시한 바와 같이, 게이트전극(13a)을 포함한 기판(10) 전면에 금속층을 증착한 후, 급속 열처리하여 소오스/드레인영역(17a, 17b) 및 게이트전극(13a)의 표면에 살리사이드층(18)을 형성한다. 이때 금속으로 코발트를 사용할 경우 살리사이드층(18)은 코발트 살리사이드층이다.
이후에, 기판(10) 전면에 식각방지막(19)과 층간절연막(20)을 증착한 후에, 사진 식각 공정으로 소오스/드레인영역(17a, 17b) 및 게이트전극(13a)이 드러나도록 콘택홀을 형성한 후, 콘택홀을 포함한 층간절연막(20) 전면에 텅스텐을 증착한 후, 콘택홀에만 남도록 콘택 플러그(21)들을 형성한다.
상술한 종래의 반도체 소자의 제조방법은 다음과 같은 문제가 있다.
게이트 나칭(Gate notching) 현상에 따른 재산화(re-oxidation)로 게이트절연막(gate oxide)의 두께가 두꺼워져서, 프린징 이팩트(fringing effect)를 야기하여 문턱전압(Vt) 증가, 온전류(Ion) 감소 현상을 유발하며, 이는 트랜지스터 동작 퇴화(performance degradation)의 원인이 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소자 동작 퇴화(device performance degradation) 현상을 최소화하면서, 고집적 트랜지스터를 제조하기에 알맞은 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자는 기판의 일영역상에 적층 형성된 게이트절연막과 게이트전극; 상기 게이트전극 양측면에 형성된 제 1 측벽절연막; 상기 제 1 측벽절연막의 측면에 상기 기판과 일정간격 이격 형성되어 측벽 나칭된 제 2 측벽절연막; 상기 제 1, 제 2 측벽절연막을 포함한 상기 게이트전극 측면에 형성된 제 3 측벽절연막; 상기 게이트전극 양측의 상기 기판에 형성된 소오스/드레인영역을 포함함을 특징으로 한다.
상기 게이트전극 하부 양측에 LDD영역이 형성됨을 특징으로 한다.
상기 소오스/드레인영역과 상기 게이트전극의 표면에 살리사이드층과, 상기 소오스/드레인영역과 상기 게이트전극의 일영역에 콘택홀을 갖도록 상기 게이트전극을 포함한 전면에 적층 형성된 식각 방지막과 층간절연막과, 상기 콘택홀에 각각 콘택 플러그가 형성되는 것을 더 포함함을 특징으로 한다.
상기 구조를 갖는 본 발명에 따른 반도체소자의 제조방법은 기판의 일영역상에 적층된 게이트절연막과 게이트전극을 형성하는 제 1 단계; 상기 게이트전극 양측면에 제 1 측벽절연막을 형성하는 제 2 단계; 상기 제 1 측벽절연막의 측면에 상 기 기판과 일정간격 이격 형성되어 측벽 나칭구조를 갖는 제 2 측벽절연막을 형성하는 제 3 단계; 상기 제 1, 제 2 측벽절연막 및 상기 게이트전극 양측면에 저농도 이온을 주입하는 제 4 단계; 상기 제 1, 제 2 측벽절연막을 포함한 상기 게이트전극 측면에 제 3 측벽절연막을 형성하는 제 5 단계; 상기 게이트전극 양측의 상기 기판에 소오스/드레인영역을 형성하는 제 6 단계를 특징으로 한다.
상기 기판내에 리트로그레이드 웰(retrograde well)을 형성하는 것을 더 포함함을 특징으로 한다.
상기 제 1 단계는, 상기 기판상에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 폴리실리콘층을 증착하는 단계, 상기 폴리실리콘층 상에 감광막을 도포한 후 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 상기 폴리실리콘층을 식각하는 단계를 포함함을 특징으로 한다.
상기 감광막의 패터닝은 ArF 또는 KrF 리소그래피법으로 90nm 또는 그보다 작은 선폭을 갖도록 패터닝함을 특징으로 한다.
상기 폴리실리콘층은 ICP(Inductively Coupled Plasma)의 고밀도 플라즈마 소오스를 이용하여 저압(low pressure)에서 반응성 이온 식각(Reactive Ion Etch:RIE)법으로 식각함을 특징으로 한다.
상기 폴리실리콘층을 식각은 40~60m torr에서 진행함을 특징으로 한다.
상기 제 3 단계에서 측벽 나칭은, 희석된 HF 크리닝을 통해서 상기 기판과 접하고 있는 제 2 측벽절연막의 하부를 제거하여 진행함을 특징으로 한다.
상기 소오스/드레인영역과 상기 게이트전극의 표면에 살리사이드층을 형성하 는 단계, 상기 소오스/드레인영역과 상기 게이트전극의 일영역에 콘택홀을 갖도록 상기 게이트전극을 포함한 전면에 식각 방지막과 층간절연막을 적층 형성하는 단계, 상기 콘택홀에 각각 콘택 플러그를 형성하는 단계를 더 포함함을 특징으로 한다.
상기 살리사이드층은 상기 게이트전극을 포함한 상기 기판 전면에 금속층을 증착한 후, 급속 열처리하여 진행함을 특징으로 한다.
첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자 및 그의 제조방법을 나타낸 공정 단면도이다.
먼저, 본 발명은 90nm 이하의 딥 서브 미크론(deep sub-micron) CMOS 소자에 적용하기 위한 것으로, 특히 게이트 전극이 밀집된 패턴에 응용하면 유용하다. 이하에서는 고집적 CMOS 소자에 적용하기 위한 1개의 트랜지스터 및 그의 제조방법에 대하여 설명한다.
본 발명의 실시예에 따른 반도체 소자는, 도 2f에 도시한 바와 같이, 기판(30)내에 제 1 도전형으로 도핑된 리트로그레이드 웰(retrograde well)(31)이 형성되어 있고, 기판(30)의 일영역상에 게이트절연막(32)과 게이트전극(33a)이 적층 형성되어 있다.
그리고 상기 게이트전극(33a) 양측에는 제 1 측벽절연막(35)이 형성되어 있고, 제 1 측벽절연막(35)의 측면에 기판(30)과 이격된 제 2 측벽절연막(36)이 형성 되어 있다. 이와 같이 제 2 측벽절연막(36)이 기판(30)과 이격된 것을 측벽 나칭(Sidewall notching)이라고 한다.
그리고, 상기 제 1, 제 2 측벽절연막(35, 36)을 포함한 게이트전극(33a) 측면에 제 3 측벽절연막(38)이 형성되어 있다.
그리고 상기 게이트전극(33a) 하부 양측 기판(30)에 LDD 영역(37a)이 형성되어 있고, 상기 게이트전극(33a)의 하부를 제외한 양측 기판(30)에 소오스/드레인영역(39a, 39b)이 형성되어 있다.
그리고 상기 소오스/드레인영역(39a, 39b)과 게이트전극(33a)의 상부 표면에 각각 살리사이드층(40)이 형성되어 있다.
그리고, 소오스/드레인영역(39a, 39b)과 게이트전극(33a)의 일영역에 콘택홀을 갖도록 게이트전극(33a)을 포함한 전면에 식각방지막(41)과 층간절연막(42)이 적층 형성되어 있고, 상기 콘택홀들에 각각 콘택 플러그(43)가 형성되어 있다.
다음에 상기 구조를 갖는 본 발명에 따른 반도체소자의 제조방법에 대하여 설명하면, 도 2a에 도시한 바와 같이, 기판(30)내에 제 1 도전형 이온을 주입하여 리트로그레이드 웰(retrograde well)(31)을 형성한다. 이후에, 희석된(dilute) HF로 크리닝 공정을 실시한다. 상기 리트로그레이드 웰(31)은 채널 스탑 및 문턱전압(Vt)을 조절하는 역할을 한다.
이후에 상기 기판(30)상에 대략 20~40Å 정도의 두께를 갖는 게이트절연막(32)을 형성하고, 상기 게이트절연막(32)상에 저압 화학기상증착법(LPCVD)으로 대략 2000~2200Å 정도의 두께를 갖도록 폴리실리콘층(33)을 증착한다.
그리고 상기 폴리실리콘층(33) 상에 감광막(34)을 도포한 후, 노광 및 현상 공정으로 감광막(34)을 선택적으로 패터닝한다. 이때 감광막(34)은 ArF 또는 KrF 리소그래피법으로 90nm 또는 그보다 작은 선폭을 갖도록 패터닝한다.
다음에, 도 2b에 도시한 바와 같이, 상기 패터닝된 감광막(34)을 마스크로 상기 폴리실리콘층(33)을 식각하여, 게이트전극(33a)을 형성한다.
상기에서 폴리실리콘층(33)은 ICP(Inductively Coupled Plasma)의 고밀도 플라즈마 소오스를 이용하여 대략 40~60m torr의 저압(low pressure)에서 반응성 이온 식각(Reactive Ion Etch:RIE)법으로 식각한다.
참고로, 종래에 발생한 게이트 나칭(Gate notching) 현상은 반응성 이온 식각(RIE) 공정 시, 챔버(chamber)내의 압력(pressure), 온도(temperature), RF 파워등에 의해서 영향을 받을 수 있다. 특히, 게이트(gate) 선폭이 축소(shrinkage)되면서, 폭/스페이스(width/space) 마진이 밀집된(dense) 패턴에서 게이트 나칭(gate notching) 현상이 심하게 나타나며, 고밀도 SRAM부와 같이 디자인 이슈(design issue)가 중요한 셀(cell)에 대해서 이러한 공정 이슈(issue)가 지배적으로 나타나고 있다.
따라서, 이러한 밀집된 패턴(dense pattern)의 게이트와 게이트 사이의 공간(gate to gate space)에서 전자 충전(electron charging)에 따른 이온 빗나감(ion deflection) 및 스케터링(scattering)이 게이트 나칭(gate notching) 현상의 지배적인 영향을 미치는 것으로 보고되고 있으며, 이를 개선하기 위해서, 본 발명에서는 가능한 저압(low pressure) 조건에서 반응성 이온 식각(RIE) 공정을 진행함으로 써, 전자 충전(electron charging)에 의한 전계 빗나감(filed deflection)으로 기인되는 게이트 나칭(gate notching) 현상을 개선하였다.
물론, 저압(low pressure) 환경으로 기인되는 빈약한 반응성 이온 식각 효과(poor reactive ion etching effect)를 최적화는 방법도 요구된다.
이후에, 도 2c에 도시한 바와 같이, 산화 공정으로 게이트전극(33a) 측벽에 제 1 측벽절연막(35)을 형성한다.
이후에 저압 화학 기상 증착법(LPCVD)으로 실리콘 질화막(SiN)이나 TEOS(Tetra Ethyl Ortho Silicate)을 대략 200~300Å으로 증착하고, 셀프 얼라인 블랭캣 식각법으로 제 1 측벽절연막(35)의 측면에 제 2 측벽절연막(36)을 형성한다. 상기 제 2 측벽절연막(36)은 GIDL(Gate Induced Drain Leakage) 특성을 개선하기 위한 버퍼 스페이서 역할을 한다.
다음에, 숏채널 이팩트의 개선을 위한 옵티멀 포켓 이온주입 공정을 원활하게 진행하기 위해서 희석된 HF 크리닝을 통해서 기판(30)과 접하고 있는 제 2 측벽절연막(36)의 하부를 제거한다.
상기에서와 같이, 본 발명은 종래의 게이트 나칭과는 달리 제 2 측벽절연막(36) 하부가 일부 제거하여 측벽 나싱(sidewall notching)을 형성하는데, 이때 측벽 나칭의 깊이 및 높이를 정확하게 제어할 수 있다. 상기와 같이 측벽 나칭을 형성함으로 인하여, 후속 경사 포켓 이온 주입 공정시, 옵티멀 포켓 이온주입을 구현할 수 있어서 숏채널 이팩트(Short Channel Effect:SCE) 개선에 효과적이다.
다음에 도 2d에 도시한 바와 같이, 게이트전극(33a) 양측의 기판(30)내에 하 이 커런트 이온 주입(high current ion implant) 공정 및 경사 커런트 이온 주입 공정을 통해서 저농도 이온 주입 영역(37)을 형성한다. 이와 같은 이온 주입을 포켓 이온 주입공정이라 한다. 상술한 바와 같이 제 2 측벽절연막(36)의 하부가 제거된 측벽 나칭(sidewall notching) 구조로 인하여 옵티멀 포켓 프로파일을 형성할 수 있다.
이후에 게이트전극(33a)을 포함한 기판(30) 전면에 절연막을 저압 화학기상 증착법으로 증착한 후 블랭캣 식각으로 제 1, 제 2 측벽절연막(35, 36)을 포함한 게이트전극(33a) 측면에 제 3 측벽절연막(38)을 형성한다.
다음에, 도 2e에 도시한 바와 같이, 하이 커런트 이온 주입(high current ion implant) 공정을 진행하여, 게이트전극(33a) 양측 기판(30) 내에 소오스/드레인영역(39a, 39b)을 형성한다. 이때, 제 2 측벽절연막(36)의 하부가 제거된 나칭된 측벽(sidewall-notched) 구조로 인하여 게이트전극(33a)과 소오스영역(39a) 및 게이트전극(33a)과 드레인영역(39b)간의 오버랩 마진(overlap margin)이 줄어들기 때문에, GIDL 측면에서서 유리하고, 또한, 종래의 나칭 게이트 구조의 재산화(re-oxidation) 현상으로 야기되는 게이트 프린징 이팩트(gate fringing effect)에 의한 문턱전압(Vt) 증가(Ion 감소)도 개선할 수 있다.
상기에 의해서 게이트전극(33a) 하부 양측의 기판(30)에 LDD 영역(37a)이 형성된다.
다음에, 도 2f에 도시한 바와 같이, 게이트전극(33a)을 포함한 기판(30) 전면에 금속층을 증착한 후, 급속 열처리 하여 소오스/드레인영역(39a, 39b)의 표면 및 게이트전극(33a)의 표면에 살리사이드층(40)을 형성한다. 이때 금속으로 코발트를 사용할 경우 살리사이드층(40)은 코발트 살리사이드층이다.
이후에, 기판(30) 전면에 식각방지막(41)과 층간절연막(42)을 증착한 후에, 사진 식각 공정으로 소오스/드레인영역(39a, 39b) 및 게이트전극(33a)이 드러나도록 콘택홀을 형성한 후, 콘택홀을 포함한 층간절연막(42) 전면에 텅스텐을 증착한 후, 콘택홀에만 남도록 콘택 플러그(43)를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 제 2 측벽절연막(36)의 하부를 나칭된 측벽(sidewall-notched) 구조가 되도록 제조함으로써, 종래의 게이트 나칭(Gate notching) 현상으로 유발되는 재산화(re-oxidation)에 따른 게이트절연막의 두께가 두꺼워지는 현상을 개선할 수 있다.
둘째, 제 2 측벽절연막(36)의 하부를 나칭된 측벽(sidewall-notched) 구조가 되도록 제조함으로써, 종래에 게이트 에지 즉, 게이트 바텀 부분에서의 게이트절연막이 두꺼워짐에 의해서 OED(oxidation enhanced boron diffusion)를 유발하여 특 히, pMOS 트랜지스터에 대한 Ioff가 증가하는 문제를 해결할 수 있다.
이와 같은 문제를 해결함에 의해서 90nm 미만의 고집적, 고속동작 및 낮은 누설 전류를 갖는 소자에 범용적으로 적용할 수 있다.
셋째, 제 2 측벽절연막(36)의 하부를 나칭된 측벽(sidewall-notched) 구조가 되도록 제조함으로써, 옵티멀 포켓 이온 주입(optimal pocket implant) 영역을 형성할 수 있으므로 숏채널 이팩트(SCE:short channel effect)로 유발되는 문제점들을 효과적으로 개선할 수 있다.
넷째, 제 2 측벽절연막(36)의 하부를 나칭된 측벽(sidewall-notched) 구조가 되도록 제조함으로써, 게이트전극(33a)과 소오스영역(39a) 및 게이트전극(33a)과 드레인영역(39b)간의 오버랩 마진(overlap margin)이 줄어들기 때문에, GIDL 측면에서 유리하고, 또한, 종래의 나칭 게이트 구조의 재산화(re-oxidation) 현상으로 야기되는 게이트 프린징 이팩트(gate fringing effect)에 의한 문턱전압(Vt) 증가(Ion 감소)도 개선할 수 있다. 따라서 소자 동작 퇴화 문제를 개선할 수 있다.
Claims (12)
- 기판의 일영역상에 적층 형성된 게이트절연막과 게이트전극;상기 게이트전극 양측면에 형성된 제 1 측벽절연막;상기 제 1 측벽절연막의 측면에 상기 기판과 일정간격 이격 형성되어 나칭된 측벽을 갖는 제 2 측벽절연막;상기 제 1, 제 2 측벽절연막을 포함한 상기 게이트전극 측면에 형성된 제 3 측벽절연막;상기 게이트전극 양측의 상기 기판에 형성된 소오스/드레인영역을 포함함을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트전극 하부 양측에 LDD영역이 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소오스/드레인영역과 상기 게이트전극의 표면에 살리사이드층과,상기 소오스/드레인영역과 상기 게이트전극의 일영역에 콘택홀을 갖도록 상기 게이트전극을 포함한 전면에 적층 형성된 식각 방지막과 층간절연막과,상기 콘택홀에 각각 콘택 플러그가 형성되는 것을 더 포함함을 특징으로 하 는 반도체 소자.
- 기판의 일영역상에 적층된 게이트절연막과 게이트전극을 형성하는 제 1 단계;상기 게이트전극 양측면에 산화 공정으로 제 1 측벽절연막을 형성하는 제 2 단계;상기 제 1 측벽절연막의 측면에 상기 기판과 일정간격 이격 형성되어 측벽 나칭구조를 갖는 제 2 측벽절연막을 형성하는 제 3 단계;상기 제 1, 제 2 측벽절연막 및 상기 게이트전극 양측면에 저농도 이온을 주입하는 제 4 단계;상기 제 1, 제 2 측벽절연막을 포함한 상기 게이트전극 측면에 제 3 측벽절연막을 형성하는 제 5 단계;상기 게이트전극 양측의 상기 기판에 소오스/드레인영역을 형성하는 제 6 단계를 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 기판내에 리트로그레이드 웰(retrograde well)을 형성하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1 단계는, 상기 기판상에 게이트절연막을 형성하는 단계,상기 게이트절연막상에 폴리실리콘층을 증착하는 단계,상기 폴리실리콘층 상에 감광막을 도포한 후 패터닝하는 단계,상기 패터닝된 감광막을 마스크로 상기 폴리실리콘층을 식각하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 감광막의 패터닝은 ArF 또는 KrF 리소그래피법으로 90nm 선폭을 갖도록 패터닝함을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 폴리실리콘층은 ICP(Inductively Coupled Plasma)의 고밀도 플라즈마 소오스를 이용하여 저압(low pressure)에서 반응성 이온 식각(Reactive Ion Etch:RIE)법으로 식각함을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 폴리실리콘층을 식각은 40~60m torr에서 진행함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제 3 단계에서 측벽 나칭은, 희석된 HF 크리닝을 통해서 상기 기판과 접하고 있는 제 2 측벽절연막의 하부를 제거하여 진행함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 소오스/드레인영역과 상기 게이트전극의 표면에 살리사이드층을 형성하는 단계,상기 소오스/드레인영역과 상기 게이트전극의 일영역에 콘택홀을 갖도록 상기 게이트전극을 포함한 전면에 식각 방지막과 층간절연막을 적층 형성하는 단계,상기 콘택홀에 각각 콘택 플러그를 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 살리사이드층은 상기 게이트전극을 포함한 상기 기판 전면에 금속층을 증착한 후, 급속 열처리하여 진행함을 특징으로 하는 반도체 소자의 제조방법.
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