KR20050102856A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 단채널 트랜지스터에서 접합 캐패시턴스를 증가시키지 않으면서 단채널효과를 효과적으로 방지하여 소자의 고집적화 및 고속화를 동시에 달성하는 것이다.
본 발명의 목적은 상부에 게이트 절연막과 게이트가 순차적으로 형성되어 있는 제 1 도전형 반도체 기판; 게이트 측벽에 형성되고 하단부에 노칭을 가지는 제 1 스페이서; 제 1 스페이서 측벽에 형성된 제 2 스페이서; 제 2 스페이서 양측의 기판 표면에 형성된 제 2 도전형 소오스/드레인 접합영역; 접합영역의 선단부와 접합되어 제 1 스페이서 양측의 기판 표면에 형성된 제 2 도전형 LDD 영역; 및 LDD 영역의 선단부와 접합되어 게이트 양측의 기판 표면에 형성되고, 게이트 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 가지는 제 1 도전형 포켓영역을 포함하는 반도체 소자에 의해 달성될 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 단채널 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 디램과 같은 메모리 소자를 제조하는데 있어 셀 트랜지스터의 특성확보는 매우 중요하다.
그러나, 고집적화에 따른 디자인룰(design rule) 감소에 의해 트랜지스터의 게이트 선폭이 점점 감소하면서, 펀치쓰루(punch-through) 현상 및 극심한 문턱전압(threshold voltage; Vth) 변화 등의 단채널효과(Short channel effect)가 발생함에 따라 트랜지스터 특성 확보에 어려움이 있다.
종래에는 트랜지스터 제조 시 소오스/드레인 선단에 LDD(Lightly Doped Drain) 영역을 적용하면서 LDD 영역 주변의 기판 농도만 채널보다 높게 하는 포켓(pocket) 이온주입 기술을 적용하여 단채널효과를 억제하고 있다.
이러한 종래 트랜지스터 제조방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a에 도시된 바와 같이, P형 반도체 기판(10) 상에 게이트 절연막(11)과 게이트(12)를 순차적으로 형성하고, 게이트(12) 및 기판(10) 표면에 비교적 얇은 두께로 스크린 산화막(13)을 형성한다.
여기서, 스크린 산화막(13)은 이후 이온주입 공정 시 기판 손상(damage)을 방지하는 보호막으로 작용한다.
그 다음, 기판(10)에 대하여 경사방향으로 P형 불순물이온(14)을 주입하여 게이트(12) 양측의 기판(10) 표면에 P형 포켓영역(14a, 14b)을 형성한다.
도 1b에 도시된 바와 같이, 기판에 대하여 수직방향으로 저농도 N형 불순물 이온(15)을 주입하여 스크린 산화막(13) 양측의 기판(10)에 N형 LDD 영역(15a, 15b)을 형성한다.
도 1c에 도시된 바와 같이, 스크린 산화막(13)을 제거한 후, 기판(10) 및 게이트(12) 상에 스페이서 물질로서 제 1 산화막(16), 질화막(17) 및 제 2 산화막(18)을 순차적으로 증착하고 게이트(22) 상부가 노출되도록 에치백하여 게이트(12) 측벽에 스페이서(100)를 형성한다.
여기서, 제 1 및 제 2 산화막(18)은 각각 TEOS막으로 이루어지고, 질화막(17)은 SiN막으로 이루어질 수 있으며, 제 1 산화막(18)은 질화막(17)에 대한 스트레스(stress)를 완화시키는 버퍼(buffer)막으로 작용한다.
그 다음, 기판(10)에 대하여 수직방향으로 고농도 N형 불순물이온(19)을 주입하여 스페이서(100) 양측의 기판(10)에 N형 소오스/드레인 접합영역(19a, 19b)을 형성한다.
한편, 고집적화의 가속화로 인해, 예컨대 90㎚ 이하 기술에서는 게이트 길이(Length)가 약 70㎚ 까지 짧아지게 되면서, 게이트(12) 아래의 포켓영역(14a, 14b) 프로파일이 매우 중요해지고 있다.
즉, 펀치쓰루 및 극심한 문턱전압 변화 등의 단채널효과를 효과적으로 억제하기 위해서는, 포켓영역(14a, 14b)의 불순물 농도를 증가시켜 포켓영역(14a, 14b)이 다른 영역에 비해 게이트(12) 아래에서 상대적으로 깊은 농도 프로파일을 갖도록 하여야 한다.
그런데, 포켓영역(14a, 14b)의 불순물 농도를 증가시키게 되면, 접합 캐패시턴스(junction capacitance)가 증가되어 동작속도를 저하시키므로, 고속 소자 구현에 어려움이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 단채널 트랜지스터에서 접합 캐패시턴스를 증가시키지 않으면서 단채널효과를 효과적으로 방지하여 소자의 고집적화 및 고속화를 동시에 달성하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 상부에 게이트 절연막과 게이트가 순차적으로 형성되어 있는 제 1 도전형 반도체 기판; 게이트 측벽에 형성되고 하단부에 노칭을 가지는 제 1 스페이서; 제 1 스페이서 측벽에 형성된 제 2 스페이서; 제 2 스페이서 양측의 기판 표면에 형성된 제 2 도전형 소오스/드레인 접합영역; 접합영역의 선단부와 접합되어 제 1 스페이서 양측의 기판 표면에 형성된 제 2 도전형 LDD 영역; 및 LDD 영역의 선단부와 접합되어 게이트 양측의 기판 표면에 형성되고, 게이트 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 가지는 제 1 도전형 포켓영역을 포함하는 반도체 소자에 의해 달성될 수 있다.
또한, 본 발명의 목적은 제 1 도전형 반도체 기판 상에 게이트 절연막과 게이트를 순차적으로 형성하는 단계; 게이트 측벽에 하단부에 노칭을 가지는 제 1 스페이서를 형성하는 단계; 제 1 스페이서를 이용한 경사이온주입에 의해 게이트 양측의 기판 표면에 게이트 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 가지는 제 1 도전형 포켓영역을 형성하는 단계; 제 1 스페이서 양측의 기판 표면에 그 선단부가 포켓영역과 접합하는 제 2 도전형 LDD 영역을 형성하는 단계; 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계; 및 제 2 스페이서 양측의 기판 표면에 그 선단부가 LDD 영역과 접합하는 고농도 제 2 도전형 소오스/드레인 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
이하, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 더 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
먼저, 도 2e를 참조하여 본 발명의 실시예에 따른 트랜지스터에 대하여 설명한다.
도 2e에 도시된 바와 같이, P형 반도체 기판(10) 상부에는 게이트 절연막(21)과 게이트(22)가 순차적으로 형성되어 있다.
게이트(22) 측벽에는 하단부에 노칭(notching; A)이 구비된 제 1 스페이서(200)가 형성되어 있고, 제 1 스페이서(200) 측벽에는 제 2 스페이서(27)가 형성되어 있다.
여기서, 제 1 스페이서(200)는 내부 스페이서 패턴(23a)과 외부 스페이서 패턴(24a)의 이중 패턴으로 이루어질 수 있으며, 노칭(A)은 약 10㎚ 이하의 크기를 가질 수 있다. 내부 스페이서 패턴(23a)은 SiO2 등의 산화막으로 이루어질 수 있고, 외부 스페이서 패턴(24a)은 SiN 등의 질화막으로 이루어질 수 있다.
또한, 제 2 스페이서(27)는 TEOS 등의 산화막으로 이루어질 수 있다.
제 2 스페이서(27) 양측의 기판(10) 표면에는 N형 소오스/드레인 접합영역(28a, 28b)이 형성되어 있고, 제 1 스페이서(200) 양측의 기판(10) 표면에는 접합영역(28a, 28b)의 선단부와 접합되어 N형 LDD 영역(26a, 26b)이 형성되어 있다.
게이트(22) 양측의 기판(10) 표면에는 LDD 영역(26a, 26b)의 선단부와 접합되고, 게이트(22) 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 가지는 P형 포켓영역(25a, 25b)이 형성되어 있다.
다음으로, 상술한 트랜지스터의 제조방법을 도 2a 내지 도 2e를 참조하여 설명한다.
도 2a에 도시된 바와 같이, P형 반도체 기판(20) 상에 게이트 절연막(21)과 게이트(22)를 순차적으로 형성한다.
그 다음, 게이트(22) 및 기판(20) 상부에 제 1 스페이서 물질로서 SiO2 등의 산화막(23)과 SiN 등의 질화막(24)을 순차적으로 증착한다.
여기서, 산화막(23)은 5 내지 10㎚의 두께를 가질 수 있고, 질화막(24)은 3 내지 7㎚ 두께를 가질 수 있다.
도 2b에 도시된 바와 같이, 건식식각에 의해 게이트(22) 상부의 산화막(23)이 노출되도록 질화막(24)을 에치백하여, 게이트(22) 측부의 산화막(23) 상에 외부 스페이서 패턴(24a)을 형성한다.
도 2c에 도시된 바와 같이, BHF(Buffered HF)를 이용한 습식식각에 의해 산화막(23)을 식각하여 게이트(22) 측벽에 내부 스페이서 패턴(23a)을 형성함으로써, 내부 및 외부 스페이서 패턴(23a, 24a)의 이중 패턴으로 이루어진 제 1 스페이서(200)를 형성한다.
이때, 질화막 패턴(24a)이 식각배리어로서 작용함에 따라, 제 1 스페이서(200) 하단부에 노칭(A)이 형성된다.
또한, 습식식각은 노칭부(200)의 크기가 약 10㎚ 이하가 되도록 수행하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제 1 스페이서(200)를 이용하여 기판(20)에 대하여 경사방향으로 P형 불순물이온(25)을 주입하여, 게이트(22) 양측의 기판(20) 표면에 P형 포켓영역(25a, 25b)을 형성한다.
이때, 노칭(A)에 의해 게이트(22) 아래의 기판(20)에서 P형 불순물이온(25)이 깊게 주입되므로, 포켓영역(25a, 25b)이 게이트(22) 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 갖도록 형성된다.
그 다음, 기판에 대하여 수직방향으로 저농도 N형 불순물이온(26)을 주입하여, 제 1 스페이서(200) 양측의 기판(20) 표면에 그 선단부가 포켓영역(25a, 25b)과 접합되는 N형 LDD 영역(26a, 26b)을 형성한다.
도 2e에 도시된 바와 같이, 기판 전면 상에 제 2 스페이서 물질로서 산화막을 증착한다. 이때, 산화막은 TEOS막으로 60 내지 80㎚의 두께로 증착한다.
그 다음, 건식식각에 의해 게이트(22) 상부가 노출되도록 산화막을 에치백하여 제 1 스페이서(200) 측벽에 제 2 스페이서(27)를 형성한다.
그 후, 기판(20)에 대하여 수직방향으로 고농도 N형 불순물이온(28)을 주입하여, 제 2 스페이서(27) 양측의 기판(20) 표면에 그 선단부가 LDD 영역(26a, 26b)과 접합되는 N형 소오스/드레인 접합영역(28a, 28b)을 형성한다.
한편, 상기 실시예에서는 기판이 P형인 경우에만 한정하여 설명하였지만, 기판이 N형인 경우에도 동일하게 적용하여 실시할 수 있다.
상술한 바와 같이, 본 발명에서는 게이트 측벽에 하단부에 노칭이 구비되도록 스페이서를 형성하고, 이를 이용하여 게이트 아래에서 상대적으로 깊은 농도 프로파일을 갖도록 포켓영역을 형성하고 있다.
이에 따라, 예컨대 게이트 길이가 약 70㎚ 이하로 짧아지더라도, 펀치쓰루 및 극심한 문턱전압 변화 등의 단채널효과를 억제할 수 있으므로 고집적 소자 구현이 용이해진다.
또한, 포켓영역 형성을 위한 불순물이온의 농도를 증가시킬 필요가 없으므로, 접합 캐패시턴스 증가 및 이에 따른 동작속도 저하를 효과적으로 방지할 수 있으므로 고속 소자 구현도 용이해진다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
※ 도면의 주요부분에 대한 부호의 설명
20 : P형 반도체 기판 21 : 게이트 절연막
22 : 게이트 23 : 산화막
23a : 내부 스페이서 패턴 24 : 질화막
24a : 외부 스페이서 패턴 25 : P형 불순물이온
25a, 25b : 포켓영역 26 : 저농도 N형 불순물이온
26a, 26b : LDD 영역 27 : 제 2 스페이서
28 : 고농도 N형 불순물이온
28a, 28b : 소오스/드레인 접합영역
200 : 제 1 스페이서

Claims (10)

  1. 상부에 게이트 절연막과 게이트가 순차적으로 형성되어 있는 제 1 도전형 반도체 기판;
    상기 게이트 측벽에 형성되고 하단부에 노칭을 가지는 제 1 스페이서;
    상기 제 1 스페이서 측벽에 형성된 제 2 스페이서;
    상기 제 2 스페이서 양측의 기판 표면에 형성된 제 2 도전형 소오스/드레인 접합영역;
    상기 접합영역의 선단부와 접합되어 상기 제 1 스페이서 양측의 기판 표면에 형성된 제 2 도전형 LDD 영역; 및
    상기 LDD 영역의 선단부와 접합되어 상기 게이트 양측의 기판 표면에 형성되고, 게이트 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 가지는 제 1 도전형 포켓영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 스페이서는 상기 게이트 측벽에 형성된 내부 스페이서 패턴과 상기 내부 스페이서 패턴 측벽에 형성된 외부 스페이서 패턴으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 내부 스페이서 패턴은 산화막으로 이루어지고, 상기 외부 스페이서 패턴은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 노칭은 약 10㎚ 정도의 크기를 가지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 도전형 반도체 기판 상에 게이트 절연막과 게이트를 순차적으로 형성하는 단계;
    상기 게이트 측벽에 하단부에 노칭을 가지는 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서를 이용한 경사이온주입에 의해 상기 게이트 양측의 기판 표면에 상기 게이트 아래에서 다른 영역에 비해 상대적으로 깊은 농도 프로파일을 가지는 제 1 도전형 포켓영역을 형성하는 단계;
    상기 제 1 스페이서 양측의 기판 표면에 그 선단부가 상기 포켓영역과 접합하는 제 2 도전형 LDD 영역을 형성하는 단계;
    상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계; 및
    상기 제 2 스페이서 양측의 기판 표면에 그 선단부가 상기 LDD 영역과 접합하는 고농도 제 2 도전형 소오스/드레인 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 스페이서를 형성하는 단계는
    상기 게이트 및 기판 상부에 산화막과 질화막을 순차적으로 증착하는 단계;
    상기 질화막을 건식식각하여 상기 게이트 측부의 산화막 상에 외부 스페이서 패턴을 형성하는 단계; 및
    상기 산화막을 습식식각하여 상기 게이트 측벽에 내부 스페이서 패턴을 형성함과 동시에 상기 노칭을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화막은 5 내지 10㎚의 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 질화막은 3 내지 7㎚ 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 습식식각은 BHF를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 습식식각은 상기 노칭의 크기가 약 10㎚ 이하가 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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