KR100864930B1 - 액정 표시 소자용 구동 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 다층 스페이서를 갖는 트랜지스터를 포함하는 액정 표시 소자용 구동 소자의 제조 방법에 관한 것이다. 본 발명의 일실시예에 따른 제조 방법은, 반도체 기판 상에 순차대로 적층된 게이트 절연막 및 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 상기 게이트 전극들을 덮는 제 1 스페이서 물질막, 제 2 스페이서 물질막 및 제 3 스페이서 물질막을 순차적으로 증착하는 단계; 에치백 식각을 위한 플라즈마 건식 식각에 의해, 상기 게이트 전극들의 측벽 상에는 상기 제 1, 제 2 및 제 3 스페이서 물질막을 잔류시키고 상기 반도체 기판 상에는 상기 제 1 및 제 2 스페이서 물질막을 잔류시키는 단계; 습식 식각에 의해, 상기 반도체 기판 상에 잔류된 상기 제 2 스페이서 물질막을 제거하는 단계; 및 상기 제 1 스페이서 물질막의 두께를 제어하는 단계를 포함한다.
Figure R1020070123431
LDI, 고전압 트랜지스터, 스페이서, 습식 식각

Description

액정 표시 소자용 구동 소자의 제조 방법{Method of manufacturing LCD driver IC}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 액정 표시 소자용 구동 소자의 제조 방법에 관한 것이다.
액정 표시 장치는 저전력이면서 고화질의 대면적 표시 장치의 구현이 가능하기 때문에 활발하게 연구되고 있다. 액정 표시 장치는 액정 패널과 이를 구동하기 위한 구동 소자(LCD driving IC 또는 LDI)를 포함한다. 액정 패널은 액정 캐패시터와 상기 액정 캐패시터를 스위칭하기 위한 박막 트랜지스터로 이루어진 복수의 화소 유닛들을 포함한다. 상기 화소 유닛들은 액정 패널의 소오스 라인과 게이트 라인에 연결되어 매트릭스 형태로 배열되고, 상기 소오스 라인과 상기 게이트 라인은 상기 구동 소자에 연결된다.
상기 구동 소자는 소오스 라인을 구동하는 소오스 드라이버와 게이트 라인을 구동하는 게이트 드라이버를 포함한다. 그러나, 최근에는 게이트 드라이버를 액정 패널에 내장하고, 소오스 드라이브만을 포함하는 구동 소자가 제안되기도 하였다. 액정 표시 소자의 구동 소자는 액정 패널에 서로 다른 그레이 스케일과 색상을 표 시하기 위하여, 다양한 구동 전압 영역에서 동작하는 트랜지스터들을 포함한다. 통상적으로 구동 소자는 이들 트랜지스터들을 하나의 반도체 기판 상에 집적하여 단일 칩으로 구현된다.
상기 트랜지스터들을 형성하기 위한 위한 공정 중, 스페이서 형성 공정은 다양한 공정 상의 제한 요소에 의해 정확하게 제어되지 않는다. 예를 들면, 상기 스페이서를 형성하기 위해 에치백 공정이 과도하게 수행되면 노출된 반도체 기판의 활성 영역이 과식각될 수 있으며, 에치백 공정이 부족하게 수행되면 상기 활성 영역 상에 스페이서 물질이 잔류할 수 있다.
도 1은 스페이서 형성 공정이 구동 소자의 트랜지스터(1, 2, 3)의 성능에 미치는 영향을 개념적으로 설명하기 위한 단면도이다. 참조 부호 10은 반도체 기판을, 참조 부호 15는 소자 분리막을, 참조 부호 21은 게이트 절연막을, 참조 부호 22는 게이트 전극을, 참조 부호 23은 스페이서를, 그리고 참조 부호 20은 게이트를 가리킨다.
구동 소자의 화소 제어 영역에 배치되는 트랜지스터(1, 2, 3)의 경우, 도 1과 같이 스페이서를 형성하기 위한 에치백 공정이 충분히 수행되지 않아 활성 영역 상에 스페이서 물질막(23a)이 잔류되면, 후속하는 이온 주입 공정에서 스페이서 물질막(23a)이 불순물 이온에 대한 장벽층으로 작용할 수 있으며, 이로 인하여, 설계된 깊이까지 불순물이 정확히 주입되지 않을 수 있다.
특히, 고전압 트랜지스터(3)인 경우, 설계된 깊이까지 불순물이 주입되지 않고 불순물이 소오스/드레인 영역의 표면 근처에만 얕게 형성되면, 접합 전류, 즉 누설 전류를 발생할 수 있으며, 이로 인하여 소자의 오동작이 초래될 수 있다. 또한, 이와 같은 문제를 회피하고자 에치백 공정을 과도하게 수행하면, 고전압 트랜지스터(3)의 경우 문제가 발생하지 않지만, 저전압 트랜지스터(1)와 중간전압 트랜지스터(2)에서는 손상된 활성 영역으로 인하여 상기 트랜지스터들의 신뢰성이 저하될 수 있다. 상술한 화소 제어 영역의 트랜지스터와 마찬가지로, 구동 소자의 로직 영역에 배치되는 트랜지스터에서에서도, 스페이서 물질이 잔류되거나 활성 영역이 과도 식각되어 구동시 소자 신뢰성의 문제가 발생할 수도 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 다양한 동작 전압을 갖는 트랜지스터를 갖는 액정 표시 소자용 구동 소자를 제조하기 위해, 스페이서 형성시 스페이서 물질막의 두께를 정확히 제어함으로써, 설계된 대로 이온주입공정이 수행될 수 있는 액정 표시 소자용 구동 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 액정 표시 소자용 구동 소자의 제조 방법은, 반도체 기판 상에 순차대로 적층된 게이트 절연막 및 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 상기 게이트 전극들을 덮는 제 1 스페이서 물질막, 제 2 스페이서 물질막 및 제 3 스페이서 물질막을 순차적으로 증착하는 단계; 에치백 식각을 위한 플라즈마 건식 식각에 의해, 상기 게이트 전극들의 측벽 상에는 상기 제 1, 제 2 및 제 3 스페이서 물질막을 잔류시키고 상기 반도체 기판 상에는 상기 제 1 및 제 2 스페이서 물질막을 잔류시키는 단계; 습식 식각에 의해, 상기 반도체 기판 상에 잔류된 상기 제 2 스페이서 물질막을 제거하는 단계; 및 상기 제 1 스페이서 물질막의 두께를 제어하는 단계를 포함한다.
본 발명의 실시예에 따른 액정 표시 소자용 구동 소자의 제조 방법은, 게이트 전극 상에 제 1, 제 2 및 제 3 스페이서 물질막을 적층하고 이를 선택적으로 제 거할 수 있는 플라즈마 건식 식각과 습식 식각을 순차대로 수행함으로써, 소오스 및 드레인 영역이 형성될 활성 영역 상의 제 1 스페이서 물질막의 두께가 정확히 제어될 수 있다. 그 결과, 이온 주입 공정에 의한 불순물 이온의 깊이가 갖는 산포가 감소되어 높은 신뢰성을 갖는 구동 소자를 제공할 수 있다.
본 발명의 일실시예에 따른 액정 표시 소자용 구동 소자의 제조 방법은, 반도체 기판 상에 순차대로 적층된 게이트 절연막 및 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 상기 게이트 전극들을 덮는 제 1 스페이서 물질막, 제 2 스페이서 물질막 및 제 3 스페이서 물질막을 순차적으로 증착하는 단계; 에치백 식각을 위한 플라즈마 건식 식각에 의해, 상기 게이트 전극들의 측벽 상에는 상기 제 1, 제 2 및 제 3 스페이서 물질막을 잔류시키고 상기 반도체 기판 상에는 상기 제 1 및 제 2 스페이서 물질막을 잔류시키는 단계; 습식 식각에 의해, 상기 반도체 기판 상에 잔류된 상기 제 2 스페이서 물질막을 제거하는 단계; 및 상기 제 1 스페이서 물질막의 두께를 제어하는 단계를 포함한다.
일부 실시예에서, 상기 제 1, 제 2 및 제 3 스페이서 물질막은 각각 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물일 수 있다. 일부 실시예에서, 상기 습식 식각은 인산(H3PO4)를 사용하여 수행될 수 있다. 또한, 일부 실시예에서, 상기 제 2 스페이서 물질을 제거하는 단계 이후에, 상기 반도체 기판을 세정하는 단계를 더 수행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다. 이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 액정 표시 소자용 구동 소자의 제조 공정을 순차적으로 도시하는 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 로코스(local oxidation of silicon; LOCOS) 또는 얕은 트랜치 분리막(shallow trench isolation; STI)과 같은 소자 분리막(150)을 형성하여, 복수의 활성 영역을 한정한다. 이들 활성 영역은 구동 소자의 로직 영역 또는 화소 제어 영역일 수 있다. 각 활성 영역 상에는 서로 다른 동작 전압을 갖는 트랜지스터들, 예를 들면 1.8V ~ 5V에서 동작하는 저전압 트랜지스터(LVT), 예를 들면 5V ~ 15V에서 동작하는 중간전압 트랜지스터(MVT) 및 예를 들면 15V ~ 40V에서 동작하는 고전압 트랜지스터(HVT)가 형성될 수 있다. 트랜지스터들을 형성하기 위하여, 활성 영역 상에 게이트 절연막(210a, 210b, 210c)을 형성한다. 게이트 절연막(210a, 210b, 210c)의 두께는 트랜지스터의 동작 전압에 따라 다른 크기를 가질 수 있다. 예를 들면, 저전압 트랜지스터를 형성하기 위한 게이트 절연막(210a)의 두께는 약 20 Å 이고, 중간전압 트랜지스터를 형성하기 위한 게이트 절연막(210b)의 두께는 약 130 Å이고, 고전압 트랜지스터를 형성하기 위한 게이트 절연막(210c)의 두께는 약 750 Å일 수 있다. 이후, 게이트 절연막(210a, 210b, 210c) 상에 도전성 폴리실리콘 등의 도전막을 적층하고 패터닝하여 게이트 전극(220a, 220b, 220c)을 형성한다.
도 3을 참조하면, 반도체 기판(100) 상에 게이트 전극(220a, 220b, 220c)을 덮는 다층 스페이서막을 형성하기 위해, 제 1 스페이서 물질막(310L), 제 2 스페이서 물질막(320L) 및 제 3 스페이서 물질막(330L)을 순차적으로 증착한다. 제 1 스페이서 물질막(310L)과 제 2 스페이서 물질막(320L)은 후술하는 바와 같은 습식 식각 공정에 대한 우수한 식각 선택비를 갖는 물질로 형성될 수 있다. 유사하게, 제 2 스페이서 물질막(320L)과 제 3 스페이서 물질막(330L)도 후술하는 바와 같은 플라즈마 건식 식각 공정에 대해 우수한 식각 선택비를 갖는 물질로 형성될 수 있다.
예를 들면, 제 1 스페이서 물질막(310L)은 TEOS 등의 유기 전구체를 사용하여 화학기상증착법 또는 플라즈마 강화 화학기상증착법에 의해 형성된 실리콘 산화막일 수 있다. 제 2 스페이서 물질막(320L)은 질소 및 산소 함유 가스를 사용하여 화학기상증착법 또는 플라즈마 강화 화학기상증착법에 의해 형성된 실리콘 질화막일 수 있다. 또한, 제 3 스페이서 물질막(330L)은 실리콘 산화막이며, 제 1 스페이서 물질막(310L)과 동일한 물질로 형성될 수 있다. 제 3 스페이서 물질막(330L)도 제 1 스페이서 물질막(310L)과 같이 TEOS 등의 유기 전구체를 사용하여 화학기상증착법 또는 플라즈마 강화 화학기상증착법에 의해 형성될 수 있다. 제 1 스페이서 물질막(310L)의 두께는 50 Å 내지 300 Å의 범위 내이고, 제 2 스페이서 물질막(320L)의 두께는 100 Å 내지 300 Å의 범위 내일 수 있다.
도 4를 참조하면, 에치백(etchback) 식각을 위한 플라즈마 건식 식각 공정에 의해 제 3 스페이서 물질막(330L)을 식각한다. 상기 플라즈마 건식 식각 공정은 제 2 스페이서 물질막((320L)이 식각 저지막 기능을 할 수 있도록 제 3 스페이서 물질막(330L)과 제 2 스페이서 물질막(320L)에 대하여 높은 식각 선택비를 갖는, 예를 들면 CHF3, CF4, CH2F2와 같은 불소 함유 가스와 Ar과 같은 불활성 가스를 포함하는 혼합가스를 사용할 수 있다. 플라즈마 건식 식각 공정에 의해, 게이트 전극들(220a, 220b, 220c)의 측벽 상에는 제 1, 제 2 및 제 3 스페이서 물질막(310L, 320L, 330L)이 잔류되고, 반도체 기판(100) 상에는 제 1 및 제 2 스페이서 물질막(310L, 320L)이 잔류된다.
도 5를 참조하면, 습식 식각에 의해, 반도체 기판(100) 상의 제 2 스페이서 물질막(320L)을 제거한다. 상기 습식 식각은 제 1 스페이서 물질막(310L)에 대하여 제 3 스페이서 물질막(330L)에 약 1 : 20 이상의 높은 식각 선택비를 제공할 수 있는 인산(H3PO4) 수용액을 사용하여 5 분 내지 10 분간 수행될 수 있다. 제 2 스페이서 물질막(320L)이 식각되는 과정에서 파티클이 발생될 수 있다. 따라서, 추가적으로, TMH, H2O2 및 H2O의 혼합 수용액, 예를 들면, TMH : H2O2 : H2 = 1 : 2.3 : 36.7인 세정액을 사용하여 10 분 내지 30 분 동안 반도체 기판(100)을 세정할 수 있다.
상기 습식 식각 공정에 의해 게이트 전극(220a, 220b, 220c)의 측벽 상에는 제 1, 제 2 및 제 3 스페이서 물질막(310L, 320L, 330L)을 포함하는 다층 스페이서막(300)이 형성되어 게이트가 완성되고, 반도체 기판(100) 상에는 제 1 스페이서 물질막(310L)만이 남게 된다. 이후, 트랜지스터들(400a, 400b, 400c)의 소오스/드레인을 형성하기 위하여 게이트(300)를 마스크로 사용하는 이온 주입 공정이 수행될 수 있다. 이온 주입 공정 이전에, 상기 이온 주입 공정에 의해 반도체 기판(100) 내로 주입되는 불순물 이온의 깊이를 제어하기 위하여, 제 1 스페이서 물질막(310L)을 제거하거나 소정의 두께를 갖도록, 제 1 스페이서 물질막(310L)의 두께가 적절히 제어될 수 있다.
상기 제 1 스페이서 물질막(310L)의 두께 제어는 다양한 동작 전압을 갖는 트랜지스터 중 일부 트랜지스터, 예를 들면 고전압 트랜지스터(400c)에 대해서만 수행될 수 있다. 이 경우, 반도체 기판(100) 상에 포토레지스트와 같은 적합한 식각 마스크 패턴을 형성하여, 고전압 트랜지스터(400c)가 형성될 활성 영역의 제 1 스페이서 물질막(310L)에 대하여만 식각 공정을 수행할 수 있다. 그러나, 본 발명의 실시예들은 제 1 스페이서 물질막(310L)의 두께 제어를 위해 식각 마스크 패턴을 형성하는 것에 한정되지 않으며, 필요에 따라 식각 마스크 패턴을 형성하지 않고서도 플라즈마 건식 식각을 사용하여 반도체 기판(100)의 전 영역에 걸쳐 제 1 스페이서 물질막(310L)의 두께를 제어할 수도 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 스페이서 형성 공정이 구동 소자의 트랜지스터의 성능에 미치는 영향을 개념적으로 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 액정 표시 소자용 구동 소자의 제조 공정을 순차적으로 도시하는 단면도이다.

Claims (5)

  1. 반도체 기판 상에 순서대로 적층된 게이트 절연막 및 게이트 전극들을 형성하는 단계;
    상기 반도체 기판 상에 상기 게이트 전극들을 덮는 제 1 스페이서 물질막, 제 2 스페이서 물질막 및 제 3 스페이서 물질막을 순차적으로 증착하는 단계;
    에치백 식각을 위한 플라즈마 건식 식각에 의해, 상기 게이트 전극들의 측벽 상에는 상기 제 1, 제 2 및 제 3 스페이서 물질막을 잔류시키고 상기 반도체 기판상에는 상기 제 1 및 제 2 스페이서 물질막을 잔류시키는 단계;
    습식 식각에 의해, 상기 반도체 기판 상에 잔류된 상기 제 2 스페이서 물질막을 제거하는 단계; 및
    상기 제 1 스페이서 물질막의 두께를 제어하는 단계를 포함하는 액정 표시 소자용 구동 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2 및 제 3 스페이서 물질막은 각각 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물인 액정 표시 소자용 구동 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 습식 식각은 불산(HF), 질산(HNO3), 초산(CH3COOH), 및 인산(H3PO4) 중 어느 하나 또는 2 이상의 혼합 용액을 사용하여 수행되는 액정 표시 소자용 구동 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 제 2 스페이서 물질을 제거하는 단계 이후에,
    상기 반도체 기판을 세정하는 단계를 더 포함하는 액정 표시 소자용 구동 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 스페이서 물질막의 두께는 50 Å 내지 300 Å 의 범위 내이고, 상기 제 2 스페이서 물질막의 두께는 100 Å 내지 300 Å 의 범위 내인 액정 표시 소자용 구동 소자의 제조 방법.
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