JP2007273759A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】低電圧トランジスタと高電圧トランジスタとが同一半導体基板上に形成される半導体装置を製造するに際して、デバイス特性を十分に満たすスペーサ幅を安定して形成すること。
【解決手段】トランジスタのゲート電極上に、高電圧トランジスタのゲート酸化膜と同じ膜厚のダミー酸化膜を形成し、スペーサ形成のためのエッチング時に、ダミー酸化膜及び基板表面上に形成されたゲート酸化膜を同時に除去する。
【選択図】 図７

Description

本発明は、半導体装置の製造方法に関し、特に、低い動作電圧で動作する低電圧トランジスタと、この低い動作電圧よりも高い動作電圧で動作する高電圧トランジスタとが同一半導体基板上に形成される半導体装置の製造方法に関するものである。
比較的低い動作電圧で動作する低電圧トランジスタ（低耐圧トランジスタとも称する。）では、トランジスタの動作速度を向上させるために、ソース・ドレイン領域の抵抗を下げる必要がある。ソース・ドレイン領域の抵抗を下げるためには、トランジスタの低濃度拡散領域の長さを短くする必要がある。
一方、上記低い動作電圧よりも高い動作電圧で動作する高電圧トランジスタ（高耐圧トランジスタとも称する。）では、ホットキャリアによるトランジスタ特性の劣化を抑制するために、ドレイン領域の端部に生じる電界を緩和する必要がある。ドレイン領域の端部に生じる電界を緩和するためには、トランジスタの低濃度拡散領域の長さを長くする必要がある。
トランジスタの低濃度拡散領域の長さは、ゲート電極の側壁に形成されるサイドウォールスペーサの幅に依存する。従って、低電圧トランジスタと高電圧トランジスタとが同一半導体基板上に形成される半導体装置では、各トランジスタの特性に応じた幅を有するサイドウォールスペーサを如何に精度良く形成することができるかということが重要となっている。
下記の特許文献１では、低電圧トランジスタのゲート電極の側壁に１層のスペーサーを形成することによって、ＬＤＤ領域の幅を相対的に短くすることが記載されている。さらに、特許文献１には、高電圧トランジスタのゲート電極の側壁に２層のスペーサーを形成することによって、ＬＤＤ領域の幅を相対的に大きくしてドレイン端部での電界を緩和することが記載されている。
また、半導体装置のさらなる高速動作が要求されている近年では、Tiシリサイド, Coシリサイド等をトランジスタのゲート電極並びにソース・ドレイン領域上に形成する、所謂サリサイドプロセスを半導体装置に適用して、トランジスタのゲート電極、ソース・ドレイン領域の抵抗を下げることが一般的となっている。なお、特許文献１には、サリサイドプロセスが半導体装置に適用されていることも記載されている。
特開２００３−６００６７号公報
しかしながら、本願発明者は、上述したような半導体装置には、下記の点で改善の余地があることを見出した。
サリサイドプロセスが適用される半導体装置においては、PolySiで構成されたトランジスタのゲート電極の頂面が露出されている必要がある。これは、Coのシリサイド化が生じるためには、SiもしくはPolySi上にCoが直接成膜される必要があるためである。
図１には、サイドウォールスペーサ膜の膜厚とサイドウォールスペーサの寸法（幅）との関係が示されている。図１に示されているように、スペーサ寸法はスペーサ膜の膜厚増加対し線形には増加せず、スペーサ膜厚の増加とともにスペーサ寸法の増加量は減少する傾向を持つ。図２にスペーサ膜の膜厚と成膜後の形状の関係を示す。図２に示されているように、スペーサ膜の膜厚増加に伴い、記号aで示されている角度が緩やかになる傾向があることがわかる。
図３及び図４には、スペーサ膜厚増加に伴うスペーサ寸法増加量の減少のメカニズムを示されている。図３（A）に示されている様に、スペーサ膜成膜後における、ゲート電極近傍のスペーサ膜形状が垂直形状に近い場合には、スペーサエッチ時にスペーサ寸法が変化せずに、図３（B）に示すようなスペーサが形成される。これに対し、図４（A）に示されている様に、スペーサ膜成膜後における、ゲート電極近傍のスペーサ膜形状がなだらかな場合には、図４（B）に示されているように、エッチングに伴いスペーサ寸法の減少が生じる。結果として、デバイス特性を十分に満たすスペーサ幅の確保が困難となる。
また、エッチング量によりスペーサ幅が変化するため、スペーサ幅を安定して増加させるには、ゲート電極の頂面にハードマスク等を堆積して、ゲート電極形成部分の膜厚を実質的に増加させることが考えられる。しかしながら、サリサイドプロセスが適用される半導体装置では、Co成膜時に、PolySiで構成されるゲート電極の頂面が露出している必要がある。すなわち、ハードマスクを使用した場合には、Co成膜時に、ハードマスクを除去する工程が必要となる。よって、工程の最適化という観点からすると、スペーサ幅を安定して増加させるという目的のためのみに、ハードマスクを使用するということは好ましくない。
以上のように、低電圧トランジスタと高電圧トランジスタとが同一半導体基板上に形成される半導体装置を製造するに際して、サリサイドプロセスが適用された場合には、スペーサエッチ後にゲート電極の頂面が露出している必要があるため、ハードマスク等を使用したゲート電極形成部分の厚膜化が出来ず、デバイス特性を十分に満たすスペーサ幅を安定して形成することが困難であるという改善点があった。
本発明は、上記課題を克服するために考え出されたものである。本願において開示される発明のうち、代表的なものの概要は以下の通りである。
すなわち、半導体基板表面に第１及び第２の活性領域を形成する工程と、
前記第１の活性領域上に、第１の厚さを有する第１ゲート絶縁膜を形成する工程と、
前記第２の活性領域上に、第２の厚さを有する第２ゲート絶縁膜を形成する工程と、
前記第１及び第２ゲート絶縁膜上に、ゲート電極材料を形成する工程と、
前記ゲート電極材料上に、前記第１の厚さを有するハードマスク材料を形成する工程と、
前記ハードマスク材料をパターンニングして、前記第１の活性領域上に位置する前記ゲート電極材料上に、第１のハードマスクパターンを残存させ、前記第２の活性領域上に位置する前記ゲート電極材料上に、第２のハードマスクパターンを残存させる工程と、
前記第１及び第２のハードマスクパターンをマスクとして、前記ゲート電極材料をパターンニングして、前記第１の活性領域上に第１のゲート電極を形成し、前記第２の活性領域上に第２のゲート電極を形成する工程と、
前記第１及び第２の活性領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングして、前記第１及び第２のゲート電極の側壁に第１のサイドウォールスペーサを形成する工程と、
前記第２のゲート電極の側壁に形成された前記第１のサイドウォールスペーサを除去する工程と、
前記第１の絶縁膜をエッチングして、前記第１及び第２のハードマスクパターンを露出させるとともに、前記第１のゲート電極の側壁に前記第１及び第２の絶縁膜からなる第２のサイドウォールスペーサを形成し、前記第２のゲート電極の側壁に前記第１の絶縁膜からなる第３のサイドウォールスペーサを形成する工程と、
前記第１及び第２のハードマスクパターン及び前記第１及び第２ゲート絶縁膜をエッチング除去する工程と、
前記第１及び第２ゲート電極表面上及び前記第１及び第２活性領域表面上に金属膜を形成する工程とを有することを特徴とする。
本発明の代表的なものによれば、スペーサ幅を安定に形成しつつ、ゲート電極上にシリサイドを形成することが可能となる。
（第１の実施の形態）
図5に本発明のゲート形成からサリサイド形成までの手順を示す。
各図面において、左側に示されている構成が、低い動作電圧で動作する低電圧トランジスタであり、右側に示されているのが、この低い動作電圧よりも高い動作電圧で動作する高電圧トランジスタである。これらの２種類のトランジスタは、同一半導体基板上に形成されている。なお、明細書及び図面中で使用されているLVは、Low Voltageの略であり低い動作電圧で動作する低電圧トランジスタに関連する構成であることを意味しており、HVは、High Voltageの略であり上記低い電圧よりも高い動作電圧で動作する高電圧トランジスタに関連する構成であることを意味している。
まず、LV酸化膜 21, HV酸化膜 22上にPolySi 23並びにダミー酸化膜 24を成膜する。ここでダミー酸化膜 24の膜厚はHV酸化膜 22と同じ膜厚として成膜する。（図5（A））
次に、ホトリソ並びにエッチングを行い、PolySi 23並びにダミー酸化膜 24のパターンニングを行い、LV部トランジスタゲート 25, HV部トランジスタゲート 26, トランジスタ上ダミー酸化膜 27を形成する。（図5（B））
次に、LV部トランジスタゲート 25, HV部トランジスタゲート 26, トランジスタ上ダミー酸化膜 27をマスクとして不純物の注入を行い、LV部N-/P- 28, HV部N-/P- 29を形成する。（図5（C））
次に、LV SiN 30をウェハ全面に成膜する。（図5（D））
続いて、HV NSG 31をウェハ全面に成膜する。（図6（A））
次に、HV NSG 31のエッチングを行い、LV SiN 30上で選択的にエッチングをストップする。このとき、HV部にはHVスペーサ1 32が形成される。（図6（B））
次に、ホトリソ並びにエッチングを行い、LV部のHV NSG 31を除去する。（図6（C））
次に、LV SiN 30をエッチングしLV部にLVスペーサ 33を形成する。またHV部はHVスペーサ1 32をマスクとしてLV SiN 30のエッチングを行いHVスペーサ2 34を形成する。（図6（D））
続いて、酸化膜エッチングを行い、HV酸化膜 22を除去しHVスペーサ 35を形成する。このとき、ダミー酸化膜 24はHV酸化膜 22と同時に除去され、LV部トランジスタゲート 25, HV部トランジスタゲート 26の表面が露出する。（図7（A））
次に、LV部トランジスタゲート 25, HV部トランジスタゲート 26, トランジスタ上ダミー酸化膜 27, LVスペーサ 33, HVスペーサ 35をマスクとして不純物の注入を行いLV部N+/P+ 36, HV部N-/P- 37を形成する。（図7（B））
次に、ウェハ全面にCo 38を成膜する。（図7（C））
次に、熱処理を行い、Co 38のサリサイド化を行い、Si上Coサリサイド 39, LV部トランジスタゲート上Coサリサイド 40, HV部トランジスタゲート上Coサリサイド 41を形成する。またSi並びにLV部トランジスタゲート 25, HV部トランジスタゲート 26に接していないCo 38は未反応Co 42となる。（図7（D））
続いて、未反応Co 42の除去を行なう。（図8）
次に本発明の効果を述べる。従来のサリサイドプロセスが適用された半導体装置では、トランジスタのゲート電極であるPolySi上にシリサイドを形成するため、ゲート電極部分の高さを十分に確保できずHV-NSGがなだらかに成膜されデバイス特性を十分に満たすスペーサ幅の確保が困難でなり、またエッチング量によりスペーサ幅が変化した。しかし本発明によれば、HVゲート酸化膜と同じ膜厚のダミー酸化膜をトランジスタゲート上に形成し、スペーサエッチのHVゲート酸化膜エッチにおいて、HVゲート酸化膜とトランジスタゲート上のダミー酸化膜を同時にエッチングすることにより、トランジスタゲートのPolySi膜厚とダミー酸化膜を加えた膜厚をスペーサ形成に用いることが出来、スペーサ幅を安定に形成しつつPolySi上にCoサリサイドを形成することが可能となる。
（第２の実施の形態）
図9に第2の実施の形態のゲート形成からサリサイド形成までの手順を示す。
まず、LV酸化膜 43, HV酸化膜 44上にPolySi 45を形成し、PolySi 45上にダミーSiN 46, ダミー酸化膜 47を成膜する。ここでダミーSiN 46, ダミー酸化膜 47の膜厚はHV酸化膜 44をエッチングする際に必要な時間と同じ時間にてエッチング出来る膜厚として成膜する。（図9（A））
次に、ホトリソ並びにエッチングを行い、PolySi 45並びにダミーSiN 46, ダミー酸化膜 47のパターンニングを行い、LV部トランジスタゲート 48, HV部トランジスタゲート 49, トランジスタゲート上ダミー酸化膜/ダミーSiN 50を形成する。（図9（B））
LV部トランジスタゲート 48, HV部トランジスタゲート 49, トランジスタゲート上ダミー酸化膜/ダミーSiN 50をマスクとして不純物の注入を行い、LV部N-/P- 51, HV部N-/P- 52を形成する。（図9（C））
次に、LV SiN 53をウェハ全面に成膜する。（図9（D））
続いて、HV NSG 54をウェハ全面に成膜する。（図10（A））
次に、HV NSG 54のエッチングを行い、LV SiN 53上で選択的にエッチングをストップする。このとき、HV部にはHVスペーサ1 55が形成される。（図10（B））
次に、ホトリソ並びにエッチングを行い、LV部のHV NSG 54を除去する。（図10（C））
次に、スペーサ1 55をマスクとしてLV SiN 53のエッチングを行いHVスペーサ2 58を形成する。（図10（D））
続いて、酸化膜エッチングを行い、HV酸化膜 44を除去しHVスペーサ 57を形成する。このとき、トランジスタゲート上ダミー酸化膜/ダミーSiN 50はHV酸化膜 44と同時に除去され、LV部トランジスタゲート 48, HV部トランジスタゲート 49の表面が露出する。（図11（A））
次に、LV部トランジスタゲート 48, HV部トランジスタゲート 49, トランジスタ上ダミー酸化膜/ダミーSiN 50, LVスペーサ 56, HVスペーサ 58をマスクとして不純物の注入を行いLV部N+/P+ 59, HV部N-/P- 60を形成する。（図11（B））
次に、ウェハ全面にCo 61を成膜する。（図11（C））
次に、熱処理を行い、Co 61のサリサイド化を行い、Si上Coサリサイド 62, LV部トランジスタゲート上Coサリサイド 63, HV部トランジスタゲート上Coサリサイド 64を形成する。またSi並びにLV部トランジスタゲート 48, HV部トランジスタゲート 49に接していないCo 61は未反応Co 65となる。（図11（D））
続いて、未反応Co 65の除去を行なう。（図12）
次に本発明の効果を述べる。第１の実施の形態では、トランジスタゲート上にダミー酸化膜 24を形成しHV酸化膜 22と同時にエッチングを行なっていた。（図7（A）参照）この場合、エッチングの終了は酸化膜除去時に発光分光により検出する方法が用いられるが、Si基板上が露出してから終点判定を行なう為に過剰なエッチングがSi基板に加わり、Si基板へのダメージ並びにエッチング時に使用されているカーボンのSi基板への打ち込みが発生する。このSi基板へのダメージ並びにエッチング時に使用されているカーボンのSi基板への打ち込みは半導体デバイスの性能低下を生じさせる懸念点があった。
第２の実施の形態では、トランジスタゲート上にダミーSiN 46, ダミー酸化膜47を形成することにより、ダミー酸化膜 47のエッチング終了時に終点判定を行なうことが可能、すなわちHV酸化膜 22が完全に除去される前に終点判定を行なうことが可能となる。これにより実施例2では、HV酸化膜 44をエッチングする際に必要な時間と同じ時間にてエッチング出来るダミーSiN 46, ダミー酸化膜 47をトランジスタゲート上に形成し、スペーサエッチのHVゲート酸化膜エッチにおいて、HVゲート酸化膜とトランジスタゲート上のダミー酸化膜/SiN 50を同時にエッチングすることにより、Si基板へのダメージ並びにSi基板へのカーボンの打ち込みを抑制しつつ、トランジスタゲートのPolySi膜厚とダミー酸化膜を加えた膜厚をスペーサ形成に用いることが出来、スペーサ幅を安定に形成しつつPolySi上にCoサリサイドを形成することが可能となる。
サイドウォールスペーサ膜の膜厚とサイドウォールスペーサの寸法（幅）との関係を示す図である。 スペーサ膜の膜厚と成膜後の形状との関係を示す図である。 スペーサ膜厚増加に伴うスペーサ寸法増加量の減少のメカニズムを示す図である。 スペーサ膜厚増加に伴うスペーサ寸法増加量の減少のメカニズムを示す図である。 本発明の第１の実施の形態を示す工程図である。 本発明の第１の実施の形態を示す工程図である。 本発明の第１の実施の形態を示す工程図である。 本発明の第１の実施の形態を示す工程図である。 本発明の第２の実施の形態を示す工程図である。 本発明の第２の実施の形態を示す工程図である。 本発明の第２の実施の形態を示す工程図である。 本発明の第２の実施の形態を示す工程図である。
符号の説明
21 LV酸化膜
22 HV酸化膜
23 PolySi
24 ダミー酸化膜
25 LV部トランジスタゲート
26 HV部トランジスタゲート
27 トランジスタ上ダミー酸化膜
28 LV部N-/P-
29 HV部N-/P-
30 LV SiN
31 HV NSG
32 HVスペーサ1
33 LVスペーサ
34 HVスペーサ2
35 HVスペーサ
36 LV部N+/P+
37 HV部N+/P+
38 Co
39 Si上Coサリサイド
40 LV部トランジスタゲート上Coサリサイド
41 HV部トランジスタゲート上Coサリサイド
42 未反応Co

Claims (2)

  1. 半導体基板表面に第１及び第２の活性領域を形成する工程と、
    前記第１の活性領域上に、第１の厚さを有する第１ゲート絶縁膜を形成する工程と、
    前記第２の活性領域上に、第２の厚さを有する第２ゲート絶縁膜を形成する工程と、
    前記第１及び第２ゲート絶縁膜上に、ゲート電極材料を形成する工程と、
    前記ゲート電極材料上に、前記第１の厚さを有するハードマスク材料を形成する工程と、
    前記ハードマスク材料をパターンニングして、前記第１の活性領域上に位置する前記ゲート電極材料上に、第１のハードマスクパターンを残存させ、前記第２の活性領域上に位置する前記ゲート電極材料上に、第２のハードマスクパターンを残存させる工程と、
    前記第１及び第２のハードマスクパターンをマスクとして、前記ゲート電極材料をパターンニングして、前記第１の活性領域上に第１のゲート電極を形成し、前記第２の活性領域上に第２のゲート電極を形成する工程と、
    前記第１及び第２の活性領域上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜をエッチングして、前記第１及び第２のゲート電極の側壁に第１のサイドウォールスペーサを形成する工程と、
    前記第２のゲート電極の側壁に形成された前記第１のサイドウォールスペーサを除去する工程と、
    前記第１の絶縁膜をエッチングして、前記第１及び第２のハードマスクパターンを露出させるとともに、前記第１のゲート電極の側壁に前記第１及び第２の絶縁膜からなる第２のサイドウォールスペーサを形成し、前記第２のゲート電極の側壁に前記第１の絶縁膜からなる第３のサイドウォールスペーサを形成する工程と、
    前記第１及び第２のハードマスクパターン及び前記第１及び第２ゲート絶縁膜をエッチング除去する工程と、
    前記第１及び第２ゲート電極表面上及び前記第１及び第２活性領域表面上に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記ハードマスク材料の前記第１の厚さは、前記第１及び第２のハードマスクパターン及び前記第１ゲート絶縁膜が同時にエッチング除去される厚さに設定されていることを特徴とする請求項１に記載の半導体装置の製造方法。
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