KR100832714B1 - 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명의 금속실리사이드막을 갖는 트랜지스터의 제조방법은, 반도체기판 위에 게이트절연막패턴을 개재하여 게이트도전막패턴을 형성하는 단계와, 게이트도전막패턴 및 반도체기판 위에 제1 금속실리사이드막 및 제2 금속실리사이드막을 형성하는 단계와, 게이트절연막패턴 및 게이트도전막패턴 측벽에 스페이서막을 형성하는 단계와, 그리고 이온주입을 수행하여 제2 금속실리사이드막 하부의 반도체기판 내에 소스/드레인영역을 형성하는 단계를 포함한다.
금속실리사이드막, 트랜지스터, 브리지

Description

트랜지스터의 제조방법{Method of manufacturing the transistor}
도 1 내지 도 3은 일반적인 금속실리사이드막을 갖는 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 및 도 5는 일반적인 금속실리사이드막을 갖는 트랜지스터의 제조방법에서 발생될 수 있는 문제점들을 설명하기 위하여 나타내 보인 단면도들이다.
도 6 내지 도 8은 본 발명에 따른 금속실리사이드막을 갖는 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 트랜지스터 제조방법에 관한 것으로서, 특히 금속실리사이드막을 갖는 트랜지스터 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 반도체소자를 구성하는 트랜지스터의 게이트패턴의 폭도 점점 좁아지고 있다. 그러나 이와 같은 게이트패턴의 폭 감소는 게이트패턴의 저항을 증가시키고, 그 결과 트랜지스터의 고속동작에 악영향을 끼친다. 이와 같은 문제를 해결하기 위하여 게이트패턴 상부 및 소스/드레인영역과 같은 불순물영역 상부에 우수한 전도성을 갖는 금속실리사이드막을 형성하는 기술이 통상적으로 사용되고 있다.
도 1 내지 도 3은 일반적인 금속실리사이드막을 갖는 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 그리고 도 4 및 도 5는 일반적인 금속실리사이드막을 갖는 트랜지스터의 제조방법에서 발생될 수 있는 문제점들을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 위에 게이트절연막패턴(110) 및 게이트도전막패턴(120)이 순차적으로 적층되는 구조를 형성한다. 게이트도전막패턴(120)은 폴리실리콘막으로 형성한다. 그리고 1차 이온주입공정을 수행하여 소스/드레인 연장(source/drain extension)영역(131)을 형성한다. 다음에 게이트절연막패턴(110) 및 게이트도전막패턴(120) 측벽에 스페이서막(140)을 형성하고, 다시 2차 이온주입공정을 수행하여 딥(deep) 소스/드레인 영역(132)을 형성한다. 소스/드레인 연장영역(131)과 딥 소스/드레인 영역(132)은 엘디디(LDD; Lightly Doped Drain) 구조의 소스/드레인 영역(130)을 구성한다.
도 2를 참조하면, 전면에 금속막(150)을 형성한다. 이 금속막(150)은 티타늄(Ti)막 또는 코발트(Co)막일 수 있다. 금속막(150) 형성은 스퍼터링(sputtering)방법을 사용하여 수행할 수 있다.
도 3을 참조하면, 통상의 열처리를 수행하여 엘디디 구조의 소스/드레인 영역(130) 및 게이트도전막패턴(120)과 접하는 금속막(150)은 실리사이드화되어, 게이트도전막패턴(120) 위의 제1 금속실리사이드막(151) 및 소스/드레인 영역(130) 위의 제2 금속실리사이드막(152)이 형성된다. 다음에 통상의 방법을 사용하여 미반 응된 금속막(150)을 제거한다.
그런데 도 4에 나타낸 바와 같이, 스페이서막(140) 형성시 소스/드레인 영역(130) 위에 스페이서막용 절연막, 예컨대 질화막이 제거되지 않고 남을 수 있다. 이 경우, 도면에서 "A"로 나타낸 바와 같이, 후속의 금속실리사이드막 형성과정에서 소스/드레인 영역(130) 위의 제2 금속실리사이드막(152) 형성에 방해가 될 수 있다. 또한 도 5에 나타낸 바와 같이, 미반응된 금속막(150)의 제거가 완전히 이루어지지 않아 스페이서막(140) 측면에 금속막 잔류물(150')이 남을 수 있다. 이 경우, 도면에서 "B"로 나타낸 바와 같이, 제1 금속실리사이드막(151)과 제2 금속실리사이드막(152) 사이에 브리지(bridge)가 발생하여 트랜지스터가 오동작할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속실리사이드막의 미형성 또는 브리지 현상의 발생이 방지되도록 하는 금속실리사이드막을 갖는 트랜지스터의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속실리사이드막을 갖는 트랜지스터의 제조방법은, 반도체기판 위에 게이트절연막패턴을 개재하여 게이트도전막패턴을 형성하는 단계; 상기 게이트도전막패턴 및 반도체기판 위에 제1 금속실리사이드막 및 제2 금속실리사이드막을 형성하는 단계; 상기 게이트절연막패턴 및 게이트도전막패턴 측벽에 스페이서막을 형성하는 단계; 및 이온주입을 수행하여 상기 제2 금속실리사이드막 하부의 반도체기판 내에 소스/드레인 영역을 형성 하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 금속실리사이드막 및 제2 금속실리사이드막을 형성한 후 상기 스페이서막을 형성하기 전에 저농도 이온주입을 수행하여 엘디디 구조의 소스/드레인 영역 형성을 위한 소스/드레인 연장영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 게이트도전막패턴은 폴리실리콘막을 사용하여 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 6 내지 도 8은 본 발명에 따른 금속실리사이드막을 갖는 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6을 참조하면, 반도체기판(200) 위에 게이트절연막패턴(210)을 개재하여 게이트도전막패턴(220)을 형성한다. 이를 위하여 먼저 반도체기판(200) 위에 게이트절연막 및 게이트도전막을 순차적으로 형성한다. 다음에 포토레지스트막패턴 또는 하드마스크막패턴을 이용한 식각을 수행하여 게이트도전막 및 게이트절연막의 노출부분을 순차적으로 제거한다. 게이트절연막은 산화막으로 형성하고, 게이트도전막은 폴리실리콘막으로 형성한다. 다음에 게이트도전막패턴(220) 및 반도체기판(200) 위에 제1 금속실리사이드막(231) 및 제2 금속실리사이드막(232)을 형성한다. 여기서 제2 금속실리사이드막(232)은 후속공정에 의해 소스/드레인 영역이 형성될 영역의 반도체기판(200) 위에 형성된다.
도 7을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 저농도 이온주입을 수행하여 소스/드레인 연장영역(241)을 형성한다. 이 소스/드레인 연장영역(241)은 후속공정에 의해 형성되는 딥 소스/드레인 영역과 함께 엘디디 구조의 소스/드레인 영역을 구성한다.
도 8을 참조하면, 게이트도전막패턴(220) 측벽에 스페이서막(250)을 형성한다. 스페이서막(250)은 질화막을 사용하여 형성할 수 있다. 스페이서막(250)을 형성하기 위하여, 스페이서막용 물질막, 예컨대 질화막을 전면에 형성한 후에 에치백(etch-back)과 같은 이방성식각을 수행하여 제2 금속실리사이드막(231) 및 제2 금속실리사이드막(232) 표면을 노출시킨다. 스페이서막(250) 형성전에 이미 제1 금속실리사이드막(231) 및 제2 금속실리사이드막(232)을 형성하였으므로, 스페이서막(250) 형성시 질화막이 반도체기판(200)에 남아 있어서 금속실리사이드막이 일부에서 형성되지 않은 현상이 발생하지 않으며, 스페이서막(250) 위에 금속막이 남아서 브리지를 유발하는 현상 또한 발생하지 않는다.
스페이서막(250)을 형성한 후에는, 이 스페이서막(250)을 이온주입장벽층으로 한 고농도의 이온주입을 수행하여 제2 금속실리사이드막(232) 하부의 반도체기판(200) 상부에 딥 소스/드레인 영역(242)을 형성한다. 앞서 언급한 바와 같이, 저농도의 소스/드레인 연장영역(241)과 고농도의 딥 소스/드레인 영역(242)은 엘디디 구조의 소스/드레인 영역(240)을 구성한다. 다음에 도면에 나타내지는 않았지만, 전면에 절연막을 형성한 후, 이 절연막을 관통하는 금속배선막을 형성함으로써 금속실리사이드막을 갖는 트랜지스터가 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 금속실리사이드막을 갖는 트랜지스터 제조방법에 따르면, 게이트도전막패턴 및 반도체기판 위에 제1 금속실리사이드막 및 제2 금속실리사이드막을 형성한 후, 게이트도전막패턴 측벽에 스페이서를 형성함으로써, 스페이서막을 먼저 형성함으로써 발생하였던 금속실리사이드막의 미형성 및 브리지 현상의 발생을 방지할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체기판 위에 게이트절연막패턴을 개재하여 게이트도전막패턴을 형성하는 단계;
    상기 게이트도전막패턴 위에 제1 금속실리사이드막을 형성하고, 상기 반도체기판 위에 제2 금속실리사이드막을 형성하는 단계;
    상기 게이트절연막패턴 및 게이트도전막패턴의 측벽 그리고 상기 측벽에 인접된 상기 제2 금속실리사이드막 위에 스페이서막을 형성하는 단계; 및
    이온주입을 수행하여 상기 제2 금속실리사이드막 하부의 반도체기판 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 제1 금속실리사이드막 및 제2 금속실리사이드막을 형성한 후 상기 스페이서막을 형성하기 전에 저농도 이온주입을 수행하여 엘디디 구조의 소스/드레인 영역 형성을 위한 소스/드레인 연장영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  3. 제1항에 있어서,
    상기 게이트도전막패턴은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
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