KR100909567B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 포토레지스트막을 형성하는 단계, 상기 포토레지스트막의 일부를 노광하는 단계, 상기 노광된 포토레지스트 패턴을 현상하여 상부 임계치수(CD)가 하부 임계치수보다 큰 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 상기 반도체 기판 전면에 금속막을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 포토레지스트 패턴 상의 금속막을 스트립하는 단계 및 상기 반도체 기판 상에 남아있는 금속막을 어닐링하여 실리사이드화하는 단계를 포함하는 것을 특징으로 한다. 실시예는 반도체 소자에서 살리사이드 공정을 단순화시켜 수율을 향상시키는 효과가 있다.
살리사이드

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
실시예는 반도체 소자의 제조 방법에 관한 것이다.
현재 반도체 소자는 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트라인 및 커패시터 등을 형성한 다음, 각각의 소자를 전기적으로 연결할 수 있는 금속 배선 등과 같은 다층 배선을 형성하기 위한 후속 공정을 필수적으로 요구하고 있다.
트랜지스터의 성능은 트랜지스터의 속도, 구동전류(Drive Current) 및 누설전류(Leakage Current)와 밀접한 관계가 있으며, 트랜지스터의 성능을 좋게하기 위해서 트랜지스터의 속도 및 구동전류는 커야 하고, 누설전류는 작아야 한다.
트랜지스터의 속도와 구동전류를 증가시키고, 누설전류를 작게 하기 위해서는 트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 작게 만들어야 한다.
트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 작게 만들기 위해 드레인 및 소스의 계면 및 게이트의 계면에 실리사이드(Silicide)를 제조하기 위한 살리사이드(Self-aligned silicide:Salicide) 공정을 사용한다.
상기 살리사이드 공정은 현재 반도체 소자 제작에 있어서 중요한 공정이다. 일반적으로 실리사이드는 낮은 저항, 높은 열적 안정성, 현 실리콘 공정과의 적용 등이 용이하여 VLSI 배선 공정에 활발히 적용되고 있다. 더욱이, 게이트 전극 또는 소스 및 드레인 접합 표면에 형성되는 실리사이드막은 각각 게이트 전극의 비저항과 소스/ 드레인의 접촉저항을 낮출 수 있기 때문에 배선 저항을 크게 낮출 수 있는 이점이 있다. 대개 실리사이드의 물질로서 실리콘과 반응하는 희토류 금속을 이용하는데, 예를 들어 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
이때, 살리사이드를 형성하지 않는 영역은 산화막 등을 이용하여 살리사이드 방지막을 형성한다. 공정 순서를 보면, 게이트 형성 후 살리사이드 방지막 형성, 포토 공정으로 포토레지스트 패턴 형성, 실리사이드가 형성될 영역의 산화막 제거하여 살리사이드 방지막 패턴 형성, 포토레지스트 패턴 제거, 금속막 증착, 어닐을 통한 실리사이드 형성의 순서로 이루어진다.
그런데, 살리사이드 공정의 단계가 복잡하고 공정 시간이 길어지므로 수율이 낮은 문제점이 있다.
실시예는 반도체 소자에서, 살리사이드 공정을 단순화시킨 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 포토레지스트막을 형성하는 단계, 상기 포토레지스트막의 일부를 노광하는 단계, 상기 노광된 포토레지스트 패턴을 현상하여 상부 임계치수(CD)가 하부 임계치수보다 큰 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 상기 반도체 기판 전면에 금속막을 형성하는 단계, 상기 포토레지스트 패턴 및 상기 포토레지스트 패턴 상의 금속막을 스트립하는 단계 및 상기 반도체 기판 상에 남아있는 금속막을 어닐링하여 실리사이드화하는 단계를 포함하는 것을 특징으로 한다.
실시예는 반도체 소자에서 살리사이드 공정을 단순화시켜 수율을 향상시키는 효과가 있다.
실시예는 포토레지스트 패턴을 살리사이드 방지막 패턴으로 이용하여 실리사이드를 간단히 형성할 수 있어 공정 시간이 단축되는 효과가 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 순서도이고, 도 2 내지 도 7은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 1 및 도 2를 참조하면, 실리사이드(silicide) 형성 영역(B)과 넌실리사이드(non-silicide) 형성 영역(A)을 갖는 반도체 기판(100) 상에 게이트 절연막(110), 상기 게이트 절연막(110) 상에 게이트 전극(120)이 형성되어 있다(S100).
상기 게이트 절연막(110) 및 상기 게이트 전극(120)의 측면에는 사이드 월(side wall)(130) 형성되어 상기 게이트 전극(120)의 측면을 보호하고 있다.
상기 반도체 기판(100)에는 도시하지 않았으나, 상기 게이트 전극(120) 양측으로 n형 또는 p형 불순물을 고농도로 이온 주입하여 소스 영역 및 드레인 영역이 형성되어 있다.
도 1 및 도 3을 참조하면, 상기 반도체 기판(100) 전면에 포토레지스트막(150a)을 형성한다.
상기 포토레지스트막(150a)은 파지티브(positive) 포토레지스트막 또는 네거티브(negative) 포토레지스트막으로 이루어질 수 있으며, 실시예는 네거티브 포토레지스트막으로 설명한다.
상기 파지티브 포토레지스트막은 노광된 부분의 크로스링크(cross-link)가 깨져 현상액에 의해 제거되는 특성을 가지며, 상기 네거티브 포토레지스트막은 노광된 부분의 크로스링크가 단단히 결합하여 현상액에 의해 제거되지 않는 특성을 가진다.
상기 포토레지스트막(150a)은 소프트베이크(soft bake)한 이후, 마스크를 통 해 선택적으로 노광된다.
즉, 상기 반도체 기판(100)의 넌실리사이드 형성 영역(A)에 형성된 포토레지스트막(150a)에 노광한다.
이때, 상기 노광 에너지는 일반적으로 포토 공정에서 사용하는 노광 에너지보다 높은 에너지로 실시한다.
이후, 상기 노광된 포토레지스트막(150a) 표면을 MCB(Mono-chloro Benzene)처리하여 노광된 포토레지스트막(150a) 표면을 경화시켜서 현상액에 반응하지 않도록 한다.
상기 MCB 처리는 상기 반도체 기판을 MCB 용액에 담그는 것으로, 공정시간은 약 5~10분이다.
이렇게 처리된 포토레지스트막(150a)을 현상하면 노광되지 않은 부분은 제거된 포토레지스트 패턴(150)을 형성한다.
따라서, 도 1 및 도 4에 도시한 바와 같이, 상기 반도체 기판(100)의 실리사이드 형성 영역(B)에는 상기 포토레지스트막(150a)이 제거되고, 상기 넌실리사이드 형성 영역(A)에는 상기 포토레지스트 패턴(150)이 형성된다(S110).
상기 포토레지스트 패턴은 넌살리사이드(NSAL) 패턴이다.
또한, 상기 포토레지스트 패턴(150)은 상부보다 하부가 더 많이 제거된 오버행(overhang) 구조를 갖는다. 즉, 상기 포토레지스트 패턴(150)의 상부 임계치수(CD : critical dimension)보다 하부 임계치수가 작다.
이와 같은 오버행 구조를 갖는 이유는, 일반적인 포토 공정에서 사용하는 노 광 에너지보다 큰 노광 에너지로 상기 포토레지스트막(150a) 선택적으로 노광하고, 포토레지스트막(150a) 표면을 MCB처리하여, 노광된 포토레지스트막(150a)의 상부는 크로스링크가 단단히 결합한 반면에 하부는 그렇지 않기 때문이다.
도 1 및 도 5에 도시한 바와 같이, 상기와 같이 오버행 구조를 갖는 포토레지스트 패턴(150)을 갖는 반도체 기판(100) 전면에 금속막(160)을 증착한다(S120).
상기 금속막(160)은 Co, Ti 및 TiN 중 적어도 하나를 포함할 수 있으며, 상기 Co 막 상에 Ti막이 형성되고, 상기 Ti막 상에 TiN막이 형성되어 삼중막으로 이루어질 수도 있다.
상기 Co막, Ti막, TiN막은 각각 10 ~ 20nm 의 두께로 형성된다.
상기 Ti막 및 TiN막은 두가지 역할이 있는데, 실리콘 기판 표면에 산화막(SiO2)이 형성되면 실리사이드가 형성되지 않는데 상기 Ti막은 산화막의 옥사이드와 결합하여 실리콘 기판 표면에 형성된 산화막을 제거해주고 Co막이 실리콘기판과 결합하여 Co 실리사이드가 잘 형성되도록 하여주는 역할과, 캡핑 막(capping layer)으로서 Co/Ti/TiN 증착 후 어닐(Anneal) 공정으로 이동하기 위해 대기중에 노출되었을 때 산화되는 것을 막아주는 역할을 한다.
상기 금속막(160)의 증착 온도는 100℃~200℃일 수 있다.
상기 금속막(160)은 상기 포토레지스트 패턴(150) 상에도 형성되고, 상기 실리사이드 형성 영역(B)의 반도체 기판(100), 사이드 월(130) 및 게이트 전극(120) 상에도 형성된다.
상기 금속막(160)이 형성된 상기 반도체 기판(100)에 1차 어닐링(annealing) 을 실시할 수 있다(S130).
상기 1차 어닐링 온도는 400~500℃이고, 1차 어닐리에서 예비 실리사이드막 예를 들어, CoSi를 형성한다.
상기 포토레지스트 패턴(150)은 오버행 구조로 형성되었기 때문에, 상기 금속막(160)은 상기 포토레지스트 패턴(150)의 하부 측면에서 끊어지게 된다.
도 1 및 도 6에 도시한 바와 같이, 상기 포토레지스트 패턴(150)을 스트립(strip)한다(S140).
상기 포토레지스트 패턴(150) 하부 측면에서 금속막이 끊어져 틈이 형성되어 있으므로 이 부분으로 스트리퍼(stripper)가 침투하여 상기 포토레지스트 패턴(150)을 제거할 수 있다. 또한, 상기 포토레지스트 패턴(150) 상의 금속막(160)도 떨어져 제거될 수 있다.
이로써, 반도체 기판(100)의 상기 실리사이드 형성 영역(B)의 반도체 기판(100), 사이드 월(130) 및 상기 게이트 전극(120) 상에만 금속막(160)이 형성되어 있다.
도 1 및 도 7에 도시한 바와 같이, 상기 반도체 기판(100)에 2차 어닐링(annealing) 공정을 실시한다(S150).
상기 2차 어닐링 온도는 800℃이상에서 진행한다.
그러면 상기 사이드 월(130) 상부에 형성된 금속막(150a)을 제외하고 상기 반도체 기판(100) 및 상기 게이트 전극(120) 상에 형성된 금속막(150a)은 실리사이드 반응하여 실리사이드금속막(160a)을 형성한다. 예를 들어, 1차 어닐링후 현성된 CoSi는 CoSi2가 되어 실리사이드막(160a)이 형성된다.
이후, 선택적으로 살리사이드화하지 않은 상기 사이드 월(130) 상의 금속막(150a)을 제거하는 식각 공정을 실시할 수도 있다.
이로써, 상기 반도체 기판(100)의 실리사이드 형성 영역(B)에서, 게이트 전극(120) 상부면과 상기 소스 및 드레인 영역에 선택적으로 실리사이드금속막(160a)을 형성할 수 있다.
이후, 상기 반도체 기판(100)에 세정 공정을 실시하여 살리사이드 공정이 완료된다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 순서도이다.
도 2 내지 도 7은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.

Claims (7)

  1. 반도체 기판 상에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막의 일부를 노광하는 단계;
    상기 노광된 포토레지스트 패턴을 현상하여 상부 임계치수(CD)가 하부 임계치수보다 큰 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 상기 반도체 기판 전면에 금속막을 형성하며, 상기 금속막은 상기 포토레지스트 패턴의 측면 하부에서 틈을 갖는 단계;
    상기 포토레지스트 패턴의 측면 하부의 금속막 틈으로 스트리퍼가 침투하여 상기 포토레지스트 패턴 및 상기 포토레지스트 패턴 상의 금속막을 스트립하여 제거하는 단계; 및
    상기 반도체 기판 상에 남아있는 금속막을 어닐링하여 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 포토레지스트막의 일부를 노광하는 단계 이후에,
    상기 노광된 포토레지스트막 표면을 MCB(Mono-chloro Benzene)처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 금속막은 Co, Ti 및 TiN 중 적어도 하나를 포함하는 것을 특징으로 하 는 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 금속막의 두께는 10~60nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 포토레지스트 패턴이 형성된 상기 반도체 기판 전면에 금속막을 형성한 다음 400~500℃에서 어닐링하여 예비실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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