KR100576826B1 - 니켈 샐리사이드 공정 및 이를 사용한 반도체 소자의제조방법 - Google Patents

니켈 샐리사이드 공정 및 이를 사용한 반도체 소자의제조방법 Download PDF

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Abstract

니켈 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법을제공한다. 상기 니켈 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 기판상에 니켈을 함유하는 금속막을 형성한다. 상기 니켈을 함유하는 금속막이 형성된 기판을 실리사이드화 열처리하여 상기 실리콘 영역 상에 선택적으로 니켈을 함유하는 실리사이드막을 형성한다. 상기 니켈을 함유하는 실리사이드막을 갖는 기판을 약 100℃ 내지 약 300℃의 온도에서 소정시간 동안 서서히 냉각시킨다. 상기 실리사이드화 열처리 후, 가열된 기판을 단계적으로 서서히 냉각시켜 감소된 표면결함을 갖는 니켈을 함유하는 실리사이드막을 형성할 수 있다.
샐리사이드, 실리사이드, 니켈 실리사이드, 실리사이드화 열처리

Description

니켈 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법{Nickel Salicide process and the method of fabricating a semiconductor device using the same}
도 1은 본 발명의 일 실시예에 따른 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명에 일실시예에 의한 실리사이화 열처리에 사용되는 열처리 장치를 예시적으로 간략히 도시한 단면도이다.
도 10a 내지 10b는 비교예 및 본 발명의 일실시예에 의하여 각각 형성된 니켈 실리사이드막들의 표면 모폴로지를 보여주는 전자현미경(SEM) 사진들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 향상된 열 안정성을 제공하는 니켈 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 반도체 소자의 신호의 지연 시간(delay time)을 감소시키기 위하여 비저항(resistivity)이 낮은 물질을 널리 사용하고 있다. 특히 트랜지스터의 게이트 패턴 및 소스/드레인 영역의 면 저항(sheet resistance)과 콘택 저항(contact resistance)을 낮추기 위하여, 비저항이 매우 낮은 실리사이드(silicide) 물질에 대한 개발이 많이 이루어지고 있다. 트랜지스터의 게이트 패턴의 상부 표면 및 소스/드레인 영역 표면에 실리사이드막을 형성하기 위한 공정으로 샐리사이드(salicide-self aligned silicide) 공정이 적용되고 있다.
상기 샐리사이드 공정은 상기 게이트 전극 및 소스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술(process technology)이다. 상기 금속 실리사이드막으로 코발트 실리사이드막 또는 타이타늄 실리사이드막 등이 널리 채택되고 있다. 특히, 상기 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 이에 따라, 단채널 모스 트랜지스터의 게이트 전극 상에 코발트 실리사이드막을 형성하는 기술이 널리 사용되고 있다.
그러나, 상기 게이트 전극의 폭이 약 100nm 보다 작은 경우에, 코발트 실리사이드가 뭉치는 응집(agglomeration)이라고 알려진 현상에 기인하여 상기 코발트 실리사이드막의 적용에 한계가 있다. 이에 따라, 최근에 니켈 실리사이드 공정이 고성능 모스 트랜지스터의 제조에 사용되고 있다. 니켈 실리사이드막은 비교적 저온에서 형성가능하며 선폭 감소에 따른 저항 증가의 문제점이 없고 실리콘 소비량이 적다는 장점들을 갖는다. 그러나, 상기 니켈 실리사이드막은 열 안정성(thermal stability)이 취약하여 바람직하지 못한 열처리 및 냉각 공정으로 막의 표면에 결함이 발생할 수 있고, 그 결과 반도체 소자의 전기적 특성을 악화시킬 수 있다. 따라서 상기 니켈 실리사이드 기술이 초고집적 반도체 소자의 상기 고성능 모스 트랜지스터에 널리 사용되기 위해서는 열처리 및 냉각 공정을 최적화 시키는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 실리사이드 고온 공정 후 냉각 공정에 있어서, 실리사이드 막의 안정적인 냉각을 통하여 감소된 표면 결함을 갖는 실리사이드막을 형성하는 데 있다.
본 발명의 일 태양에 의하면, 실리사이드화 열처리 후 냉각 공정 중의 급격한 기판의 온도 변화를 방지할 수 있는 니켈 샐리사이드 공정이 제공된다. 상기 니켈 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 것을 포함한다. 상기 기판 상에 니켈을 함유하는 금속막을 형성한다. 상기 니켈을 함유하는 금속막이 형성된 기판을 실리사이드화 열처리 하여 상기 실리콘 영역 상에 선택적으로 니켈을 함유하는 실리사이드막을 형성한다. 상기 니켈을 함유하는 실리사이드막을 갖는 기판을 약 100℃ 내지 약 300℃의 온도에서 소정시간 동안 냉각시킨다.
몇몇 실시예들에 있어서, 상기 기판을 냉각시키는 단계는 적어도 1분 동안 수행될 수 있다. 바람직하게는, 상기 기판을 냉각시키는 단계는 약 200℃ 내지 약 250℃의 온도에서 약 3분 내지 약 7분 동안 수행될 수 있다.
다른 실시예들에 있어서, 상기 기판을 냉각시키는 단계는 불활성 기체 분위기에서 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 실리사이드화 열처리는 적층 핫플레이트(stacked hot plate)를 구비하는 열처리 장치를 사용하여 수행될 수 있다. 상기 열처리 장치는 기판 전송을 위한 로봇암을 구비하는 전송 챔버, 기판 전송을 위한 적어도 하나의 슬롯을 구비한 방열판에 의하여 상기 전송 챔버와 서로 구획된 열처리 챔버, 및 상기 열처리 챔버 내에 서로 이격되도록 적층된 적어도 두개의 핫 플레이트를 포함할 수 있다. 이 경우에, 상기 기판을 냉각시키는 단계는 상기 실리사이드 열처리를 수행한 후에, 상기 니켈을 함유하는 실리사이드막을 갖는 기판을 상기 전송 챔버 내의 상기 방열판에 인접한 영역에 상기 소정시간 동안 위치시키는 것을 포함할 수 있다.
이와는 달리, 상기 실리사이드화 열처리는 급속 열처리 장치를 사용하여 수행될 수 있다. 이 경우에, 상기 기판을 냉각시키는 단계는 상기 실리사이드화 열처리를 수행한 후에, 급속 열처리 챔버 내로 약 100℃ 내지 약 300℃의 온도로 가열된 불활성 기체를 주입하는 것을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 실리사이드화 열처리는 약 200℃ 내지 약 600℃의 온도에서 수행될 수 있다. 이와는 달리, 상기 실리사이드화 열처리는 순 차적으로 수행되는 제 1 열처리 및 제 2 열처리를 포함할 수 있다. 이 경우, 상기 제 1 열처리는 약 200℃ 내지 약 400℃의 온도, 바람직하게는 약 300℃ 내지 약 400℃의 온도에서 수행되고, 상기 제 2 열처리는 약 300℃ 내지 약 600℃의 온도, 바람직하게는 약 400℃ 내지 약 500℃의 온도에서 수행될 수 있다.
본 발명의 다른 태양에 의하면, 상기 니켈 샐리사이드 공정을 사용하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 포함하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 니켈을 함유하는 금속막을 형성한다. 상기 니켈을 함유하는 금속막을 갖는 반도체 기판을 실리사이드화 열처리하여 적어도 상기 소스/드레인 영역들 상에 니켈을 함유하는 실리사이드막을 형성한다. 상기 니켈을 함유하는 실리사이드막을 갖는 반도체 기판을 약 100℃ 내지 약 300℃의 온도에서 소정시간 동안 냉각시킨다.
몇몇 실시예들에 있어서, 상기 반도체 기판을 냉각시키는 단계는 적어도 1분 동안 수행될 수 있다. 바람직하게는 상기 반도체 기판을 냉각시키는 단계는 약 200℃ 내지 약 250℃의 온도에서 약 3분 내지 약 7분 동안 수행될 수 있다.
다른 실시예들에 있어서, 상기 기판을 냉각시키는 단계는 불활성 기체 분위기에서 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 실리사이드화 열처리는 약 200℃ 내지 약 600℃의 온도에서 수행될 수 있다. 이와는 달리, 상기 실리사이드화 열처리는 순차적으로 수행되는 제 1 열처리 및 제 2 열처리를 포함할 수 있다. 이 경우, 상기 제 1 열처리는 약 200℃ 내지 약 400℃의 온도, 바람직하게는 약 300℃ 내지 약 400℃의 온도에서 수행되고, 상기 제 2 열처리는 약 300℃ 내지 약 600℃의 온도, 바람직하게는 약 400℃ 내지 약 500℃의 온도에서 수행될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 공정 순서도이다. 또한, 도 2 내지 도 6은 본 발명의 일 실시예에 따른 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 반도체기판(100)은 실리콘 기판 또는 에스오아이(SOI; silicon on insulator) 기판일 수 있다. 상기 활성영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 게이트 도전 막(gate conductive layer) 및 게이트 캐핑막(gate capping layer)을 차례로 형성한다. 상기 게이트 도전막은 폴리 실리콘막과 같은 실리콘막으로 형성할 수 있다. 상기 실리콘막은 N형의 불순물들 또는 P형의 불순물들로 도우핑 될 수 있다. 이와는 달리, 상기 게이트 도전막은 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성할 수도 있다. 또한, 상기 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 상기 게이트 캐핑막을 형성하는 공정은 생략할 수도 있다.
다음으로, 상기 게이트 캐핑막 및 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴(110)을 형성한다(도 1의 S1). 그 결과, 상기 게이트 패턴(110)은 차례로 적층된 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함한다. 상기 게이트 도전막을 실리콘막만으로 형성하는 경우에는, 상기 게이트 전극(106)은 실리콘막 패턴만으로 이루어진다. 이와는 달리, 상기 게이트 도전막을 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성하는 경우에, 상기 게이트 전극(106)은 차례로 적층된 실리콘막 패턴 및 텅스텐 실리사이드막 패턴을 포함한다. 그러나, 상기 게이트 캐핑막의 형성이 생략되는 경우에는, 상기 게이트 패턴(110)은 상기 게이트 전극(106)만으로 구성된다. 한편, 상기 게이트 절연막은 상기 게이트 패턴(110)을 형성하는 과정에서 함께 패터닝될 수 있으며, 그 결과 도 2에 도시된 바와 같이, 상기 게이트 패턴(110) 및 상기 활성영역 사이에 게이트 절연막 패턴(104)이 형성된다. 이어서, 상기 게이트 패턴(110) 및 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역에 제1 불순물 이온들 을 주입하여 엘디디(LDD;lightly doped drain)영역들(112)을 형성한다(도 1의 S2). 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 1 및 도 3을 참조하면, 상기 엘디디 영역들(112)을 갖는 반도체기판의 전면 상에 스페이서 절연막을 형성한다. 상기 스페이서 절연막은 실리콘 질화막으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(110)의 측벽 상에 스페이서(114)를 형성한다(도 1의 S3). 상기 게이트 패턴(110), 스페이서(114) 및 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역들(116)을 형성한다(도 1의 S4). 그 결과, 상기 스페이서(114)의 하부에 상기 엘디디 영역들(112)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있으며 상기 LDD 이온주입시 상기 활성영역에 주입된 불순물 이온들과 같은 도전형을 갖는다. 다음으로, 상기 소스/드레인 영역들(116)을 갖는 반도체기판을 열처리하여 상기 소스/드레인 영역들(116) 내의 불순물 이온들을 활성화시킨다. 상기 게이트 패턴(110), 게이트 절연막(104), 소오스/드레인 영역들(116) 및 스페이서(114)는 모스 트랜지스터를 구성한다.
도 1 및 도 4를 참조하면, 상기 소스/드레인 열처리 공정이 완료된 반도체기판의 표면을 세정하여 상기 소스/드레인 영역들(116) 상에 잔존하는 자연산화막 (native oxide layer) 및 오염입자들(contaminated particles)을 제거한다.(도 1의 S5) 상기 세정된 반도체기판의 전면 상에 니켈을 함유하는 금속막(118)을 형성한다.(도1의 S6) 상기 금속막(118)은 니켈막 또는 니켈 탄탈륨막과 같은 니켈을 함유 하는 합금막일 수 있다. 이하에서, 상기 금속막(118)은 니켈막인 경우에 대하여 설명하기로 한다. 상기니켈막(118)을 형성한 후에, 상기 니켈막(118) 상에 캐핑막(120)을 형성한다. 상기 캐핑막(120)은 티타늄 질화막(TiN layer)로 형성할 수 있다. 상기 캐핑막(122)은 후속의 실리사이드화 열처리(도1의 S7) 동안 상기 니켈막(118)의 산화를 방지하기 위하여 형성한다. 그러나, 상기 캐핑막(120)을 형성하는 공정은 생략될 수 있다.
도 1 및 도 5를 참조하면, 상기 니켈막(118) 및 캐핑막(120)을 갖는 반도체기판에 대한 상기 실리사이드화 열처리(silicidation annealing)(도 1의 S7)를 수행한다. 구체적으로, 상기 실리사이드화 열처리는 상기 니켈막(118) 및 캐핑막(120)을 갖는 반도체기판을 열처리하는 것을 포함한다. 상기 실리사이드화 열처리(도 1의 S7)는 제1 실리사이드화 열처리 및 제2 실리사이드화 열처리를 포함할 수 있다. 상기 제1 실리사이드화 열처리는 약 200℃ 내지 약 400℃의 온도, 바람직하게는 약 300℃ 내지 약 400℃의 온도에서 수행될 수 있다. 이 경우에, 상기 소스/드레인 영역들(116) 상의 상기 니켈막(118)은 상기 소스/드레인 영역들(116) 내의 실리콘 원자들과 반응하여 다이 니켈 모노 실리사이드(Ni2Si) 또는 니켈 모노 실리사이드(NiSi)를 형성한다. 계속해서, 제2 실리사이드화 열처리를 수행한다. 상기 제2 실리사이드화 열처리는 약 300℃ 내지 약 600℃의 온도, 바람직하게는 약 400℃ 내지 약 500℃의 온도에서 수행될 수 있다. 이 경우에, 상기 제1 실리사이드화 열처리 동안에 형성된 상기 다이 니켈 모노 실리사이드(Ni2Si)는 낮은 비저항을 갖는 니켈 모노 실리사이드(NiSi)로 상변이 되어 전체적으로 낮은 비저항을 갖는 니 켈 모노 실리사이드(NiSi)로 이루어진 니켈 실리사이드막들(NiSi layer;124)이 형성된다.
한편, 상기 제2 실리사이드화 열처리는 생략될 수 있다. 이 경우에 상기 니켈 실리사이드막들(124)을 형성하기 위하여 상기 제1 실리사이드화 열처리는 약 200℃ 내지 약 600℃의 온도에서 수행 될 수 있다.
상술한 바와 같이 상기 게이트 패턴(110)이 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함하는 경우에 상기 니켈 실리사이드막들(124)은 도 5에 도시된 바와 같이 상기 소스/드레인 영역들(116) 상에만 선택적으로 형성된다.
한편, 상기 게이트 패턴(110)이 상기 게이트 전극(106)만으로 이루어지고, 상기 게이트 전극(106)이 실리콘막 패턴만으로 이루어진 경우에는 상기 실리사이드화 열처리 공정 동안 상기 실리콘막 패턴으로 이루어진 게이트 전극(106) 상에 상기 니켈 실리사이드막들(124)과 동일한 물질구조를 갖는 다른 니켈 실리사이드막이 형성된다.
상기 실리사이드화 열처리는(도 1의 S7) 적층 핫플레이트를 구비하는 열처리 장치를 사용하여 수행될 수 있다. 상기 열처리 장치는 미국특허 제6,345,150호에 예시적으로 개시되어 있으며, 미국 캘리포니아 산호세 소재의 웨이퍼 마스터스사(WaferMasters, Ins.)로부터 SAO-300LP라는 상품명으로 구입할 수 있다. 상기 미국특허 제6,345,150호는 본 명세서에서 참조로써 원용된다.
도 9는 본 발명에 일실시예에 의한 실리사이화 열처리에 사용되는 상기 적층 핫플레이트를 구비하는 열처리 장치를 예시적으로 간략히 도시한 단면도이다. 이 하에서는 도 9를 참조하여 본 발명의 일실시예에 의한 실리사이드 열처리 공정을 설명하기로 한다.
도 9를 참조하면, 챔버 게이트(308)를 통하여 전송 챔버(300) 내로 반도체 기판(W)이 장입된다. 상기 반도체기판(W)은 도시되지 않은 기판 카세트(substrate cassette)에 복수개 단위로 포함되어 장입될 수 있다. 상기 반도체기판(W)이 장입된 후, 상기 전송챔버(300) 및 이후 설명될 열처리 챔버(302)는 불활성 기체 분위기로 유지된다. 상기 불활성 기체는 후속의 실리사이드화 열처리시 산화반응과 같은 바람직하지 못한 반응을 억제하는 한편, 상기 반도체기판(W)을 가열하기 위한 열전달 기체로써의 역할을 한다. 상기 반도체기판(W)에는 도 2 내지 도 4에서 설명된 바와 같이, 모스 트랜지스터 및 니켈막(도 4의 118)이 형성되어 있다.
상기 전송 챔버(300)로 장입된 상기 반도체기판(W)은 상기 전송 챔버(300)내의 로봇암(306)에 의하여 상기 열처리 챔버(302) 내로 전송된다. 상기 전송 챔버(300) 및 상기 열처리 챔버(302)는 상기 반도체기판(W)을 전송하기 위한 적어도 하나의 슬롯(S)을 구비하는 방열판(304)에 의하여 서로 구획된다. 상기 열처리 챔버(302) 내에는 서로 이격되도록 적층된 적어도 두개의 핫 플레이트들(312)이 위치한다. 상기 핫 플레이트들(312)은 상기 반도체기판(W)을 열처리하기 위한 열원으로써 제공된다. 상기 로봇암(306)에 의하여 상기 열처리 챔버(302) 내로 전송된 상기 반도체기판(W)은 상기 핫 플레이트들(312) 사이에 그들로부터 이격되도록 위치한다. 이 경우에, 상기 반도체 기판(W)은 상기 핫 플레이트들(312) 상에 배치된 복수개의 지지대들(314)에 의하여 그 하부의 핫 플레이트로부터 이격된다. 이후, 상기 반도체 기판(W)은 상술한 실리사이드화 온도에서 소정시간 동안 열처리 된다.
한편, 상기 실리사이드화 열처리(도 1의 S7)는 열원으로써 제공되는 할로겐 램프를 구비하는 통상의 급속 열처리 (rapid thermal annealing;RTA) 장치를 사용하여 수행될 수 도 있다.
도 1 및 도 5를 계속 참조하면, 상기 실리사이드화 열처리(도 1의 S7) 후에, 상기 니켈 실리사이드막들(124)을 갖는 상기 반도체 기판(100)을 약 100℃ 내지 약 300℃의 온도에서 소정시간 동안 유지하여 상기 반도체 기판(100)을 서서히 냉각시킨다.(도 1의 S8) 상기 반도체 기판(100)을 냉각시키는 단계(도 1의 S8)은 약 100℃ 내지 약 300℃의 온도에서 적어도 1분 동안 수행될 수 있으며, 바람직하게는, 약 200℃ 내지 약 250℃의 온도에서 약 3분 내지 약 7분 동안 수행될 수 있다. 또한, 상기 반도체 기판(100)을 냉각시키는 단계(도1의 S8)은 아르곤(Ar) 또는 질소(N2)와 같은 불활성 기체 분위기에서 수행될 수 있다.
도 9에서 설명된 바와 같은 적층 핫플레이트를 구비하는 열처리 장치를 사용하여 상기 실리사이드화 열처리(도 1의 S7)를 수행한 경우에, 상기 반도체 기판(100)을 냉각시키는 단계(도 1의 S8)은 다음과 같이 수행될 수 있다. 상기 실리사이드화 열처리(도 1의 S7)동안 상기 방열판(304)에 의하여 서로 구획된 상기 열처리 챔버(302) 및 상기 전송 챔버(300)내의 온도는 구배를 갖는다. 즉, 상기 열처리 챔버(302)는 실리사이드화 열처리 온도로 유지되는 반면, 상기 전송 챔버(300) 내의 온도는 상기 방열판(304)에 인접한 영역(A)에서 상대적으로 높고, 상기 챔버 게이트(308)에 인접한 영역(B)에서 상대적으로 낮다. 상술한 바와 같이, 상기 실 리사이드화 열처리 온도가 약 200℃ 내지 약 600℃인 경우에, 상기 방열판(304)에 인접한 영역(A)의 온도는 약 100℃ 내지 약 300℃ 인 반면에, 상기 챔버게이트(308)에 인접한 영역(B)의 온도는 상온 내지 약 100℃ 이하가 된다. 따라서, 상기 실리사이드화 열처리(도 1의 S7)을 수행한 후에, 상기 니켈 실리사이드막들(124)을 갖는 상기 반도체 기판(100)을 상기 방열판(304)에 인접한 영역(A)에 상기 소정시간 동안 위치시킴으로써 상기 반도체기판(100)은 서서히 냉각될 수 있다. 이후, 상기 챔버 게이트(308)에 인접한 영역(B)으로 상기 니켈 실리사이드막들(124)을 갖는 상기 반도체 기판(100)을 위치시켜 완전히 냉각되도록 한다. 이 과정에서, 상기 열처리 챔버(302) 내의 온도는 실리사이드화 열처리 온도로 유지되며, 상기 열처리 챔버(302) 및 상기 전송 챔버(300)는 불활성 기체분위기로 유지된다.
한편, 상술한 급속 열처리 장치를 사용하여 상기 실리사이드화 열처리(도 1의 S7)을 수행한 경우에, 상기 반도체 기판(100)을 냉각시키는 단계(도 1의 S8)는 다음과 같이 수행될 수 있다. 상기 실리사이드화 열처리(도 1의 S7)를 수행한 후에, 급속 열처리 챔버 내로 약 100℃ 내지 약 300℃로 가열된 불활성 기체를 상기 소정시간 동안 주입하여 상기 니켈 실리사이드막들(124)을 갖는 반도체기판(100)을 서서히 냉각시킨다. 상기 불활성 기체는 아르곤 또는 질소일 수 있으며, 히팅 자켓(heating jacket)을 사용하여 기체 주입라인을 가열함으로써 원하는 온도로 가열될 수 있다. 이후, 상기 불활성 기체의 온도를 상온 내지 100℃ 이하의 온도로 감소시켜 상기 니켈 실리사이드막들(124)을 갖는 반도체기판(100)을 최종적으로 냉각시킨다. 이 과정에서, 실리사이드화 열처리(도 1의 S7) 후에 상기 급속 열처리 챔 버 내의 온도가 급속히 낮아지는 것을 방지하기 위하여 열원으로써 제공되는 상기 할로겐 램프의 전원은 상기 가열된 불활성 기체가 상기 급속 열처리 챔버 내로 주입된 후 오프 되는 것이 바람직하다.
일반적으로, 니켈막을 사용하여 니켈 샐리사이드 공정을 진행하는 경우에, 상기 니켈 실리사이드막은 취약한 열안정성으로 인하여 그 표면에 결함들이 발생하고 그로 인하여 거친(rough) 표면 모폴로지(morphology)를 갖는 것으로 알려져 있다. 이러한 거친 표면 모폴로지는, 상기 니켈 실리사이드막이 실제 모스트랜지스터와 같은 반도체소자에 적용될 경우, 실리콘 기판과 실리사이드막과의 불량한 계면특성으로 이어진다. 결과적으로, 상기 표면 결함들은 니켈 실리사이드막의 면저항 및 콘택 저항을 증가시킬 뿐만 아니라, 접합계면에서의 접합 누설과 같이 모스트랜지스터의 전기적 특성을 악화시키는 요인이 된다.
본 발명에 의하면, 상기 실리사이드화 열처리(도 1의 S7)후, 상기 니켈 실리사이드막들(124)을 갖는 상기 반도체기판(100)을 약 100℃ 내지 약 300℃의 온도에서 소정시간 동안 유지시킨다. 그 결과, 급격한 냉각에 기인하는 열적 스트레스 또는 열 충격 등에 의하여 상기 니켈 실리사이드막들(124)의 표면에 결함이 발생하는 것을 최소화 할 수 있다.
상기 니켈 실리사이드막들(124)을 갖는 상기 반도체기판(100)을 최종적으로 냉각시킨 후, 상기 스페이서(114), 소자분리막(102) 및 게이트 캐핑막 패턴(108)상의 미반응된 니켈막(118)을 제거한다. 상기 미반응된 니켈막(118)은 예를 들어, 황산용액(sulfuric acid; H2SO4) 및 과산화수소(hydrogen peroxide; H2O2)의 혼합용 액(mixture)을 사용하여 제거할 수 있다. 상기 미반응된 니켈막(118)을 제거하는 동안 상기 캐핑막(120) 역시 스트립(strip)될 수 있다.
도 1 및 도 6을 참조하면, 상기 니켈 실리사이드막들(124)을 갖는 반도체기판의 전면 상에 층간절연막(126)을 형성한다(도 1의 S9). 상기 층간절연막(126)을 패터닝하여 상기 소스/드레인 영역들(116) 상의 상기 니켈 실리사이드막들(124)을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들을 갖는 반도체기판의 전면 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 콘택홀들을 채우는 금속배선들 (128)을 형성한다(도 1의 S10).
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 도 2 및 도 3에서 설명된 실시예와 동일한 방법을 사용하여 모스 트랜지스터를 형성한다. 즉, 반도체기판(300) 내에 소자분리막(302)을 형성하여 활성영역을 한정하고, 상기 활성영역 상에 게이트 절연막 패턴(304) 및 게이트 전극(306)을 형성한다. 이후, LDD 영역들(312), 스페이서(314) 및 소스/드레인 영역들(316)을 형성한다. 본 실시예에서, 상기 모스 트랜지스터의 게이트 패턴은 실리콘막 패턴으로 이루어진 게이트 전극(306)만을 갖도록 형성된다. 상기 실리콘막 패턴에는 N형 불순물 이온들이 도핑될 수 있다. 다음에, 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 마스크 절연막을 형성한다. 바람직하게는, 상기 마스크 절연막은 상기 게이트 전극(306)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 마스크 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 마스크 절연막을 평탄화시키어 상기 게이트 전극(306)을 노출시키는 마스크 패턴(317)을 형성한다. 그 결과, 적어도 상기 소스/드레인 영역들(316)은 상기 마스크 패턴(317)으로 덮여진다. 다음으로, 상기 노출된 게이트 전극(306)을 갖는 반도체기판의 전면 상에 니켈막(318) 및 캐핑막(320)을 차례로 형성한다. 상기 캐핑막(320)을 형성하는 공정은 생략할 수도 있다.
도 8을 참조하면, 도 5 및 도 9에서 설명된 바와 같은 공정들을 수행하여 상기 게이트 전극(306) 상에만 선택적으로 니켈 실리사이드막(324)을 형성한다. 이어서, 도시하지는 않았지만, 상기 니켈 실리사이드막(324)을 포함하는 반도체기판에 금속 공정을 적용한다. 상기 금속 공정은 도 6에서 설명된 것과 동일한 방법을 사용하여 실시된다.
도 10a 및 도 10b는 비교예 및 본 발명의 일실시예에 의하여 각각 형성된 니켈 실리사이드막들의 표면 모폴로지를 보여주는 전자현미경(SEM) 사진들이다.
도 10a 및 도 10b에 있어서, 상기 니켈 실리사이드막들은 폴리 실리콘막 패턴들을 갖는 단결정 실리콘 기판들(S1,S2) 상에 각각 형성되었다. 즉, 단결정 실리콘 기판들(S1,S2) 상에 폴리실리콘막들을 각각 형성 한 후 포토 및 식각공정을 사용하여 폴리 실리콘막 패턴들(P1, P2)을 형성하였다. 이후, 상기 폴리 실리콘막 패턴들(P1,P2) 및 폴리 실리콘막 패턴들(P1,P2)에 의하여 노출된 상기 단결정 실리콘 기판들(S1,S2)의 표면부에 각각 아세닉(As) 이온들을 주입하였다. 다음으로, 상기 폴리 실리콘막 패턴들(P1,P2)들을 갖는 상기 단결정 실리콘 기판들(S1,S2) 상에 스퍼터링 공정을 사용하여 니켈막들을 100-의 두께로 각각 형성하였다. 이후, 실리사이드화 열처리는 도 9에서 설명된 바와 같은 적층 핫 플레이트를 구비하는 열처리 장치를 사용하여 수행되었다. 상기 실리사이드화 열처리는 450℃의 질소분위기에서 10분 동안 수행되었다. 도 10a에 있어서, 상기 단결정 실리콘 기판(S1)은 상기 실리사이드화 열처리 후 냉각부(cooling station;도 9의 310) 에서 급냉되었다. 반면, 도 10b에 있어서, 상기 단결정 실리콘 기판(S2)은 도 9에서 설명된 바와 같이 상기 전송 챔버(도 9의 300)의 상기 방열판(도 9의 304)에 인접한 영역(도 9의 A)에서 5분 동안 유지되었다. 이 과정에서, 상기 열처리 챔버(도 9의 302)의 온도는 실리사이드화 열처리 온도인 450℃로 유지되었으며, 상기 열처리 챔버(도 9의 302) 및 상기 전송 챔버(도 9의 300)는 질소 분위기로 유지되었다. 상기 ‘A’ 영역에서 광학 파이로미터(optic pyormeter)를 사용하여 측정된 상기 단결정 실리콘 기판(S2)의 온도는 200℃ 내지 250℃로 측정되었다.
도 10a를 참조하면, 비교예에 의하여 형성된 니켈 실리사이드막의 표면에는 도 10a에 도시된 바와 같이 많은 결함들이 발생하였으며, 그 결과, 종래 기술들에 의하여 형성된 니켈 실리사이드막은 거친 표면 모폴로지를 보였다. 이러한, 표면 모폴로지는 상기 니켈 실리사이드막이 실제 모스트랜지스터에 적용될 경우 실리콘 기판과 니켈 실리사이드막과의 계면이 평탄하지 못할 것임을 보여준다. 반면, 본 발명에 일실시예에 의한 니켈 실리사이드막은 도 10b에 도시된 바와 같이 결함이 감소된 표면 모폴로지를 보였다.
이러한 결과는 본 발명에서와 같이 상기 실리사이드화 열처리 후 기판을 서서히 냉각 시키는 경우에 열적 스트레스 또는 열 충격을 방지하여 표면 결함이 감 소된 니켈 실리사이드막을 형성할 수 있음을 보여준다.
상술한 바와 같이 본 발명에 의하면, 안정적인 실리사이드막의 냉각 공정을 통하여 감소된 표면 결함을 갖는 실리사이드막을 형성할 수 있다.
또한, 실리사이드막의 신뢰성을 향상시킬 수 있게되어 상기 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 안정적으로 개선시킬 수 있다.

Claims (20)

  1. 실리콘 영역을 구비하는 기판을 준비하는 단계;
    상기 기판 상에 니켈을 함유하는 금속막을 형성하는 단계;
    상기 니켈을 함유하는 금속막이 형성된 기판을 실리사이드화 열처리하여 상기 실리콘 영역 상에 선택적으로 니켈을 함유하는 실리사이드막을 형성하는 단계; 및
    상기 니켈을 함유하는 실리사이드막을 갖는 기판을 약 100℃내지 약 300℃의 온도에서 소정시간 동안 냉각시키는 단계를 포함하는 니켈 샐리사이드 공정.
  2. 제 1 항에 있어서,
    상기 기판을 냉각시키는 단계는 적어도 1분 동안 수행되는 것을 특징으로 하는 니켈 샐리사이드 공정.
  3. 제 1 항에 있어서,
    상기 기판을 냉각시키는 단계는 약 200℃ 내지 약 250℃의 온도에서 약 3분 내지 약 7분 동안 수행되는 것을 특징으로 하는 니켈 샐리사이드 공정.
  4. 제 1 항에 있어서,
    상기 기판을 냉각시키는 단계는 불활성 기체 분위기에서 수행되는 것을 특징 으로 하는 니켈 샐리사이드 공정.
  5. 제 1 항에 있어서,
    상기 실리사이드화 열처리는 적층 핫플레이트를 구비하는 열처리 장치를 사용하여 수행되는 것을 특징으로 하는 니켈 샐리사이드 공정.
  6. 제 5 항에 있어서,
    상기 열처리 장치는
    기판 전송을 위한 로봇암을 구비하는 전송 챔버;
    상기 전송 챔버와, 기판 전송을 위한 적어도 하나의 슬롯을 구비한 방열판에 의하여 서로 구획된 열처리 챔버;및
    상기 열처리 챔버 내에 서로 이격되도록 적층된 적어도 두개의 핫 플레이트를 포함하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  7. 제 6 항에 있어서,
    상기 기판을 냉각시키는 단계는 상기 실리사이드 열처리를 수행한 후에, 상기 니켈을 함유하는 실리사이드막을 갖는 기판을 상기 전송 챔버 내의 상기 방열판에 인접한 영역에 상기 소정시간 동안 위치시키는 것을 포함하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  8. 제 1 항에 있어서,
    상기 실리사이드화 열처리는 급속 열처리 장치를 사용하여 수행되는 것을 특징으로 하는 니켈 샐리사이드 공정.
  9. 제 8 항에 있어서,
    상기 기판을 냉각시키는 단계는 상기 실리사이드화 열처리를 수행한 후에, 급속 열처리 챔버 내로 약 100℃ 내지 약 300℃로 가열된 불활성 기체를 상기 소정시간 동안 주입하는 것을 포함하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  10. 제 1 항에 있어서,
    상기 실리사이드화 열처리는 약 200℃ 내지 약 600℃의 온도에서 수행되는 것을 특징으로 하는 샐리사이드 공정.
  11. 제 1 항에 있어서,
    상기 실리사이드화 열처리는 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함하되, 상기 제 1 열처리는 약 200℃ 내지 약 400℃의 온도에서 수행되고, 상기 제 2 열처리는 약 300℃ 내지 약 600℃의 온도에서 수행되는 것을 특징으로 하는 니켈 샐리사이드 공정.
  12. 제 1 항에 있어서,
    상기 기판을 냉각시키는 단계를 수행한 후에, 상기 기판 상에 잔존하는 미반응된 니켈을 함유하는 금속막을 제거하는 것을 더 포함하는 샐리사이드 공정.
  13. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖도록 형성되는 단계;
    상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 니켈을 함유하는 금속막을 형성하는 단계;
    상기 니켈을 함유하는 금속막을 갖는 반도체 기판을 실리사이드화 열처리를하여 적어도 상기 소스/드레인 영역들 상에 니켈을 함유하는 실리사이드 막을 형성하는 단계; 및
    상기 니켈을 함유하는 실리사이드막을 갖는 반도체 기판을 약 100℃ 내지 약 300℃에서 소정시간 동안 냉각시키는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 반도체 기판을 냉각시키는 단계는 적어도 1분 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 반도체 기판을 냉각시키는 단계는 약 200℃ 내지 약 250℃의 온도에서 약 3분 내지 약 7분 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 기판을 냉각시키는 단계는 불활성 기체 분위기에서 수행되는 것을 특징으로 하는 샐리사이드 공정.
  17. 제 13 항에 있어서,
    상기 실리사이드화 열처리는 약 200℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 13 항에 있어서, 상기 실리사이드화 열처리는 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함하되, 상기 제 1 열처리는 약 200℃ 내지 약 400℃의 온도에서 수행되고, 상기 제 2 열처리는 약 300℃ 내지 약 600℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 13 항에 있어서,
    상기 기판을 냉각시키는 단계를 수행한 후에, 상기 기판 상에 잔존하는 미반응된 니켈을 함유하는 금속막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  20. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖도록 형성되는 단계;
    상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 상기 소스/드레인 영역을 덮고 상기 게이트 패턴을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 갖는 상기 반도체기판 상에 니켈을 함유하는 금속막을 형성하는 단계; 및
    상기 니켈을 함유하는 금속막을 갖는 반도체 기판을 실리사이드화 열처리를하여 적어도 상기 게이트 패턴 상에 선택적으로 니켈을 함유하는 실리사이드 막을 형성하는 단계; 및
    상기 니켈을 함유하는 실리사이드막을 갖는 반도체 기판을 약 100℃ 내지 약 300℃에서 소정시간 동안 냉각시키는 단계를 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130068013A1 (en) * 2011-09-16 2013-03-21 Honeywell International Inc. Sensor element with engineered silicide
US8765586B2 (en) * 2011-12-20 2014-07-01 Globalfoundries Inc. Methods of forming metal silicide regions on semiconductor devices
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195358A (ja) * 1995-01-17 1996-07-30 Kawasaki Steel Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6345150B1 (en) * 1999-11-30 2002-02-05 Wafermasters, Inc. Single wafer annealing oven
NL1013989C2 (nl) * 1999-12-29 2001-07-02 Asm Int Werkwijze en inrichting voor het behandelen van een wafer.
US6323130B1 (en) * 2000-03-06 2001-11-27 International Business Machines Corporation Method for self-aligned formation of silicide contacts using metal silicon alloys for limited silicon consumption and for reduction of bridging
KR100378259B1 (ko) * 2001-01-20 2003-03-29 주승기 결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및장치
US20020195201A1 (en) * 2001-06-25 2002-12-26 Emanuel Beer Apparatus and method for thermally isolating a heat chamber
US7153772B2 (en) * 2003-06-12 2006-12-26 Asm International N.V. Methods of forming silicide films in semiconductor devices
US7067379B2 (en) * 2004-01-08 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide gate transistors and method of manufacture
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195358A (ja) * 1995-01-17 1996-07-30 Kawasaki Steel Corp 半導体装置の製造方法

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