KR100378259B1 - 결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및장치 - Google Patents

결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및장치 Download PDF

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Abstract

본 발명은 결정질 실리콘 활성층을 포함하는 박막트랜지터의 제조 방법 및 제조 장치에 관한 것이다. 본 발명의 방법을 이용하면 결정화 소스 금속 증착, 결정화 열처리, 덮개막 또는 배선 금속층 증착 등의 일련의 박막트랜지스터 제작 공정이 하나의 장치 내에서 연속적으로 실행될 수 있어 공정 시간 및 제조 원가를 절감시키는 효과가 있다.

Description

결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및 장치 {METHOD AND APPARATUS FOR FABRICATING A THIN FILM TRANSISTOR INCLUDING CRYSTALLINE ACTIVE LAYER}
본 발명은 결정질 실리콘 활성층을 포함하는 박막트랜지스터(Thin Film Transistor)의 제작 방법과 이를 위한 제작장치에 관한 것이다.
LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을형성하여 구성된다. 박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 그런데, 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 폴리실리콘층으로 결정화하는 기술이 사용되고 있다.
결정질 실리콘 박막을 사용하는 박막트랜지스터는 잘 알려진 소자이며, 절연층이 형성되어 있는 반도체 기판 위나, 절연 기판상에 실리콘과 같은 박막 반도체막을 형성시켜 제작된다. 박막 트랜지스터는 다양한 집적회로에 사용되며, 특히, 액정표시소자의 각각의 화소에 형성된 스위칭소자나, 주변회로부에 형성된 구동회로 등에 사용된다.
이러한 소자에 사용되는 다결정 실리콘 박막을 얻기 위해서는 잘 알려진 바와 같이 증착된 비정질 실리콘을 600oC 이상의 온도에서 열처리를 하여야한다. 하지만, 액정표시소자(Liquid Crystal Display)를 구동하는 소자로서 다결정 실리콘 박막트랜지스터는 유리기판 위에 형성시켜야하기 때문에 열처리 온도는 유리기판의변형온도 이하인 600℃이하의 저온이어야 한다. 따라서, 이러한 문제를 해결하기 위하여 다음과 같은 두 방향으로의 연구가 진행되어 왔다.
첫 번째 방향은 레이저를 조사하여 실리콘 박막의 일부를 용융시켜 결정화시키는 방법이다. 이 방법은 기판의 온도는 많이 올리지 않고, 실리콘 박막의 일부만을 가열하는 방법이므로 기판의 변형없이 결정화가 가능하기는 하나, 결정화의 균일성 및 고가의 제작 원가, 수율 등의 문제가 있다.
두 번째 방향은 금속박막을 비정질실리콘 박막에 증착함으로써 결정화 온도를 500℃이하로 낮추는 금속유도측면결정화법(Metal Induced Lateral Crystallization: MILC)이라는 방법이다. 이 방법은 금속 박막을 비정질 실리콘 박막에 증착한 후에 가열로(furnace)에서 열처리를 하여 비정질 실리콘을 결정화시키는 방법이다. 이 방법은 레이저 열처리 방법의 문제인 결정화의 균일성, 수율 등의 문제를 많이 해결하였으나, 여전히 실제 공정에 이들이 적용되기 위해서는 500℃에서 수 시간의 열처리 시간이 필요해 열처리에 많은 시간이 소요되는 문제가 있다.
본 발명은 두 번째 방법인 MILC 현상을 이용하여 박막트랜지스터의 활성층을 구성하는 비정질실리콘을 결정화시키는 방법에 관한 것이며, 이러한 방법에 사용되는 장치에 관한 것이다. 이하에서는 본 발명의 구성을 설명하기에 앞서 MILC 현상을 이용하여 결정질실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 종래의 방법을 도 1a 내지 도 1g를 참조하여 설명한다.
도 1a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(11)이 절연 기판(10) 상에 형성되어 패터닝된 상태의 단면도이다. 기판(10)은 무알칼리 유리,석영 또는 산화 실리콘 등의 투명 절연 물질로 구성된다. 선택적으로는 기판 위에 기판으로부터 활성층으로 오염 물질이 확산되는 것을 방지하기 위한 하부 절연층(도시되지 않음)이 형성될 수 있다. 하부 절연층은 산화실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (plasma-enhanced chemical vapor deposition), LPCVD (low-pressure chemical vapor deposition), APCVD (atmosphere pressure chemical vapor deposition), ECR CVD (Electron Cyclotron Resonance CVD), 스퍼터링 등의 증착법을 이용하여 600oC 이하의 온도에서 300 내지 10,000Å 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다. 활성층(11)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 활성층은 소스, 드레인 및 채널 영역을 포함하고 후에 형성될 기타 소자/전극 영역을 포함한다. 기판 상에 형성된 활성층은 제작하고자 하는 TFT의 규격에 맞도록 패터닝된다. 활성층은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다.
도 1b는 기판(10)과 패너닝된 활성층(11) 상에 게이트 절연막(12)과 게이트 전극(13)이 형성된 구조의 단면도이다. 게이트 절연막(12)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연막 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 게이트 절연막과 동시에 패터닝하여 게이트 전극(13)이 형성된다. 게이트 전극은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 습식 또는 건식 에칭에 의하여 패터닝된다.
도 1c는 게이트 전극을 마스크로 사용하여 활성층의 소스(11S) 및 드레인 영역(11D)을 도핑하는 공정을 나타내는 도면이다. N-MOS TFT를 제작하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 10-200KeV(양호하게는 30-100KeV)의 에너지로 1E11-1E22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제작하는 경우에는 B2H6, B, BH3등의 도펀트를 20-70KeV의 에너지로 1E11-1E22/cm3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다. 드레인 영역에 예를들어 약하게 도핑된 영역 또는 오프셋 영역이 있는 접합부를 형성하거나, CMOS를 형성하는 경우에는 추가의 마스크를 이용한 여러차례의 도핑 공정이 필요하다.
도 1d는 활성층이 도핑된 이후에 게이트 절연막(12) 및 게이트 전극(13) 상에 콘택트 절연층인 덮개막(14)을 형성하고 패터닝하여 콘택트 홀(15)을 형성한 구조의 단면도이다. 덮개막은 PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 복합층을 1,000 내지 15,000Å 양호하게는 3,000 내지 7,000Å 두께로 증착시켜 형성된다. 덮개막은 포토리소그래피 등의 방법에 의하여 형성된 패턴을 마스크로 사용하여 습식 또는 건식 에칭되어, 콘택트 전극이 활성층의 소스 및 드레인 영역과 접속되는 경로를 제공하는 콘택트 홀(15)이 형성된다.
도 1e는 콘택트 홀 내에 노출된 소스 영역(11S)및 드레인 영역(11D)에 활성층을 구성하는 비정질 실리콘의 MIC( Metal Induced Crystallization) 또는 MILC를 유도하는 금속층(16)을 인가한 상태의 단면도이다. 비정질 실리콘에 MIC 또는 MILC 현상을 유도하는 금속으로서 양호하게는 니켈(Ni) 또는 팔라듐(Pd)이 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 금속이 사용될 수 있다. 니켈 또는 팔라듐 등의 MILC 유도 금속은 스퍼터링, 가열 증발, PECVD 또는 이온 주입법에 의하여 활성층에 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 활성층의 MIC 또는 MILC를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다. 콘택트 홀 이외의 부분에 인가된 금속층은 덮개막에 콘택트 홀을 형성하기 위하여 마스크로 사용된 포토리지스트 등을 리프트오프 등의 방법을 사용하여 제거할 때 동시에 제거될 수 있다.
도 1f는 콘택트 홀 내부에 MIC 소스 금속층(16)을 형성한 후에 열처리를 하여 활성층의 결정화를 유도하는 동시에 활성층의 소스 및 드레인 영역에 주입된 도펀트를 활성화시키는 공정을 도시한다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 또는 800oC정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELC법 등이 사용될 수도 있으며, 양호하게는 고로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 진행된다. 고로 내의 열처리 과정을 통하여 콘택트 홀을 통하여 MIC 소스 금속이 인가된 소스와 드레인 영역(17)은 MIC 현상에 의한 결정화가 진행되고 MILC 소스 금속이 인가되지 않은 소스 및 드레인 영역과 채널 영역(18)은 소스 금속이 인가된 부분으로부터 MILC에 의한 결정화 현상이 전파된다. 도1f에서 화살표는 MILC의 진행 방향을 나타낸다. 콘택트 홀을 통하여 소스 금속이 인가된 부분부터 진행되기 시작하는 MILC 현상은 양쪽 콘택트 영역부터 진행되어 활성층의 전체 영역을 결정화시킨다.
도 1g는 열처리를 통하여 활성층을 결정화한 후에 콘택트 홀을 통하여 활성층의 소스 및 드레인 영역과 외부 회로를 접속시키는 콘택트 전극(19)을 형성한 상태의 단면도이다. 콘택트 전극은 스퍼터링, 가열 증착, CVD 등의 방법을 사용하여 덮개막 전체에 금속 또는 도핑된 폴리실리콘 등의 도전성 재료를 500-10,000Å, 양호하게는 2,000-6,000Å의 두께로 증착시키고 이 도전성 재료를 건식 또는 습식 에칭법에 의하여 원하는 형태로 패터닝하여 콘택트 전극을 형성한다. 콘택트 전극을 패터닝 한 후에는 활성층의 결정화 상태를 개선하기 위하여 고온로, 레이저 또는 고온 램프를 사용하여 추가의 열처리를 실행할 수 있다.
이상에서 도 1a 내지 도 1g를 참조하여 설명한 공정을 요약하면 도2의 흐름도와 같이 된다. 그러나, 도 1 및 도 2의 공정을 사용하는 경우는 다음과 같은 문제점이 있다. 도 1e에 도시된 MIC소스 금속을 증착하는 공정에서는 스퍼터링, 증기증착 장치와 같은 진공 장비를 사용하여야 한다. 또한, MIC 소스 금속을 증착한 후 기판을 도 1f에 도시된 바와 같이 열처리하기 위해서는 금속 증착에 사용된 진공 장치의 진공 상태를 해제하고 기판을 진공 장치에서 꺼내 고온로(furnace)에 장입하여야 한다. 이때, 기판의 열적 충격(thermal shock)을 막기 위하여 통상 로의 온도를 적절한 온도(~ 100oC)까지 낮춘 상태에서 기판을 장입하게 된다. 따라서, 열처리를 위하여 로의 온도를 적정 열처리 온도인 500oC 정도의 온도까지 상승시키는데 수 시간이 걸린다. 또한 같은 이유로 열처리가 끝난 다음에 로의 온도가 적당한 온도까지 내려간 후에 기판을 로에서 꺼내야 하므로 실제 기판이 로에 장입된 후 열처리가 완료되어 노에서 꺼낼 때 까지 소요되는 시간은 실제 열처리를 진행하는 시간에 비하여 매우 길게 된다. 열처리 후에 콘택트 전극 및 배선 금속을 증착하기 위하여 다시 스퍼터링, 증기증착 장치와 같은 진공 장비를 사용하여야 한다. 기판을 다시 진공 장치에 장입한 후 증착 공정을 진행하기 위해서는 진공 장비 내의 압력을 적정 수준으로 감압하기 위하여 긴 시간이 소요되게 된다.
본 발명은 이러한 공정상의 번잡함과 과도한 공정 지연의 문제를 해결하기 위한 박막트랜지스터 제작 공정과 이러한 공정에 사용되는 장치를 제공함을 목적으로 한다. 본 발명에서는 콘택트 홀을 형성한 후에 MIC 소스 금속을 증착하는 공정, 비정질실리콘의 결정화와 불순물의 활성화를 위한 열처리 공정과 배선 금속층을 증착하는 공정이 한 장치에서 진공 상태를 유지하며 연속적으로 이루어질 수 있도록 하여 제작 시간 및 제작 원가를 줄일 수 있는 방법 및 장치를 제공함을 목적으로 한다. 또한, 본 발명은 MIC 소스 금속을 증착하는 공정과 비정질 실리콘의 결정화와 불순물의 활성화를 위한 열처리 공정을 덮개막을 형성하는 공정 또는 게이트 절연막/게이트 전극을 형성하는 공정과 진공 상태를 유지하며 연속적으로 실행할 수 있는 방법 및 장치를 제공함을 목적으로 한다. 또한, 본 발명은 MIC 소스 금속을 증착 단계의 공정 순위에 따라 선택적으로 MIC 금속 소스를 증착하는 과정과 비정질 실리콘의 결정화와 불순물의 활성화를 위한 열처리 과정을 동시에 진행하거나; 비정질실리콘의 결정화와 불순물의 활성화를 위한 열처리 공정과 배선 금속층을 증착하는 공정을 동시에 진행하거나; 비정질실리콘의 결정화와 불순물의 활성화를 위한 열처리 공정과 콘택트 홀을 형성할 덮개막을 형성하는 공정을 동시에 진행할 수 있는 방법 및 장치를 제공하는 것을 목적으로 한다.
도 1a 내지 1g는 박막트랜지스터의 종래의 제작 공정을 나타내는 단면도.
도 2는 도 1의 제작 공정의 흐름도.
도 3a 내지 3e는 본 발명의 일 실시예에 따른 박막트랜지스터의 제작 공정을 나타내는 단면도.
도 4는 도 3의 제작 공정의 흐름도.
도 5는 본 발명의 제작 공정에 사용되는 박막트랜지스터 제작 장치의 한 실시예의 개략적 구성도.
도 6a 내지 6d는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제작 공정을 나타내는 단면도.
도 7은 도 6의 제작 공정의 흐름도.
도 8a 내지 8c는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제작 공정을 나타내는 단면도.
도 9는 도 8의 제작 공정의 흐름도.
도 10a 내지 10c는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제작 공정을 나타내는 단면도.
도 11은 도 10의 제작 공정의 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30: 기판
11, 31: 활성층
12, 32: 게이트 절연막
13, 33: 게이트 전극
14, 34: 덮개막
16, 36: MIC 소스 금속
19, 38: 콘택트 전극
도 3a 내지 3e는 비정질실리콘을 결정화하여 결정질 실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 본 발명의 하나의 실시예에 따른 공정을 나타낸다.
본 실시예에서는 우선 기판 위에 도 1을 참조하여 설명한 방법과 동일한 방법에 의해 기판(30) 상에 비정질 실리콘 활성층(31)을 증착하고, 게이트절연막(32) 및 게이트 전극(33)을 형성하고, 불순물을 주입한 후 덮개막(34)을 증착하고, 덮개막에 콘택트 홀(35)을 형성하고, 콘택트 홀 형성을 위하여 사용된 포토레지스트를 제거하여 도 3a와 같은 구조를 얻는다. 콘택트 홀(35)가 형성된 이후에 도 5를 참조하여 이하에서 설명하는 장치를 사용하여 MIC 소스 금속 증착 공정, 열처리 공정 및 배선 금속층 증착 공정을 일괄하여 진행한다. 도 1 및 2를 참조하여 설명한 공정에서는 통상 콘택트 홀을 형성하기 위하여 사용한 포토레지스트 등의 마스크를 제거하지 않은 상태에서 MIC 소스 금속을 증착시키고 포토레지스트를 리프트오프법 등을 사용하여 콘택트 홀을 통하여 노출된 활성층 영역을 제외한 다른 영역에 인가된 MIC 소스 금속을 제거한다(도 1e 참조). 그러나 본 실시예에서는 콘택트 홀(35)을 형성한 후에 MIC 소스 금속을 증착하기 전에 마스크로 사용된 포토레지스트를 제거한다. 그 후에 도 1e와 관련하여 설명한 바와 동일한 방식으로 MIC 소스 금속(36)을 덮개막 전체에 증착시켜 도 3b와 같은 구조를 형성한다. 이 과정에서 MIC 소스 금속은 덮개막(34) 외부 표면과 콘택트 홀(35) 내부에 증착되어 콘택트 홀을 통하여 노출된 활성층(31)의 표면에 MIC 소스 금속(36)이 인가되게 된다.
이후 도 3b의 구조를 이하에서 도 5를 참조하여 설명하는 장치를 사용하여 금속 증착에 사용된 진공 상태를 유지하면서, 도 1f와 관련하여 설명한 바와 동일한 조건으로 열처리하면 도 3c에 도시된 바와 같이 콘택트 홀(35)에 의하여 노출된 활성층 영역(31)에 인가된 MIC 소스 금속(36)으로부터 활성층의 결정화가 진행된다. 이때에, 덮개막(34)의 외부 표면이나 콘택트 홀의 내측 벽에 증착된 MIC 소스금속은 활성층을 구성하는 비정질 실리콘과 접촉하지 않으므로 활성층의 결정화에 영향을 미치지 않는다. 활성층의 결정화가 종료되면 진공 상태를 유지하면서 도 5의 장치 내에서 박막트랜지스터의 콘택트 전극 및 도전선을 형성할 배선 금속층(37)을 MIC 소스 금속(36)층 상에 증착하여 도 3d와 같은 구조를 형성한다. 본 발명의 실시예에서 배선 금속층(37)은 MIC 소스 금속(36)과 동일한 종류의 금속으로 형성될 수도 있다. 또한, 필요에 따라 MIC 소스 금속층이 배선 금속층으로 사용될 수 있도록 이들을 한번에 일체로 형성하고 열처리할 수도 있다. 본 발명에서 사용하는 MIC 소스 금속은 양호한 도전성을 가지므로 콘택트 전극과 활성층 사이에 MIC 소스 금속층이 개재되는 경우 트랜지스터의 활성층 상부에 전도성이 양호한 실리사이드를 형성하게 되어 접촉 저항을 낮추는 부가적 효과가 있다.
배선 금속층이 형성된 후에 도 3e와 같이 배선 금속층(37)을 에칭 등의 방법을 사용하여 콘택트 전극(38) 등의 원하는 배선 소자 형태로 패터닝하여 박막트랜지스터가 완성된다. 배선 소자를 패터닝 하기 전이나 후에 선택적으로 전술한 바와 같이 기판의 이차 열처리를 실행할 수도 있다.
이상에서 설명한 공정을 정리하면 도 4의 흐름도와 같이 된다. 본 실시예의 방법을 사용하면 MIC 소스 금속을 증착하는 공정에서부터 배선 금속층을 증착하는 공정(점선 내의 공정)이 포토레지스트를 형성하거나 패터닝하는 과정이 없이 진행되므로 이들 공정 모두를 진공 상태를 유지하며 하나의 장치 내에서 연속적으로 실행할 수 있다. 따라서, 본 실시예의 방법을 사용하면 소스 금속을 증착하는 공정, 열처리 공정 및 배선 금속층을 증착하는 공정이 하나의 장비 내에서 공정 중단 없이 일괄적으로 진행될 수 있어 박막트랜지스터의 제작 시간 및 비용을 크게 절감시킬 수 있는 장점이 있다.
도 5는 본 발명에 의한 방법의 실행에 사용되는 장치의 개략적 구성을 예시한다. 도 3 및 도 4와 관련하여 설명된 일괄 공정을 실행하기 위하여 도 5의 장치는 로드록 시스템(load lock system; 51), MIC 소스 금속을 증착 하기 위한 챔버(52), 열처리를 진행하는 고온 챔버(53 내지 57), 및 배선 금속을 증착 하기 위한 챔버(58), 기판의 이송을 위한 로봇 암(59)으로 구성된 클러스터 형태를 가진다. 여기서, 각 챔버의 개수나 배치는 공정 조건에 따라 적절히 변경하여 생산성을 최대화 할 수 있다. 기판이 로드록 시스템(51)을 통하여 장치 내에 장입되고, 기판의 처리가 모두 종료되어 기판이 로드록 시스템을 통하여 장치 밖으로 나갈 때까지 장치 내부는 진공 상태로 유지된다. 도 5의 장치 의 운전 중 내부 압력은 통상 10 torr ~ 1X10-10torr로 유지된다.
선택적으로 로드록 시스템(51)은 기판을 적당한 온도로 가열할 수 있는 가열 시스템을 포함할 수 있는데 이때, 기판은 로드록 시스템에 장입된 후에 적절한 온도로 가열된다. 이 때, 가열하는 온도는 상온의 기판이 바로 가열될 때 열충격에 의해 변형이나, 기계적 손상을 받지 않는 온도이어야 하는데, 대략 100 ~ 200oC 정도가 적당하다. 로드록 시스템에 장입되어 적절한 온도로 예열된 기판은 로봇암(59)에 의하여 MIC 소스 금속 증착을 위한 챔버(52)로 이동된다. 선택적으로 로봇암에도 기판을 가열할 수 있는 장치를 설치할 수 있다. MIC 소스 금속을 증착하는 챔버(52)의 기판 홀더는 항상 가열된 상태로 있게 된다. 하지만, 기판의 온도가 이미 적당한 온도로 가열되어 있는 상태이므로 기판을 챔버(52)에 장입하였을 때 기판에 미치는 열적 충격은 매우 작아, 기판을 챔버(52) 내로 바로 장입하더라도 크게 문제가 되지 않는다. 금속 소스가 증착되는 동안에 기판은 200oC 이상의 온도, 바람직하게는 400 ~ 600oC 정도의 온도로 가열된다. 따라서, 니켈과 같은 MIC 소스 금속이 증착 되는 동안에 소스 금속과 비정질실리콘이 접촉하고 있는 부분에서는 결정화가 일어난다. 즉, 소스 금속이 증착되는 동안에도 기판에는 결정화 열처리가 동시에 진행되게 된다. MIC 소스 금속의 증착을 위한 장치로는 스퍼터링(Sputtering), 증기증착법(Evaporation), 전자빔 증기증착법(e-beam evaporation), CVD법등이 사용될 수 있으며, 보통의 경우 스퍼터링을 사용한다.
MIC 소스 금속 증착이 끝난 기판은 바로 로봇암(59)에 의해 열처리를 진행할 챔버(53)로 이동하게 된다. 본 장치에서는 기판의 이동이 진공 중에서 일어나며, 또한 로봇암에도 기판을 가열하는 장치가 제공될 수 있으므로 챔버(52)에서 나온 기판의 온도가 이동 중에 급격히 떨어지는 문제가 발생하지 않는다. 열처리를 위한 챔버들(53 내지 57)은 항상 MIC 및 MILC에 의하여 비정질 실리콘을 결정화시킬 수 있는 온도, 즉 양호하게는 400-700oC의 온도로 유지되므로 기판이 챔버 내로 장입된 직후부터 기판의 열처리가 진행된다. 전술한 바와 같이 도 2의 종래의 공정에서는 MIC 소스 금속을 증착한 후에 진공 상태를 해제하고 포토리지스트를 제거한 후에 다시 진공상태에서 기판을 열처리하여야 하므로 공정이 복잡하고, 챔버를 진공화하고 기판 및 로를 기판의 예열 온도로부터 결정화 열처리 온도로 가열하기 위하여 통상 2시간 이상이 소요되는 문제가 있었다. 그러나, 본 발명의 제작 공정과 장치를 사용하면 MIC 소스 금속의 증착시에 이미 기판이 결정화 열처리 온도로 가열되고 부분적으로 결정화가 개시된 상태에서 정상적인 열처리 온도로 가열된 열처리 챔버 내로 직접 이동되어 바로 열처리가 진행되므로 로의 온도를 열처리 온도까지 올리는 시간을 절감할 수 있으므로 공정의 생산성을 크게 높일 수 있다. 결정화 열처리 공정에서는 또한 활성층에 주입된 불순물의 활성화도 동시에 진행될 수 있다.
열처리를 위한 고온 챔버에서는 배치 형식(batch type)으로 기판의 열처리가 진행된다. 즉, 고온 챔버(53 내지 57)에는 여러 개의 슬롯이 있어서 동시에 여러 개의 기판을 열처리 할 수 있다. 열처리는 진공 중에서 실행되며, 가열을 위한 방법으로는 고온 플레이트에 의한 열전도를 이용하는 방법 또는 빛을 사용하여 가열하는 방법, 유도 가열법등이 사용될 수 있다. 결정화 열처리에 소요되는 시간이 MIC 소스 금속의 증착이나 열처리 공정 이후의 배선 금속 증착 공정에 비하여 상대적으로 길기 때문에 열처리 챔버는 2개 이상이 설치되는 것이 통상적이다. 도 5에서는 열처리 챔버의 수가 5개로 되어 있으나 이는 각 공정의 소요 시간을 고려하여 적절히 변경될 수 있다. 또한, 각 열처리 챔버의 온도 및 가열 방법은 공정 조건에 따라 상이할 수 있다.
열처리가 끝난 기판은 배선 금속 증착을 위한 챔버(58)로 이동된다. 배선 금속을 증착하는 동안에도 기판은 적당한 온도로 유지된다. 배선 금속 증착시의 기판의 온도는 결정화 열처리를 위한 온도에 비해서는 낮은 온도 즉, 100 ~ 400oC 정도, 바람직하게는 150 ~ 300oC 정도의 온도로 유지된다. 따라서, 배선 금속을 증착한 후에는 기판은 상온에 노출하기에 적당한 온도까지 냉각된 상태가 된다. 따라서, 금속배선 증착이 끝난 기판은 별도의 냉각 과정을 거치지 않고 로드록 시스템(51)을 거쳐 장치 밖으로 나오게 된다. 하지만, 선택적으로 로드록 시스템으로 나가기 전에 별도의 냉각실(도시하지 않음)를 거칠 수 도 있으며 로드록에서 기판의 냉각을 진행할 수도 있다. 이 경우에는 기판의 냉각을 위해 질소, 아르곤 등의 비활성 가스를 챔버 내에 주입하는 방법을 사용할 수도 있다. 배선 금속 증착을 위한 방법 역시 스퍼터링(sputtering), 증기증착법(Evaporation), 전자빔 증기증착법(e-beam evaporation), CVD법 등이 사용될 수 있으며, 보통의 경우 스퍼터링을 사용한다.
그 이후에 선택적으로 결정성 향상을 위한 추가 열처리를 같은 장비에서 진행할 수도 있으며, 도 2에 나타낸 바와 같이 배선 금속층을 패터닝한 후에 진행할 수도 있다.
도 6a 내지 6d는 결정질실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 본 발명의 제2 실시예의 공정의 특징부를 나타내는 단면도이다. 이하에서 설명하는 본 발명의 실시예들의 각 공정의 환경 및 조건은 별도로 설명이 없는 한 이상에서 설명한 박막트랜지스터 제조 공정과 동일한 것으로 이해하여야 한다. 도 6의 실시예에서는 기판(60) 상에 형성된 활성층(61)에 게이트 절연막(62) 및 게이트 전극(63)을 형성하고 불순물을 주입한 후(도 1c 참조) 바로 덮개막을 형성하지 아니하고 MIC 소스 금속(64)을 증착하여 도 6a의 구성을 얻는다. 이때 MIC 소스 금속(64)가 채널 영역에 바로 접촉하여 트랜지스터의 특성을 저하시키는 문제를 방지하기 위하여 게이트 절연막(62)이 게이트 전극(63)의 폭보다 크도록 형성된다. 이어서 기판을 열처리하여 도 6b와 같이 비정질 실리콘의 결정화 및 활성층에 주입된 불순물의 활성화를 진행시킨다. 이때 MIC 소스 금속과 접하는 소스(61S) 및 드레인(61D) 영역에서는 MIC 소스 금속에 의하여 직접 결정화가 이루어지고, 채널(61C) 영역에서는 소스 및 드레인 영역으로부터 전파되는 MILC에 의하여 결정화가 이루어진다. 도 6b의 화살표는 열처리 공정 중의 MILC의 진행 방향을 나타낸다. 결정화 공정 이후에 도 6c와 같이 활성층(61) 및 게이트 전극(63) 상에 덮개막(65)을 증착시킨다. 이어서 덮개막에 콘택트 홀을 형성하고 배선 금속(66)을 증착시키고 패너닝하여 도 6d와 같은 박막트랜지스터를 완성한다. 이러한 공정을 요약하면 도 7의 흐름도와 같이 된다.
도 7의 공정을 따르는 경우에도 상기한 MIC 소스 금속의 증착, 열처리, 덮개막 증착 공정(점선 내의 공정)을 진공 중에서 연속적으로 실행할 수 있으므로 도 5와 같은 하나의 장비 내에서 상기한 공정들을 일괄적으로 진행할 수 있다. 도 7의 공정에 의해 박막트랜지스터를 제작하는 경우에는 도 5의 장치에서 배선 금속층 증착을 위한 챔버(58)을 실리콘 산화막이나, 실리콘 질화막 등의 절연막 증착이 가능한 챔버로 변경함으로써, 상기한 공정들을 하나의 장비에서 진행할 수 있다. 이 때. 절연막 증착을 위한 방법으로는 PE-CVD, LP-CVD, AP-CVD등의 화학 증기증착법이 주로 사용되나, 스퍼터링, 증기증착법 등도 사용이 가능하다.
도 8a 내지 8c는 결정질실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 본 발명의 제3 실시예에 따른 공정의 특징부를 보여주는 단면도이다. 본 실시예에서는 기판(80)에 비정질 실리콘을 증착하고 패터닝하여 활성층(81)을 형성한 후에 바로 MIC 소스 금속(82)을 증착하여 도 8a와 같은 구조를 형성한다. 이어서 기판(80) 및 활성층(81)을 가열하여 MIC에 의한 결정화를 유도한다(도 8b). 그 후에 결정화된 활성층(81) 상에 게이트 절연막(83)과 게이트 전극(84)을 증착하고 패터닝하여 도 8c의 구조를 형성한다. 이어서 게이트 전극(84)을 마스크로 하여 불순물을 주입하고 덮개막을 증착하고 패터닝하여 콘택트 홀 및 콘택트 전극을 형성하여 박막트랜지스터를 완성한다. 이러한 공정을 요약하면 도 9의 흐름도와 같이 된다.
본 실시예에서는 MIC소스 금속(82)의 증착 공정과 열처리가 게이트 절연막(83)을 형성하기 이전에 실행되는데, 이러한 공정은 열처리시에 게이트 절연막이 손상되는 것을 막기 위하여 주로 채택된다. 이러한 공정 순서를 따르는 경우에는 도 9에서 MIC소스 금속의 증착, 열처리, 게이트 절연막 증착, 게이트 전극 증착(점선 내의 공정)을 하나의 장비에서 진행할 수 있다. 이런 한 경우에는 도 5의 장치에서 배선 금속층 증착 챔버를 게이트 전극 증착에 사용할 수 있으나, 이 챔버 앞에 게이트 절연막 증착을 위한 챔버를 추가로 설치할 필요가 있다. 이 경우 사용되는 절연막 증착 챔버는 상기 제2 실시예에서 사용되는 절연막 증착 챔버와 동일한 형태 및 사양을 가질 수 있다.
도 10a 내지 10c는 결정질실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 본 발명의 제4 실시예에 따른 공정의 특징부를 보여주는 단면도이다. 본 실시예에서는 기판(100) 위에 형성된 활성층 상(101)에 게이트 절연막(102)을 증착하고 패터닝 한 후에 MIC 소스 금속을 증착(103)하여 도 10a의 구조를 형성한다. 이어서 도 10b와 같이 활성층의 결정화 열처리를 진행하는데 이때 MIC 소스 금속과 접하는 영역(즉, 소스 및 드레인 영역)은 MIC 소스 금속(103)에 의하여 직접 결정화되고 게이트 절연막(102) 아래 영역은 소스 및 드레인 영역으로부터 전파되는 MILC에 의하여 결정화된다. 도 10b에서 화살표는 열처리 중의 MILC 진행방향을 나타낸다. 열처리 종료 후 게이트 전극(104)을 증착하고 패터닝하여 도 10c의 구조를 형성한다. 이어서 게이트 전극을 마스크로 하여 불순물을 주입하고 이하 도 8의 제3 실시예와 동일한 방법으로 박막트랜지스터를 완성한다.
이상의 공정을 요약하면 도 11의 흐름도와 같이 된다. 도 11의 공정 순서를 따르는 경우에는 MIC 소스 금속의 증착, 열처리, 게이트 전극 증착 공정(점선 내의 공정)을 하나의 장비에서 진행할 수 있다. 이러한 경우에는 도 5의 장치에서 배선 금속층 증착 챔버(58)을 사용하여 게이트 전극을 증착시킬 수 있으므로 도 5의 장비의 구조를 변경하지 아니하고 본 실시예의 공정을 실행할 수 있다. 이상의 실시예에서 설명한 바와 같이 도 5의 장비의 구조를 간단히 변경하여 본 발명의 모든 실시예의 공정에서 결정화 열처리 공정을 포함하는 다수의 공정을 하나의 장비에서 연속적 및 일괄적으로 실행할 수 있다.
본 발명의 공정을 사용하면 박막트랜지스터의 제작 공정에서 MIC 소스 금속의 증착, 열처리, 배선 금속층의 증착 또는 MIC 소스 금속의 증착, 열처리와 덮개막의 증착 공정과 같은 일련의 공정을 하나의 장비 내에서 진공을 유지하며 기판이 가열된 상태에서 연속적으로 실행할 수 있으므로 열처리를 위하여 로의 온도를 올리고, 또 열처리가 끝난 다음에 온도를 내리는 시간을 요하지 않아, 박막트랜지스터 제작 공정에 소요되는 시간을 크게 줄이고 생산성을 증가시킬 수 있다. 또한, 본 발명은 MIC 소스 금속을 증착 단계의 공정 순위에 따라 선택적으로 MIC 금속 소스를 증착하는 과정과 비정질 실리콘의 결정화와 불순물의 활성화를 위한 열처리 과정을 동시에 진행하거나; 비정질실리콘의 결정화와 불순물의 활성화를 위한 열처리 공정과 배선 금속층을 증착하는 공정을 동시에 진행하거나; 비정질실리콘의 결정화와 불순물의 활성화를 위한 열처리 공정과 콘택트 홀을 형성할 덮개막을 형성하는 일련의 공정을 하나의 장비에서 연속적으로 진행할 수 있으므로 박막트랜지스터 제조 장비의 가격을 크게 낮춰 제품의 제조 원가를 절감시키는 효과가 있다. 또한, 본 발명의 방법에 의하면 장비의 간단한 변경만으로 열처리 공정을 포함한 박막트랜지스터의 여러 제작 공정을 하나의 장치에서 실행하는 것이 가능하다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 예를 들어, 이상의 실시예는 박막트랜지스터를 제작하는 공정을 예로 들어 설명되었으나 본 발명의 방법은 결정질 실리콘 활성층을 포함하는 다양한 반도체 소자의제작에 사용될 수 있다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.

Claims (33)

  1. 비정질 실리콘을 열처리하여 결정화된 활성층을 포함하는 반도체 소자를 제작하는 방법에 있어서, 상기 비정질 실리콘을 결정화하는 상기 열처리 단계가 상기 열처리 단계 전후의 물질 증착 단계들 중 적어도 하나와 동일한 장비 내에서 연속적으로 실행되는 반도체 소자 제작 방법.
  2. 제 1항에 있어서,
    상기 열처리 단계 전후의 상기 증착 단계들이 각각 MIC 소스 금속을 인가하는 단계 및 결정화된 상기 활성층 상에 배선 금속층을 증착하는 단계인 반도체 소자 제작 방법.
  3. 제 1항에 있어서,
    상기 열처리 단계 전후의 상기 증착 단계들이 각각 MIC 소스 금속을 인가하는 단계 및 콘택트 홀을 형성하기 위한 덮개막을 형성하는 단계인 반도체 소자 제작 방법.
  4. 제 1항에 있어서,
    상기 열처리 단계 전후의 상기 증착 단계들이 각각 MIC 소스 금속을 인가하는 단계 및 결정화된 상기 활성층 상에 게이트 절연막과 게이트 전극을 형성하는 단계인 반도체 소자 제작 방법.
  5. 제 1항에 있어서,
    상기 열처리 단계 전후의 상기 증착 단계들이 각각 MIC 소스 금속을 인가하는 단계 및 게이트 전극을 형성하는 단계인 반도체 소자 제작공정.
  6. 제 2항 내지 제 5항 중 어느 한 항에 있어서,
    MIC소스 금속을 증착하는 상기 단계에서 상기 반도체 소자의 기판이 가열되는 반도체 소자 제작 방법.
  7. 제 6항에 있어서,
    상기 기판의 가열온도가 200oC 이상인 반도체 소자 제작 방법.
  8. 제 1항 내지 제5항 중 어느 한 항에 있어서,
    상기 열처리 단계가 진공 중에서 행해지는 반도체 소자 제작 방법.
  9. 제 8항에 있어서,
    상기 열처리 단계의 진공도가 10 ~ 1X10-10토르(torr)인 반도체 소자 제작 방법.
  10. 제 8항에 있어서,
    상기 열처리 단계의 온도가 300oC 이상인 반도체 소자 제작 방법.
  11. 제 2항에 있어서,
    상기 금속 배선층을 증착하는 단계에서 상기 반도체 소자의 기판을 가열하는반도체 소자 제작 방법.
  12. 제 11항에 있어서,
    상기 금속 배선층 증착시의 가열 온도가 상기 활성층의 열처리 온도보다 낮은 반도체 소자 제작 방법.
  13. 제 1항 내지 제5항에 있어서,
    상기 활성층의 열처리 단계에서 상기 활성층에 주입된 불순물이 동시에 활성화되는 반도체 소자 제작 방법.
  14. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 활성층의 열처리 단계 후에 결정성 향상을 위하여 추가의 열처리 단계를 포함하는 반도체 소자 제작 방법.
  15. 제 2항에 있어서,
    상기 MIC 소스 금속이 상기 금속 배선층으로 사용되는 반도체 소자 제작 방법.
  16. 제 3항에 있어서,
    상기 덮개막을 형성하는 단계에서 상기 반도체 소자 기판을 가열하는 반도체 소자 제작 방법.
  17. 제 16항에 있어서,
    기판의 가열 온도가 상기 활성층의 열처리 온도보다 낮은 반도체 소자 제작 방법.
  18. 제 2항 내지 제 5항 중 어느 한 항에 있어서,
    상기 MIC 소스 금속으로서 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Ti, Tr, Ru, Rh, Cd 또는 Pt 중 하나 또는 이들을 두 가지 이상 조합하여 사용하는 반도체 소자 제작 방법.
  19. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 반도체 소자가 박막트랜지스터인 반도체 소자 제작 방법.
  20. 비정질 실리콘을 열처리하여 결정화된 활성층을 포함하는 반도체 소자를 제작하는 장치에 있어서,
    비정질 실리콘을 결정질 실리콘으로 결정화하는 열처리를 실행하는 하나 이상의 열처리 챔버;
    하나 이상의 물리적 증기 증착(Physical Vapor Deposition; PVD)을 실행하는 챔버 또는 하나 이상의 화학적 증기 증착(Chemical Vapor Deposition; CVD)을 실행하는 챔버를 포함하여, 상기 열처리 챔버 및 상기 증착 챔버에서 상기 반도체 소자를 제조하기 위한 열처리 공정 및 증착 공정을 연속적으로 실행하는 반도체 소자 제작 장치.
  21. 제 20항에 있어서,
    상기 PVD 챔버 및 상기 CVD 챔버를 동시에 포함하는 반도체 소자 제작 장치.
  22. 제 20항에 있어서,
    상기 반도체 소자의 기판을 장치 내로 장입하거나 밖으로 인출하기 위하여 사용되는 로드록 시스템; 상기 기판을 장치 내에서 이송하기 위한 로봇암; 상기 기판을 냉각시키기 위한 냉각 챔버를 더 포함하는 반도체 소자 제작 장치.
  23. 제 20항에 있어서,
    상기 PVD 챔버 또는 상기 CVD 챔버가 가열 장치를 포함하는 반도체 소자 제작 장치.
  24. 제 20항에 있어서,
    상기 열처리 챔버의 수가 상기 증착 챔버의 수보다 많은 반도체 소자 제작 장치.
  25. 제 22항에 있어서,
    상기한 로드록 시스템이 상기 기판의 예열을 위한 가열 장치를 포함하는 반도체 소자 제작 장치.
  26. 제 22항에 있어서,
    상기 로봇암이 가열 장치를 포함하는 반도체 소자 제작 장치.
  27. 제 20항에 있어서,
    상기 열처리 챔버가 열전도나 복사 현상을 이용하여 기판을 가열하는 반도체 소자 제작 장치.
  28. 제 20항에 있어서,
    상기 장치의 구조가 클러스터(cluster) 구조인 반도체 소자 제작 장치.
  29. 제 20항에 있어서,
    상기 PVD 챔버가 MIC 소스 금속과 금속 배선층을 증착하는 반도체 소자 제작 장치.
  30. 제 20항에 있어서,
    상기 PVD 챔버가 MIC 소스 금속을 증착하고 상기 CVD 챔버가 반도체 소자의 덮개막을 증착하는 반도체 소자 제작 장치.
  31. 제 20항에 있어서,
    상기 PVD 챔버 중의 하나는 MIC 소스 금속을 증착하기 위하여 사용되고, 다른 하나는 게이트 전극을 증착하기 위하여 사용되며, 상기 CVD 챔버는 게이트 절연막을 증착하기 위하여 사용되는 반도체 소자 제작 장치.
  32. 제 20항에 있어서,
    상기 열처리 챔버가 진공 중에서 반도체 소자를 열처리하는 반도체 소자 제작 장치.
  33. 제 32항에 있어서,
    공정 중 상기 열처리 챔버의 온도가 300oC 이상이고 압력이 10 ~ 1X10-10토르(torr)인 반도체 소자 제작 장치.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100867533B1 (ko) * 2002-08-28 2008-11-10 하이디스 테크놀로지 주식회사 박막트랜지스터 디스플레이 장치의 제조방법
KR100466628B1 (ko) 2002-11-12 2005-01-15 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
US6764883B1 (en) * 2003-01-07 2004-07-20 International Business Machines Corp. Amorphous and polycrystalline silicon nanolaminate
KR100611224B1 (ko) * 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR20050106256A (ko) * 2004-05-04 2005-11-09 네오폴리((주)) 금속유도측면결정화를 이용한 박막 트랜지스터의 제조방법
KR100623689B1 (ko) * 2004-06-23 2006-09-19 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
JP4649896B2 (ja) * 2004-07-09 2011-03-16 日本電気株式会社 半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置
KR100659759B1 (ko) 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
TWI312545B (en) * 2004-10-22 2009-07-21 Ind Tech Res Inst Method of enhancing laser crystallization for poly-silicon fabrication
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
KR100776362B1 (ko) * 2004-12-03 2007-11-15 네오폴리((주)) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
KR100576826B1 (ko) * 2004-12-15 2006-05-10 삼성전자주식회사 니켈 샐리사이드 공정 및 이를 사용한 반도체 소자의제조방법
US7309895B2 (en) 2005-01-25 2007-12-18 Hewlett-Packard Development Company, L.P. Semiconductor device
KR100653853B1 (ko) * 2005-05-24 2006-12-05 네오폴리((주)) 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
US8222646B2 (en) * 2005-07-08 2012-07-17 The Hong Kong University Of Science And Technology Thin-film transistors with metal source and drain and methods of fabrication
TWI295816B (en) * 2005-07-19 2008-04-11 Applied Materials Inc Hybrid pvd-cvd system
US7687334B2 (en) * 2006-03-23 2010-03-30 Board Of Trustees Of The University Of Arkansas Fabrication of large grain polycrystalline silicon film by nano aluminum-induced crystallization of amorphous silicon
US20080233718A1 (en) * 2007-03-21 2008-09-25 Jia-Xing Lin Method of Semiconductor Thin Film Crystallization and Semiconductor Device Fabrication
KR100844564B1 (ko) * 2007-03-22 2008-07-08 주식회사 디엠에스 저온 폴리 실리콘 결정화를 위한 금속촉매 도핑 방법
US8575614B2 (en) * 2007-04-25 2013-11-05 Sharp Kabushiki Kaisha Display device
US7851352B2 (en) * 2007-05-11 2010-12-14 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of semiconductor device and electronic device
KR101002665B1 (ko) * 2008-07-02 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
JP5360959B2 (ja) * 2008-10-24 2013-12-04 三菱マテリアル株式会社 バリア膜とドレイン電極膜およびソース電極膜が高い密着強度を有する薄膜トランジスター
US8536043B2 (en) 2011-01-31 2013-09-17 International Business Machines Corporation Reduced S/D contact resistance of III-V MOSFET using low temperature metal-induced crystallization of n+ Ge
US8841674B2 (en) * 2011-06-30 2014-09-23 Broadcom Corporaton Field transistor structure manufactured using gate last process
US20130196466A1 (en) * 2012-01-30 2013-08-01 First Solar, Inc Method and apparatus for producing a transparent conductive oxide
CN102751200B (zh) * 2012-06-29 2015-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法
JP6112940B2 (ja) * 2012-07-05 2017-04-12 三菱電機株式会社 半導体装置の製造方法
WO2020133059A1 (zh) * 2018-12-27 2020-07-02 深圳市柔宇科技有限公司 一种功能器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5259881A (en) * 1991-05-17 1993-11-09 Materials Research Corporation Wafer processing cluster tool batch preheating and degassing apparatus
US4715764A (en) * 1986-04-28 1987-12-29 Varian Associates, Inc. Gate valve for wafer processing system
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
JP3165304B2 (ja) * 1992-12-04 2001-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体処理装置
US5934856A (en) * 1994-05-23 1999-08-10 Tokyo Electron Limited Multi-chamber treatment system
JP3288200B2 (ja) * 1995-06-09 2002-06-04 東京エレクトロン株式会社 真空処理装置
US5994164A (en) * 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
US6235634B1 (en) * 1997-10-08 2001-05-22 Applied Komatsu Technology, Inc. Modular substrate processing system
US6309951B1 (en) * 1998-06-10 2001-10-30 Lg. Philips Lcd Co., Ltd. Method for crystallizing amorphous silicon
KR100305527B1 (ko) * 1998-07-09 2001-11-01 니시무로 타이죠 반도체장치의 제조방법 및 제조장치
US6106634A (en) * 1999-02-11 2000-08-22 Applied Materials, Inc. Methods and apparatus for reducing particle contamination during wafer transport
KR100317639B1 (ko) * 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터와 액정표시장치 및 그 제조방법
JP3438658B2 (ja) * 1999-07-22 2003-08-18 ウシオ電機株式会社 ランプユニット及び光照射式加熱装置
JP3432187B2 (ja) * 1999-09-22 2003-08-04 シャープ株式会社 半導体装置の製造方法
KR100473997B1 (ko) * 2000-10-06 2005-03-07 엘지.필립스 엘시디 주식회사 박막 트랜지스터 제조방법
KR100715908B1 (ko) * 2000-12-29 2007-05-08 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법

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