KR100566893B1 - 결정질 활성층을 포함하는 박막트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 MILC를 이용하여 결정질 실리콘 박막트랜지스터를 제조하는 방법에 관한 것으로서, MILC에 의한 결정화가 완료된 후에 활성층에 도펀트를 주입하는 방법을 특징으로 한다. 본 발명은 도펀트의 주입이 MILC에 의한 결정화에 악영향을 주는 것을 방지할 수 있고, 도펀트의 주입에 의하여 활성층의 소스 및 드레인 영역의 비정질화를 유도하여 채널 영역에 잔류하는 금속 성분을 게터링하는 효과가 있다.
박막트랜지스터, 폴리실리콘, 게터링, MILC
Description
도 1은 기판 상에 비정질 실리콘 아일랜드를 형성한 상태를 보여주는 단면도.
도 2는 비정질 실리콘 아일랜드에 게이트 절연층과 게이트 전극을 형성한 상태를 보여주는 도면.
도 3은 도펀트의 종류 및 주입 농도에 따른 MILC 속도의 변화를 보여주는 그래프.
도 4는 기판과 박막트랜지스터 상에 결정화유도 금속을 증착한 상태를 보여주는 도면.
도 5는 결정화 열처리를 실행하는 상태를 보여주는 도면.
도 6은 결정화된 활성층에 도펀트를 주입하는 공정을 보여주는 도면.
도 7은 기판에 활성화 열처리를 실행하는 상태를 보여주는 도면.
도 8은 트랜지스터에 덮개막과 콘택트 전극을 형성한 상태를 보여주는 도면.
본 발명은 결정질 실리콘 활성층을 포함하는 박막트랜지스터(Thin Film Transistor)의 제조 방법에 관한 것으로서 특히 금속유도측면결정화법(Metal Induced Lateral Crystallization; MILC)을 이용하여 결정질 실리콘 박막트랜지스터를 제조하는 공정에서 활성층의 결정화 속도를 향상시키고 채널 영역에 잔류하는 금속 성분의 농도를 낮추는 방법에 관한 것이다.
현재 소자가 대면적, 고집적화 됨에 따라 트랜지스터 소자가 박막화 되고, 이에 따라서 LCD 등의 디스플레이 장치에 사용되는 비정질 실리콘 박막 트랜지스터가 다결정 실리콘 박막트랜지스터로 대체되고 있는 실정이다. 비정질 실리콘 박막 트랜지스터는 통상 공정 온도가 350℃ 이하로 유리, 석영 등의 투명 기판에 쉽게 만들 수 있지만, 전자 이동도(electron mobility)가 낮아 고속 동작 회로에는 사용하기 곤란하다. 한편, 다결정 실리콘은 비정질 실리콘에 비하여 전자 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 고해상도, 대면적 소자의 트랜지스터로 사용하기에 유리하다.
다결정 실리콘 박막트랜지스터는 유리, 석영 등의 투명 기판에 비정질 실리콘을 증착시키고 비정질 실리콘을 열처리하여 결정화시키는 방법을 사용하여 제작된다. 비정질 실리콘을 증착한 후 다결정으로 결정화하는 방법으로는 고상결정화법(SPC: Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA: Eximer Lazer Annealing), 금속유도측면결정화법(MILC: Metal Induced Lateral Crystallization) 등이 사용된다. SPC법은 600℃ 이상의 반응로(furnace) 내에서 장시간 열처리하여 다결정 실리콘 박막을 제작하는 비교적 간단한 결정화 방법이나, 높은 결정화 온도와 긴 열처리 시간이 필수적이다. 그리고 결정화된 결정립 내부에 많은 결함이 있어 소자 제작에 어려움이 있으며, 유리기판의 변형 온도 이상인 높은 결정화 온도로 인하여 유리기판을 사용할 수 없다는 단점이 있다.
ELA법은 짧은 파장의 강한 에너지를 가지는 엑시머 레이저를 순간적으로 조사하여 박막을 결정화하는 방법으로 400℃ 이하의 저온 결정화가 가능하고, 결정립의 크기가 크고 우수한 특성을 가진 결정립의 제조가 가능하지만, 결정화가 불균일하게 진행되고 고가의 부대장비를 필요로 하기 때문에 대량 생산 및 대면적의 소자를 제작하기가 어렵다.
금속유도측면결정화법(MILC: Metal Induced Lateral Crystallization)은 비정질 실리콘의 일부에 니켈 등의 결정화 유도금속을 증착한 후에 열처리를 하여 비정질 실리콘을 결정화시키는 방법이다. 이 방법은 RTA 또는 ELA법을 사용하여 결정화 열처리를 실시할 수도 있으나 기판을 가열로 내에서 400-600oC 정도의 온도로 가열하여 효과적으로 실리콘의 결정화를 유도할 수 있다. MILC는 가열로에서 다량의 기판을 가열할 수 있으므로 생산성이 높고, 레이저 열처리 방법에 비하여 결정의 균일성, 수율이 높은 장점이 있다.
MILC를 이용한 종래의 결정질 박막트랜지스터 제작 공정은 실리콘 활성층에 도펀트를 주입한 후에 결정화 열처리를 실행하여 결정화 열처리 과정에서 도펀트의 활성화가 동시에 이루어지도록 하는 방법을 사용하였다. 이러한 방법은 도펀트 활성화를 위한 별도의 열처리 과정을 생략할 수 있는 장점이 있으나, 비정질 실리콘에 주입된 도펀트가 때때로 MILC에 의한 결정화 속도를 저하시키는 문제가 발견되었다. 이는 활성층의 결정화에 요구되는 열처리 시간을 연장시켜 공정의 생산성을 저하시키게 된다. 또한 MILC를 사용하여 제작된 박막트랜지스터는 실리콘의 결정화를 유도하기 위해서 사용된 금속 성분이 활성층에 잔류하여 특히 오프 전류와 같은 트랜지스터의 전기적 특성을 열화시키는 문제가 발생한다. 따라서 박막트랜지스터의 활성층 내 금속 농도를 저하시켜야 한다는 점이 MILC를 사용한 박막트랜지스터 제조 시 매우 중요한 기술적 요구 사항이다.
본 발명은 MILC를 이용하여 결정질 실리콘 박막트랜지스터를 제조하는 종래의 공정에서 도펀트에 의한 활성층의 결정화 속도가 저하되는 문제를 방지하는 동시에 결정화된 활성층의 채널 영역에 잔류하는 금속 성분의 농도를 효과적으로 저하시키는 방법을 제공하는 것을 목적으로 한다.
본 발명은 절연 기판 상에 결정질 실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 공정에서, 실리콘 활성층에 게이트를 형성하고 게이트를 마스크로 사용하여 MILC를 유도하는 금속을 활성층에 인가하고 열처리를 실행하여 실리콘 활성층을 결정화한 후에 실리콘 활성층에 불순물을 주입하고 활성층의 활성화 열처리를 실행하는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 MILC를 사용하여 결정질 박막트랜지스터를 제작하는 종래 공정의 기술적 문제와 종래 기술의 문제를 해결하는 본 발명의 실시예를 설명한다.
도 1은 박막트랜지스터 구동 디스플레이의 기판(10) 상에 비정질 실리콘 박막(11)이 형성된 상태를 보여준다. LCD 및 OELD와 같은 박막트랜지스터 구동 디스플레이 장치는 통상 무알칼리 유리, 석영 또는 산화 실리콘 등으로 제작된 투명 기판이 사용된다. 선택적으로는 기판으로부터 비정질 실리콘 박막으로 오염 물질이 확산되는 것을 방지하기 위해, 기판과 비정질 실리콘 박막 사이에 버퍼층(도시되지 않음)을 형성할 수 있다. 버퍼층은 산화실리콘(SiO2), 실리콘 질화물(SiNx), 산화실리콘질화물(SiOxNy) 또는 이들의 복합층을 PECVD(plasma-enhanced chemical vapor deposition), LPCVD(low-pressure chemical vapor deposition), APCVD(atmosphere pressure chemical vapor deposition), ECR CVD(Electron Cyclotron Resonance CVD), 스퍼터링 등의 증착법을 이용하여 600oC 이하의 온도에서 300 내지 10,000Å, 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다.
기판(10)에는 디스플레이의 각 픽셀에 대응하는 위치에 다수의 비정질 실리콘 박막(11)이 아일랜드 형태로 형성된다. 비정질 실리콘 박막(11)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 비정질 실리콘 박막(11)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다.
도 2는 비정질 실리콘 박막(11) 상에 게이트 절연막(12)과 게이트 전극(13)을 순차적으로 적층한 상태를 보여주는 단면도이다. 게이트 절연층(12)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연막 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 방법을 사용하여 1,000 내지 8,000Å, 양호하게는 2,000 내지 4,000Å 두께로 게이트 금속층을 증착시키고 이를 게이트 절연층(12)과 동시에 패터닝하여 게이트 전극(13)이 형성된다. 게이트 전극(13)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 습식 또는 건식 에칭에 의하여 패터닝된다. 도 2에서 보는 바와 같이 게이트 절연층(12)은 별도의 포토레지스트 마스트를 사용하거나 게이트 전극을 과도 에칭시키는 방법을 사용하여 게이트 전극(13)보다 넓은 폭을 가지도록 형성된다. 이하에서 설명하는 바와 같이 게이트 절연층에서 게이트 전극 외측으로 연장된 부분은 채널 영역 주위에 MILC를 유도하는 금속이 인가되지 않은 금속 오프셋 영역 또는 저농도 도핑 영역을 형성하기 위해서 사용된다.
활성층(11) 상에 게이트 절연층(12) 및 게이트 전극(13)을 형성한 후에 종래의 기술에서는 활성층에 도펀트를 주입하는 공정을 실행하였다. 활성층을 결정화시키는 열처리 이전에 도펀트를 주입하면 활성층에 주입된 도펀트가 활성층의 결정화 열처리 과정에서 동시에 활성화되기 때문에 도펀트 활성화를 위한 열처리를 생략할 수 있는 장점이 있어 종래의 기술에서는 MILC 열처리를 실행하기 이전에 도펀트를 주입하는 방법을 사용하였다.
본 발명은 MILC에 의한 결정화 속도가 도펀트의 유형과 주입량에 따라 변화한다는 점에 착안하여 이루어진 것이다. 도 3은 니켈을 MILC 유도 금속으로 사용하여 수소 분위기 내에서 500oC로 열처리하였을 때 도펀트의 유형과 농도에 따른 MILC 속도의 변화를 보여주는 그래프이다. 불순물이 주입되지 않은 진성(intrinsic) 비정질 실리콘의 MILC 전파 속도는 시간당 약 0.55㎛이다. 붕소(B)를 도펀트로 주입하면 소정의 농도 범위에서는 붕소의 주입에 의하여 MILC의 속도가 가속되기도 하지만, 붕소 농도가 약 1.0x1015/cm2를 초과할 때부터 MILC 속도가 느려지지 시작하여 약 1.5x1015/cm2 이상의 농도에서는 진성 비정질 실리콘의 MILC 속도보다 느려지게 된다. 인(P)을 도펀트로 사용하는 경우에는 인의 주입량이 1.0x1015/cm2를 초과할 때부터 MILC의 속도가 급격히 느려지기 시작하여 1.5x1015/cm2를 초과하면 진성 실리콘의 MILC 속도보다 느려지고 2.0x1015/cm
2 이상의 농도에서는 MILC의 속도가 시간당 약 0.2㎛ 이하로 떨어지는 현상이 발견되었다. MILC의 속도가 시간당 약 0.2㎛ 이하인 경우 박막트랜지스터의 활성층 결정화에 소요되는 시간이 너무 길어져 실제 공정에 적용하기 어려워지는 문제가 있다.
그러나 P-MOS 또는 N-MOS 반도체 제작 공정에서 특히 인(P)이 2.0x1015/cm2 이상의 농도로 활성층에 주입되는 경우가 종종 있으므로 이 경우 활성층에 도펀트를 우선 주입하는 경우는 MILC 결정화 열처리의 시간이 지연되는 문제가 발생한다. 붕소의 경우에도 상대적으로 낮은 농도에서는 MILC 속도를 높이는 효과가 있으나 약 1.5x1015/cm2 이상의 농도에서는 오히려 MILC 속도를 저하시키므로 특히 붕소를 고농도로 주입하는 경우에는 도펀트에 의해서 MILC가 지연되는 문제가 발생하게 된다.
도 2와 같이 활성층(11) 상에 게이트 절연층(12) 및 게이트 전극(13)을 형성한 상태에서 본 발명은 도 4와 같이 기판 전체에 비정질 실리콘의 MIC(Metal Induced Crystallization) 및 MILC를 유도하는 금속층(14)을 인가한다. 비정질 실리콘에 MIC 및 MILC 현상을 유도하는 금속으로서 양호하게는 니켈(Ni), 팔라듐(Pd) 또는 코발트(Co)가 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있다. 니켈 또는 팔라듐 등의 MILC 유도 금속은 스퍼터링, 가열 증발, PECVD 또는 이온 주입법에 의하여 비정질 실리콘에 인가될 수 있으나, 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 비정질 실리콘의 MIC 또는 MILC를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며, 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다. 이 과정에 서 채널 영역(11C)은 게이트 절연막(12) 및 게이트 전극(13)에 의하여 덮여 있으므로 채널 영역에는 금속층(14)이 인가되지 않고 소스 영역(11S) 및 드레인 영역(11D)에만 금속층이 인가된다. 양호하게는 게이트 절연막(12)이 게이트 전극(13)보다 넓은 폭을 가지도록 형성되는데 이는 게이트 절연막을 마스크로 하여 인가되는 금속층(14)이 게이트 전극 하부의 채널 영역에 바로 접하지 아니하고 일정 간격 떨어진 금속 오프셋 영역이 형성되도록 한다. 금속 오프셋 영역을 채널 영역 주위에 형성하는 이유는 결정화 유도 금속(14)이 채널 영역 경계 및 내부로 침투하여 오프 전류와 같은 박막트랜지스터의 동작 특성을 저하시키는 현상을 방지하기 위한 것이다. 또한 게이트 전극의 측벽 외측으로 연장되는 게이트 절연층은 도핑 공정에서 채널 주위에 저농도 도핑(LDD) 영역 또는 비도핑 영역을 형성하도록 하는 마스크로 사용되기도 한다.
도 5는 기판 상에 금속층(14)을 인가한 후에 비정질 실리콘을 결정화시키기 위한 열처리를 실행하는 공정을 보여준다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 또는 800oC정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELA법 등이 사용될 수도 있으며, 양호하게는 가열로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 진행된다. 가열로 내의 열처리 과정을 통하여 활성층의 소스와 드레인 영역에서 MIC 소스 금속이 직접 인가된 부분은 MIC 현상에 의한 결정화가 진행되고 MILC 소스 금속이 인가되 지 않은 소스 및 드레인 영역과 채널 영역은 금속층이 인가된 부분으로부터 전파되는 MILC에 의하여 결정화된다. 도 5의 화살표는 열처리 과정 중 MILC가 진행하는 방향을 나타낸다.
결정화 열처리 이후에 본 발명은 도 6과 같이 게이트 전극(13)을 마스크로 사용하여 실리콘 박막의 소스(11S) 및 드레인 영역(11D)에 도펀트를 주입한다. N-MOS TFT를 제작하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트(dopant)를 10-200KeV(양호하게는 30-100KeV)의 에너지로 1E11-1E22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제작하는 경우에는 B2H6, B, BH3 등의 도펀트를 20-70KeV의 에너지로 1E11-1E22/cm
3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다.
본 발명과 같이 활성층이 폴리실리콘으로 결정화된 이후에 소스 및 드레인 영역에 도펀트를 주입하면 도펀트 이온의 충돌에 의하여 소스 및 드레인 영역의 비정질화가 유도된다. 도 5와 같이 활성층에 MILC 유도 금속을 인가하고 결정화시키면 MILC의 진행에 따라 금속 또는 금속 실리사이드 성분이 채널 영역 내로 유입되어 특히 채널 양측에서 진행하는 결정화 선단이 만나는 결정화 경계면(crystallization boundary)에 축적된다. 채널 영역 내에 금속 또는 금속 실리사이드 성분이 잔류하면 채널 영역에서 전류 누설을 야기하고 특히 박막트랜지스터의 오프 전류 특성을 열화시키는 문제를 발생시킨다.
본 발명에 따르면 활성층의 결정화 후에 도펀트를 주입하여 소스 및 드레인 영역이 비정질화 되는데, 비정질 실리콘은 결정질 실리콘에 비하여 금속 가용도가 월등히 큰 성질을 가진다. 따라서 도펀트 주입에 의하여 비정질화된 소스 및 드레인 영역은 폴리실리콘 상태로 결정화된 채널 영역에 잔류하는 금속 및 금속 실리사이드를 흡수하여 채널 영역의 금속 성분의 농도를 낮추는 게터링(gettering) 작용을 하게 된다.
도펀트 주입 후에는 도 7과 같이 기판을 재가열하여 활성층에 주입된 도펀트를 활성화시키고 소스 영역 및 드레인 영역의 재결정화를 유도하는 활성화 열처리 공정이 실행된다. 본 발명의 범위 내에서 활성화 열처리 공정은 레이저 조사, 고로 가열, 램프 가열 등 임의의 공지된 기법을 사용하여 실행될 수 있다. 고로를 이용한 활성화 열처리는 통상 350oC 내지 800oC, 바람직하게는 450oC 정도의 온도에서 0.5 내지 3 시간 동안 이루어진다. 활성화 열처리를 사용하면 활성층의 결정화 상태를 더욱 향상시킬 수 있는 효과도 기대할 수 있다. 특히 ELA법을 사용하여 활성층을 결정화시키는 경우 결정화 균일성이 떨어지는 문제가 종종 발생하는데 이 경우 활성화 열처리에 의하여 결정화 균일성을 향상시킬 수 있는 효과가 있다.
이어서 도 8과 같이 기판 상에 절연 덮개막(16)을 형성하고 게이트 전극, 소스 영역 및 드레인 영역의 전기적 접속을 위한 콘택트 홀을 형성한다. 콘택트 홀은 통상 광리소그래피 기법을 사용하여 형성된 마스크를 사용하여 덮개막을 비등방성 에칭하여 형성된다. 그리고 콘택트 홀을 통하여 박막트랜지스터에 전기적 접속 을 제공하는 콘택트 전극(17)을 형성하여 박막트랜지스터 구조가 완성된다. 콘택트 전극은 스퍼터링, 가열 증착, CVD 등의 방법을 사용하여 콘택트 절연층 전체에 금속 또는 도핑된 폴리실리콘 등의 도전성 재료를 500-10,000Å, 양호하게는 2,000-6,000Å의 두께로 증착시키고 이 도전성 재료를 건식 또는 습식 에칭법에 의하여 원하는 형태로 패터닝하여 형성된다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다. 따라서 본 발명의 범위는 첨부된 특허청구의 범위에 기재된 사항과 그 균등영역을 포함하는 것으로 해석되어야 한다.
본 발명은 도펀트의 주입에 의하여 MILC 속도가 저하하는 문제를 방지하여 박막트랜지스터 제조 공정의 생산성을 높일 수 있는 효과가 있다. 활성층 결정화 공정에서 도펀트에 의한 효과를 배제할 수 있어 공정의 균일성과 재현성을 높일 수 있다. 또한 본 발명은 분술물 주입에 의하여 소스 및 드레인 영역에 비정질화를 유도하여 채널 영역 내에 잔류하는 금속 성분을 게터링하여 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 절연 기판 상에 결정질 실리콘 활성층을 포함하는 박막트랜지스터를 제작하는 방법에 있어서,상기 실리콘 활성층에 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 사용하여 MILC를 유도하는 금속을 상기 활성층에 인가하고 열처리를 실행하여 상기 실리콘 활성층을 결정화하는 단계; 및상기 게이트 전극을 마스크로 사용하여 상기 실리콘 활성층에 불순물을 주입하는 단계를 포함하되,상기 분순물이 인 또는 붕소이고, 상기 불순물의 주입 농도가 1.5x1015/㎠를 초과하는 경우에 상기 불순물 주입 단계가 상기 실리콘 활성층 결정화 단계 이후에 실행되는 것을 특징으로 하는 박막트랜지스터 제작방법.
- 제 1 항에 있어서, 상기 실리콘 활성층에 불순물을 주입한 후 활성화 열처리를 실행하는 것을 특징으로 하는 박막트랜지스터 제작 방법.
- 제 1 항에 있어서, 상기 불순물의 주입에 의하여 상기 실리콘 활성층의 소스 및 드레인 영역의 최소한 일부가 비정질화 되는 것을 특징으로 하는 박막트랜지스터 제작 방법.
- 제 1 항에 있어서, 상기 MILC 유도 금속이 니켈(Ni), 팔라듐(Pd) 또는 코발트(Co) 중 하나를 포함하는 것을 특징으로 하는 박막트랜지스터 제작 방법.
- 제 1 항에 있어서, 상기 열처리가 가열로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 진행되는 것을 특징으로 하는 박막트랜지스터 제작 방법.
- 제 3 항에 있어서, 상기 불순물의 주입에 의해서 비정질화된 상기 소스 및 드레인 영역이 결정화된 상기 활성층 내에 잔류하는 상기 MILC 유도 금속 또는 금속 실리사이드를 흡수하는 것을 특징으로 하는 박막트랜지스터 제작 방법.
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