KR100770269B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 CMOS 박막트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 단계; 상기 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계; 상기 캡핑층 상에 금속 촉매를 증착하는 단계; 상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질질 실리콘층의 계면으로 이동시키는 단계; 상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계; 상기 캡핑층을 제거하는 단계; 상기 다결정 실리콘층을 패터닝하여 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하는 단계; 상기 제 1 반도체층과 및 제 2 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 제 1 반도체층 및 제 2 반도체층에 제 1 불순물을 도핑하는 단계; 상기 제 1 반도체층 또는 제 2 반도체층에 제 2 불순물을 도핑하는 단계; 및 상기 반도체층들에 제 3 열처리하여 상기 제 2 불순물이 도핑된 제 1 반도체층 또는 제 2 반도체층 내에 잔류하는 금속 촉매를 제거하는 단계;를 포함하고, 상기 제 1 불순물은 6*e13/cm2 내지 5*e15/cm2로 주입하며, 상기 제 2 불순물은 1*e11/cm2 내지 3*e15/cm2로 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법에 관한 것이다.
SGS 결정화법, CMOS 박막트랜지스터, n형 불순물, LDD 영역

Description

박막트랜지스터의 제조방법{Fabricating Method of Thin Film Transistor}
도 1a 내지 1d는 종래기술에 따른 CMOS 박막트랜지스터의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 2a 내지 2k는 본 발명의 실시예 1에 따른 CMOS 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 단면도들이다.
도 3a는 제 2 불순물을 주입하지 않은 경우의 Vg와 Id의 특성을 나타낸 그래프이고, 도 3b는 제 2 불순물로 인(P)을 주입한 후 제 3 열처리한 후의 Vg와 Id의 특성을 나타낸 그래프이다.
도 4는 본 발명의 실시예 1에 의해 제조된 반도체층을 이용하여 CMOS 박막트랜지스터를 제조하는 공정의 단면도이다.
도 5a 내지 5b는 본 발명의 실시예 2에 의해 CMOS 박막트랜지스터를 제조하는 공정을 순차적으로 형성하는 공정의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100. 기판 21, 132, 232. 제 1 반도체층
23, 134, 234. 제 2 반도체층 110. 버퍼층
21a, 23a, 133b, 133c, 135b, 135c. 소오스/드레인 영역
21b, 133a, 135a, 233a, 235a. 채널영역
151, 152, 251, 252. 게이트 전극 93, 160, 270. 포토레지스트 패턴
120. 비정질 실리콘층 123. 캡핑층
125. 금속 촉매층 130. 다결정 실리콘층
A. 제 1 영역 B. 제 2 영역
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법에서 있어서, 상기 SGS 결정화법으로 다결정 실리콘층으로 결정화한 후 상기 다결정 실리콘층에 잔류하는 금속 촉매를 제거하기 위하여 불순물인 인(P) 등을 PMOS 박막트랜지스터의 소오스/드레인 영역에 주입할 때, NMOS 박막트랜지스터의 소오스/드레인 영역에도 상기 불순물을 동시에 도핑하고 기판을 열처리하여 줌으로써, 반도체층에 남아있는 금속 촉매의 잔류량을 최소로 하고 또한, 제조 공정을 단순화할 수 있는 CMOS 박막트랜지스터의 제조방법에 관한 것이다.
CMOS 박막트랜지스터는 PMOS 박막트랜지스터 및 NMOS 박막트랜지스터를 구비하고 있는 소자로서, NMOS나 PMOS만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있다.
도 1a 내지 1d는 종래기술에 따른 CMOS 박막트랜지스터의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 1a를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)을 구비하는 기판(10)을 제공하고, 상기 PMOS 영역(P) 및 NMOS 영역(N) 상에 제 1 마스크를 사용하여 PMOS 반도체층(21) 및 NMOS 반도체층(23)을 형성한다. 상기 반도체층들(21, 23) 상에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30) 상에 게이트 도전막을 적층하고, 상기 게이트 도전막 상에 제 2 마스크를 사용하여 포토레지스트 패턴(91)을 형성하고, 상기 포토레지스트 패턴(91)을 마스크로 하여 상기 게이트 도전막을 식각하여 상기 PMOS 반도체층(21)과 중첩하는 PMOS 게이트 전극(41)을 형성한다. 이때, 상기 NMOS 영역(N)에는 상기 포토레지스트 패턴(91)에 의해 차폐된 게이트 도전막(40)이 남아있다. 이어서, 상기 포토레지스트 패턴(91) 및 상기 PMOS 게이트 전극(41)을 마스크로 하여 P형 불순물을 고농도로 도핑함으로써, 상기 PMOS 반도체층(21)에 소오스/드레인 영역들(21a)을 형성한다. 이때, 상기 소오스/드레인 영역들(21a) 사이에 위치한 도핑되지 않은 영역은 채널 영역(21b)으로 정의된다.
도 1b를 참조하면, 상기 포토레지스트 패턴(도 1a의 91)을 제거하고, 제 3 마스크를 사용하여 새로운 포토레지스트 패턴(93)을 형성한다. 상기 포토레지스트 패턴(93)을 마스크로 하여 상기 게이트 도전막(도 1a의 40)을 식각하여 상기 NMOS 반도체층(23)과 중첩하는 NMOS 게이트 전극(43)을 형성한다. 이어서, 상기 포토레지스트 패턴(93) 및 상기 NMOS 게이트 전극(43)을 마스크로 하여 N형 불순물을 저농도로 도핑함으로써, 상기 NMOS 반도체층(23)에 저농도 불순물 영역들(23a)을 형 성한다. 이때, 상기 저농도 불순물 영역들(23a) 사이에 위치한 도핑되지 않은 영역은 채널 영역(23b)으로 정의된다.
도 1c를 참조하면, 상기 포토레지스트 패턴(도 1b의 93)을 제거하고, 제 4 마스크를 사용하여 포토레지스트 패턴(95)을 형성한다. 상기 포토레지스트 패턴(95)을 마스크로 하여 N형 불순물을 고농도로 도핑함으로써, 상기 NMOS 반도체층(23)에 고농도 불순물 영역들(23a_1)을 형성한다. 이때, 상기 고농도 불순물 영역(23a_1)의 일측부에 상기 저농도 불순물 영역이 남아 LDD(Lightly Doped Drain) 영역(23a_2)을 형성한다.
도 1d를 참조하면, 상기 포토레지스트 패턴(도 1c의 95)을 제거하여 상기 게이트 전극들(41, 43)을 노출시킨다. 상기 노출된 게이트 전극들(41, 43) 상에 층간절연막(50)을 형성하고, 제 5 마스크를 사용하여 상기 층간절연막(50) 내에 상기 반도체층들(21, 23)의 단부들을 노출시키는 콘택홀들을 형성한다. 이어서, 제 6 마스크를 사용하여 상기 콘택홀들을 통해 상기 반도체층들(21, 23)의 단부들과 각각 접하는 PMOS 소오스/드레인 전극들(61)과 NMOS 소오스/드레인 전극들(63)을 형성한다.
그러나, 상기와 같은 종래의 CMOS 박막트랜지스터를 구현하기 위해서는 하나의 기판 상에 PMOS 박막트랜지스터와 NMOS 박막트랜지스터를 형성해야 하기 때문에 많은 공정 단계를 필요로 한다. 특히, 상기 NMOS 박막트랜지스터의 누설전류 감소와 미세화에 따른 핫 캐리어 효과 등의 신뢰성 문제 해결을 위해 형성한 LDD 영역은 CMOS 박막트랜지스터를 구현하기 위한 마스크 개수를 더욱 증가시킬 수 있어 공 정이 복잡해질 뿐만 아니라, 공정 시간이 증가하여 공정 비용이 상승하는 문제점이 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법에 있어서, 상기 SGS 결정화법으로 다결정 실리콘층으로 결정화한 후 상기 다결정 실리콘층에 잔류하는 금속 촉매를 제거하기 위하여 불순물인 인(P) 등을 PMOS 박막트랜지스터의 소오스/드레인 영역에 도핑할 때, 동시에 NMOS 박막트랜지스터의 소오스/드레인 영역에도 상기 불순물을 도핑하고 기판을 열처리하여 줌으로써, 상기 반도체층에 남아있는 금속 촉매의 잔류량을 최소로 하고 마스크 수가 감소되며 공정프로세스가 단순화된 CMOS 박막트랜지스터를 제공함에 본 발명의 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 CMOS 박막트랜지스터는,
제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 단계;
상기 기판 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
상기 캡핑층 상에 금속 촉매를 증착하는 단계;
상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비 정질질 실리콘층의 계면으로 이동시키는 단계;
상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
상기 캡핑층을 제거하는 단계;
상기 다결정 실리콘층을 패터닝하여 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하는 단계;
상기 제 1 반도체층과 및 제 2 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 제 1 반도체층 및 제 2 반도체층에 제 1 불순물을 도핑하는 단계;
상기 제 1 반도체층 또는 제 2 반도체층에 제 2 불순물을 도핑하는 단계; 및
상기 반도체층들에 제 3 열처리하여 상기 제 2 불순물이 도핑된 제 1 반도체층 또는 제 2 반도체층 내에 잔류하는 금속 촉매를 제거하는 단계;를 포함하고,
상기 제 1 불순물은 6*e13/cm2 내지 5*e15/cm2로 주입하며, 상기 제 2 불순물은 1*e11/cm2 내지 3*e15/cm2로 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법에 의해 달성된다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 CMOS 박막트랜지스터는,
제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 단계;
상기 기판 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
상기 캡핑층 상에 금속 촉매를 증착하는 단계;
상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질질 실리콘층의 계면으로 이동시키는 단계;
상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
상기 캡핑층을 제거하는 단계;
상기 다결정 실리콘층을 패터닝하여 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하는 단계;
상기 제 1 반도체층과 및 제 2 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 제 1 반도체층 또는 제 2 반도체층에 제 1 불순물을 도핑하는 단계;
상기 제 1 반도체층 및 제 2 반도체층에 제 2 불순물을 도핑하는 단계; 및
상기 반도체층들에 제 3 열처리하여 상기 제 1 불순물이 도핑된 반도체층 내에 잔류하는 금속 촉매를 제거하는 단계;를 포함하고,
상기 제 1 불순물은 1*e11/cm2 내지 3*e15/cm2로 주입하며, 상기 제 2 불순물은 6*e13/cm2 내지 5*e15/cm2로 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어 지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록, 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 발명의 바람직한 실시예를 도시하고 있는 도면은 명확한 설명을 위해 과장되게 도시될 수도 있고, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성 요소를 나타낸다.
이하, 본 발명에 따른 바람직한 실시예를 첨부하는 도면을 참조하여 더욱 상세하게 설명하면 다음과 같다.
(실시예 1)
도 2a 내지 2k는 본 발명의 실시예 1에 따른 CMOS 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 단면도들이다.
도 2a를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 구비하는 기판(100)을 제공한다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 중 어느 하나는 NMOS 박막트랜지스터가 형성되는 영역이고, 다른 하나는 PMOS 박막트랜지스터가 형성되는 영역이 다. 한편, 상기 기판(100)은 단결정 실리콘, 유리, 석영 또는 플라스틱 기판 등일 수 있다.
상기 기판(100) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있으며, 플라즈마 화학기상 증착법(PECVD;Plasma-Enhanced Chemical Vapor Deposition) 또는 저압 화학기상 증착법(LPCVD;Low-Pressure Chemical Vapor Deposition) 등을 이용하여 형성한다. 이때, 상기 버퍼층(110)은 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 비정질 실리콘층(120)을 형성한다. 이때 상기 비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition) 등을 이용할 수 있다. 또한, 상기 비정질 실리콘층(120)을 형성할 때 또는 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
도 2b는 상기 비정질 실리콘층 상에 캡핑층 및 금속 촉매층을 형성하는 공정의 단면도이다.
도 2b를 참조하면, 상기 비정질 실리콘(120) 상에 캡핑층(123)을 형성한다. 이때, 상기 캡핑층(123)은 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있으며, 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으 로 형성한다. 이때, 상기 캡핑층(123)의 두께는 1 내지 2000Å으로 형성한다.
이어서, 상기 캡핑층(123) 상에 금속 촉매를 증착하여 금속 촉매층(125)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나 이상을 사용하는데, 바람직하게는 니켈(Ni)을 이용한다.
이때, 일반적으로 금속 유도 결정화법 또는 금속 유도 측면 결정화법에서 금속 촉매의 두께 또는 밀도를 조심스럽게 조절해야 하는데, 이는 결정화 이후, 상기 금속 촉매가 다결정 실리콘층의 표면에 잔류하여 박막트랜지스터의 누설 전류를 증가시키는 등의 문제를 야기하기 때문이다. 그러나, 본 발명에서는 상기 금속 촉매층의 두께 또는 밀도를 정밀하게 제어할 필요없이 두껍게 형성하여도 무방하다. 이는 상기 캡핑층(123)이 확산하는 금속 촉매를 필터링하여 미량의 금속 촉매만이 결정화에 기여하게 하고, 확산하는 대부분의 금속 촉매는 상기 캡핑층(123)을 통과하기 어려워 결정화에 기여하지 않게 된다.
도 2c는 상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 2c에 도시된 바와 같이 버퍼층(110), 비정질 실리콘층(120), 캡핑층(123) 및 금속 촉매층(125)이 형성된 기판(100)을 제 1 열처리(127)하여 금속 촉매층(125)의 금속 촉매 중 일부를 비정질 실리콘층(120)의 표면으로 이동시킨다. 즉, 제 1 열처리(127)에 의해 캡핑층(123)을 통과하여 확산하는 금속 촉매들(125a, 125b) 중 미량의 금속 촉매(125b)들만이 비정질 실리콘층(120)의 표면으로 확산하 게 되고, 대부분의 금속 촉매(125a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 캡핑층(123)을 통과하지 못하게 된다. 따라서, 상기 캡핑층(123)의 확산 저지 능력에 의해 비정질 실리콘층(120)의 표면에 도달하는 금속 촉매의 양이 결정되게 되는데, 상기 캡핑층(123)의 확산 저지 능력은 상기 캡핑층(123)의 두께와 밀접한 관계가 있다. 즉, 캡핑층(123)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 제 1 열처리(127) 공정은 200 내지 800℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매(125a, 125b)를 확산시키게 되는데, 상기 제 1 열처리(127) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
도 2d는 상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 2d를 참조하면, 제 2 열처리 공정(128)에 의해 상기 캡핑층(123)을 통과하여 비정질 실리콘층(도 2c의 120)의 표면에 확산한 금속 촉매(125b)들에 의해 상기 비정질 실리콘층(도 2c의 120)이 다결정 실리콘층(130)으로 결정화된다. 즉, 금속 촉매층(125)의 금속 촉매(125b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)로 작용하게 되어 비정질 실리콘층의 결정화를 유도하게 된다.
이때, 본 발명에 따른 결정화법은 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 제 1, 제 2 열처리 공정을 수행하여 금속 촉매를 확산시키며, 상기 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 방법을 이용하는데, 이를 SGS(Super Grain Silicon) 결정화법이라 한다.
따라서, 상기 결정화의 핵인 금속 실리사이드의 양을 조절함으로써, 다결정 실리콘층(130)의 결정립 크기를 조절할 수 있고 또한, 이러한 결정립 크기의 조절은 상기 결정화에 기여하는 금속 촉매(125b)에 의해 결정됨으로써, 상기 캡핑층(123)의 확산 저지 능력을 조절하여 다결정 실리콘층(130)의 결정립 크기를 조절할 수 있다. 즉, 상기 캡핑층(123)의 두께를 조절하여 다결정 실리콘층(130)의 결정립 크기를 조절할 수 있다.
한편, 도 2d에서는 캡핑층(123)과 금속 촉매층(125)을 제거하지 않고 제 2 열처리(128) 공정을 진행하였으나, 상기 캡핑층(123)과 금속 촉매층(125)을 제거하고 제 2 열처리(128) 공정을 하여도 무방하며, 제 1 열처리(도 2c의 127) 공정 이후 상기 금속 촉매층(125)을 제거하고 제 2 열처리(128) 공정을 수행한 후 캡핑층(123)을 제거하여도 무방하다. 이때, 상기 제 2 열처리(128) 공정은 400 내지 1300℃의 온도 범위에서 수행하고, 로 공정, RTA 공정, UV 공정 또는 레이저 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
이어서, 도 2e에 도시된 바와 같이 상기 캡핑층(도 2d의 123)과 금속 촉매층(도 2d의 125)을 제거하고, 상기 버퍼층(110) 상에 제 1 패턴 마스크를 사용하여 제 1 영역(A) 및 제 2 영역(B)에 각각 제 1 반도체층(132) 및 제 2 반도체층(134)을 형성한다. 상기 제 1 패턴 마스크는 기판(100) 상에 패턴을 형성하기 위한 마스크로서, 포토 마스크, 섀도우 마스크 등을 말한다. 상기 다결정 실리콘층(도 2d의 130) 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 상기 제 1 패턴 마스크 즉, 제 1 포토 마스크를 사용하여 노광 및 현상하여 포토레지스트 패턴을 형성하며, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 다결정 실리콘층(도 2d의 130)을 식각한다. 이로써, 상기 제 1 영역(A) 상에 제 1 반도체층(132)을 형성하고, 상기 제 2 영역(B) 상에 제 2 반도체층(134)을 형성하게 된다.
계속하여, 도 2f에 도시된 바와 같이 상기 반도체층들(132, 134)이 형성된 기판(100) 상에 게이트 절연막(140)을 형성한다. 상기 게이트 절연막(140)은 실리콘 산화막 또는 실리콘 질화막을 단층 또는 복층으로 적층하여 형성한다.
이어서, 상기 게이트 절연막(140) 상부에 알루미늄(Al) 또는 알루미늄- 네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중 층으로 게이트 도전막(150)을 형성한다.
계속하여, 상기 게이트 도전막(150) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 제 2 패턴 마스크 즉, 하프-톤 마스크(170)를 사용하여 노광 공정(175) 및 현상 공정을 거쳐 포토레지스트 패턴(160)을 형성한다. 도에서 도시된 바와 같이, 상기 하프-톤 마스크(170)는 투과되는 빛의 양을 3단계 이상으로 조절할 수 있는 포토마스크로서, 상기 제 1, 제 2 반도체층들(132, 134)의 중앙부에 대응하는 광차단부(170a), 상기 제 2 반도체층(134)의 단부에 대응하고 빛을 일부만 투과시키는 하프-톤 부(170b) 및 상기 제 1 반도체층(132)의 단부에 대응하는 광투과부(170c)를 구비한다. 상기 포토레지스트 패턴(160)은 상기 광차단부(170a)에 대응하는 두꺼운 부분(160a)과 상기 하프-톤 부(170b)에 대응하는 얇은 부분(160b)을 가지며, 상기 포토레지스트 패턴(160)에 의해 상기 광투과부(170c)에 대응하는 부분에서 상기 제 1 반도체층(132)의 게이트 도전막(150)이 노출된다. 따라서, 상기 두꺼운 부분(160a)은 상기 반도체층들(132, 134)의 중앙부에 대응하고, 상기 얇은 부분(160b)은 상기 제 2 반도체층(134)의 단부에 대응하도록 형성된다.
이어서, 도 2g에 도시된 바와 같이 상기 포토레지스트 패턴(160)을 마스크로 하여 상기 게이트 도전막(150)을 식각하여 상기 제 1 반도체층(132)의 중앙부와 중첩하는 제 1 게이트 전극(151)을 형성한다. 상기 게이트 도전막을 식각하는 것은 건식식각법 또는 습식식각법을 사용하여 수행할 수 있다.
도 2h는 포토레지스트 패턴을 이용하여 제 1 불순물을 주입하는 공정을 나타내는 단면도이다.
도 2h에 도시된 바와 같이, 상기 제 1 반도체층(132)의 채널 영역(133a)만을 덮는 제 1 영역(A) 및 제 2 반도체층(134)을 완전히 덮는 제 2 영역(B)이 형성된 기판(100) 상에 제 1 불순물(180)을 주입한다. 따라서, 상기 제 2 반도체층(134)은 제 2 영역(B)에 형성되어 있는 포토레지스트 패턴(160)에 의해 완전히 가려져 상기 제 1 불순물(180)이 도핑(주입)되는 영역이 전혀 없는 반면, 제 1 반도체층(132)은 제 1 영역(A) 상에 형성되어 있는 포토레지스트 패턴(160a)에 의해 제 1 채널 영역(133a)만이 가려져 있어, 제 1 채널 영역(133a)만을 제외한 상기 제 1 소오스/드 레인 영역들(133a, 133c)에 상기 제 1 불순물(180)이 도핑되어 제 1 반도체층(132)의 제 1 소오스/드레인 영역들(133b, 133c)을 형성한다.
상기 제 1 영역(A)에 형성되어 있는 제 1 반도체층(132)의 제 1 소오스/드레인 영역들(133b, 133c)에 도핑되는 제 1 불순물(180)로는 p형 불순물을 이용하여 PMOS 박막트랜지스터를 형성하는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 칼륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나 이상을 사용할 수 있다. 본 발명의 실시예 1에서는 상기 제 1 불순물로 붕소(B)를 도핑하는데, B2Hx +, BHx +(여기서, X=1, 2, 3...)이 도핑 가능하며 주기율표 상의 3족 원소도 사용 가능하다. 본 발명의 실시예 1에서 붕소(B)의 도핑양은 6*e13/cm2 내지 5*e15/cm2로 주입하는데, 상기 붕소(B)의 도핑량을 6*e13/cm2 이하로 주입할 경우에는 누설 전류가 발생할 수 있고 상기 붕소(B)의 도핑량을 5*e15/cm2 이상으로 주입할 경우에는 저항값이 증가하여 구동 전압이 상승되는 문제점이 있다. 또한, 상기 붕소(B)의 도핑은 가속 전압을 10keV 내지 100keV로 하고, 수직 방향을 향한 평균 이동통로로서, 표면에서의 직선 거리를 나타내는 투사거리(Rp)는 다결정 실리콘층과 게이트 절연막의 계면에서 -500Å 내지 +500Å 범위에 위치하게 한다.
다음, 도 2i에 도시된 바와 같이 상기 포토레지스트 패턴(도 2h의 160)의 얇은 부분(도 2h의 160b)을 식각하여 상기 제 2 반도체층(134)의 단부 상의 게이트 도전막(도 2h의 150)을 노출시킨 후 상기 게이트 도전막을 식각하여 상기 제 2 반도체층(134)의 중앙부와 중첩하는 제 2 게이트 전극(152)을 형성한다. 따라서, 제 1 영역(A) 상에는 제 1 게이트 전극(151)과 상기 제 1 게이트 전극(151) 상에 위치하는 포토레지스트 패턴의 두꺼운 부분(160a)가 남게 되고, 상기 제 2 영역(B) 상에는 제 2 게이트 전극(152)과 상기 제 2 게이트 전극(12) 상에 위치하는 포토레지스트 패턴의 두꺼운 부분(160a)만이 남겨진다. 상기 포토레지스트 패턴(도 2h의 160)의 얇은 부분(도 2h의 160b)은 산소 플라즈마를 이용한 애슁(ashing)법을 사용하여 식각할 수 있다. 이때, 상기 포토레지스트 패턴의 두꺼운 부분(160a)은 상부가 일부 식각될 수 있다.
도 2j는 제 1 영역과 제 2 영역 상에 제 2 불순물을 주입하는 공정을 나타내는 단면도이다.
먼저, 도 2j에 도시된 바와 같이 상기 게이트 전극들(151, 152)을 마스크로 하여 상기 제 1 영역(A)과 제 2 영역(B) 상의 제 1, 제 2 반도체층들(132, 134)에 제 2 불순물(190)을 도핑(주입)하는데, 상기 제 2 불순물(190)은 상기 제 2 영역(B)에서는 상기 제 2 영역(B) 상에 형성되어 있는 제 2 반도체층(134)의 단부에 도핑되어 제 2 소오스/드레인 영역들(135b, 135c)을 형성하고, 상기 제 1 영역(A) 상에서는 상기 제 1 영역(A)의 제 1 반도체층(132)이 SGS 결정화법으로 형성될 때 상기 제 1 반도체층(132)의 채널 영역(133a)에 잔류되어 있는 미량의 금속 촉매를 제거하는 게터링(gettering) 작용을 하게 된다.
결국, 상기 제 2 불순물(190)은 제 2 영역(B)의 제 2 반도체층(134)에 도핑되어 제 2 소오스/드레인 영역들(135b, 135c)을 형성하고, 상기 제 2 소오스/드레인 영역들(135b, 135c) 사이의 상기 제 2 불순물(190)이 도핑되지 않은 영역은 제 2 채널 영역(135a)으로 정의된다. 여기서, 상기 제 2 불순물(190)은 n형 불순물일 수 있는데, 상기 n형 불순물은 인(P), PHx + 및 P2Hx(여기서, X=1,2,3...)로 이루어진 군에서 선택되는 어느 하나가 주입 가능하며 주기율표 상의 5족 원소도 주입 가능하다. 바람직하게는 상기 제 2 불순물(190)로는 인(P)을 사용하며, 상기 인(P)의 도핑양은 1*e11/cm2 내지 3*e15/cm2로 도핑(주입)한다. 상기 도핑양을 1*e11/cm2 이하로 할 경우에는 상기 도핑 해 주는 인(P)의 양이 충분하지 않아 상기 제 1 반도체층(132)에 잔류되어 있는 미량의 금속 촉매(Ni 등)가 충분히 제거되지 않으며, 상기 도핑양을 3*e15/cm2 이상으로 할 경우에는 제 1 반도체층(132)의 저항값이 증가하게 되는데, 인(P)의 원자량이 커서 통상적인 열처리 온도에서는 도핑양이 증가함에 따라 저항값이 작아지지 않는다. 이는 활성화(activation)가 잘 되지 않아 전기적 성분으로 나타나기 때문이다. 따라서, 상기 게터링 작용을 하는 제 2 불순물(190)인 인(P)은 가속 전압을 10keV 내지 100keV로 하고, 수직 방향을 향한 평균 이동통로로서 표면에서의 직선 거리를 나타내는 투사거리(Rp)는 다결정 실리콘층과 게이트 절연막의 계면에서 -500Å 내지 +500Å 범위에 위치하게 한다.
이어서, 도 2k에 도시된 바와 같이 상기 포토레지스트 패턴(160a)을 제거하여 상기 제 1, 제 2 게이트 전극들(151, 152)을 노출시킨다. 다음, 상기 노출된 게 이트 전극들(151, 152) 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 제 3 패턴 마스크를 사용하여 노광 및 현상하여 포토레지스트 패턴(195)을 형성한다.
상기 포토레지스트 패턴(195)은 상기 제 1 영역(A)을 덮고, 상기 제 2 게이트 전극(152) 및 상기 제 2 게이트 전극(152) 주변에 노출된 게이트 절연막(140)의 일부를 덮는다. 상기 포토레지스트 패턴(195)을 마스크로 하여 상기 제 2 반도체층(134)에 제 3 불순물을 도핑한다. 싱기 제 3 불순물은 n형 불순물인 것이 바람직하며, 고농도로 도핑되는 것이 바람직하다. 상기 제 2 소오스/드레인 영역(135b, 135c)은 n형 불순물이 고농도로 도핑된 영역(135b_1, 135c_1) 및 상기 n형 불순물이 고농도로 도핑된 영역(135b_2, 135c_2)의 일측부에 위치하는 n형 불순물이 저농도로 도핑된 영역(135b_1, 135c_2)을 구비할 수 있다. 상기 n형 불순물이 저농도로 도핑된 영역(135b_2, 135c_2)은 LDD(Lightly Doped Drain) 영역이다. NMOS 박막트랜지스터는 소오스/드레인 영역과 채널 영역의 농도의 급격한 변화에 의해 발생하는 GIDL(Gate Induced Drain Leakage)로 인해 전자가 터널링한 누설 전류를 발생시킬 수 있는데, 상기 LDD 영역은 이러한 누설 전류를 감소시킬 수 있고, 핫캐리어의 발생을 억제하여 신뢰성 특성을 개선할 수 있다.
이어서, 상기 포토레지스트 패턴(195)을 제거한 후, 제 3 열처리 공정을 수행하여 금속 촉매(Ni 등)를 제거한다. 상기 제 3 열처리 공정은 500℃ 내지 800℃의 온도 범위에서 실시하고, 1분 이상 120분 이하의 시간 동안 가열한다. 상기 제 3 열처리 공정에 의해 SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때 반도체층(132)에 잔류하는 미량의 금속 촉매(Ni 등)가 제거되어 전기적 특성이 우수한 CMOS 박막트랜지스터를 형성할 수 있다.
상기한 공정에서와 같이 제 1 영역(A)의 제 1 소오스/드레인 영역(133b, 133c)에 제 2 불순물인 인(P) 등을 주입하여 제 3 열처리 공정을 수행하여 제 1 영역(A) 상에 PMOS 박막트랜지스터를 형성함으로써, 도 3b에 도시된 바와 같이 PMOS 박막트랜지스터의 특성이 개선된 것을 알 수 있다. 도 3a는 게터링 작용을 하는 제 2 불순물을 주입하지 않은 경우의 Vg와 Id의 특성을 나타낸 그래프이고, 도 3b는 게터링 작용을 하는 제 2 불순물로 인(P)을 주입한 후 제 3 열처리하여 금속 촉매(Ni)를 제거해 준 후의 특성을 나타낸 그래프인데, 상기 게터링 공정 물질을 주입한 후 제 3 열처리 하여 준 경우가 도 3a, 3b에서 타원으로 도시한 것처럼 박막트랜지스터의 특성이 개선된 것을 확인할 수 있다.
이로써, 제 1 영역(A) 상에 PMOS 박막트랜지스터를 형성하고 상기 PMOS 박막트랜지스터의 반도체층에 잔류해 있는 금속 촉매를 제거하기 위하여 제 1 영역의 소오스/드레인 영역에 제 2 불순물을 도핑함과 동시에 제 2 영역(B) 상의 NMOS 박막트랜지스터의 반도체층에도 상기 제 2 불순물로 n형 불순물인 인(P)을 도핑하여 줌으로써, 마스크 수를 줄일 수 있고 공정이 단순화된 CMOS 박막트랜지스터를 제조할 수 있다.
도 4는 본 발명의 실시예 1에 의해 제조된 반도체층을 이용하여 CMOS 박막트랜지스터를 제조하는 공정의 단면도이다.
도 4을 참조하면, 상기 게이트 절연막(140) 상의 게이트 전극(151, 152) 상 부에 하부 구조를 보호하는 층간 절연막(165)을 형성한 후 상기 층간 절연막(165), 게이트 절연막(140)의 소정 영역을 식각하여 콘택홀(200, 202)을 형성하며 상기 콘택홀(200, 202)을 채우는 소오스/드레인 전극(210, 212)을 형성하여 소오스/드레인 영역(133b, 133c, 135b, 135c)과 채널 영역(133a, 135a)을 구비한 반도체층(132, 134)을 포함하는 CMOS 박막트랜지스터를 완성한다.
따라서, 상기 CMOS 박막트랜지스터는 캡핑층에 의해 금속 촉매의 양이 제어되어 금속유도 결정화법 또는 유도측면 결정화법에 비해 미량의 금속 촉매가 잔류하고, 다결정 실리콘층의 결정립의 크기가 큰 반도체층을 형성한다.
(실시예 2)
도 5a 내지 5b는 본 발명의 실시예 2에 의해 CMOS 박막트랜지스터를 제조하는 공정을 순차적으로 형성하는 공정의 단면도이다.
본 발명의 실시예 2는 실시예 1과 게터링 작용을 하는 불순물 주입 공정과 도전형의 p형 불순물인 붕소(B)를 도핑하여 P형 박막트랜지스터를 제조하는 공정 순서만 상이하고, 이를 제외한 상기 불순물인 게터링 공정 물질의 도핑양, 온도 등의 도핑 조건 및 그 외 다른 조건들은 실시예 1과 동일하므로 게터링 공정 물질의 도핑 공정과 p형 불순물을 도핑하는 공정에 대해서만 설명한다.
도 5a는 반도체층에 미량 남아있는 금속 촉매를 제거하기 위하여 기판 상에 게터링 공정 물질을 주입하는 공정을 나타낸 단면도이다.
도 5a를 참조하면, 반도체층(232)에 잔류되어 있는 미량의 금속 촉매를 제거하기 위하여 제 1 불순물(280)인 게터링(gettering) 공정 물질을 도핑한다. 상기 게터링 공정 물질은 하기의 공정에서 형성되는 반도체층(232, 234) 양단부의 소오스/드레인 영역(233b, 233c, 235b, 235c)이 형성되는 위치에 도핑함으로써 이루어지는데, 상기 제1 불순물로는 인(P), PHx + 또는 P2Hx(여기서, X=1,2,3...)로 이루어진 군에서 선택되는 어느 하나가 주입 가능하며 주기율표 상의 5족 원소도 주입 가능하다. 바람직하게는 상기 제 1 불순물(280)인 게터링 공정 물질로 인(P)을 사용하며 도핑양은 1*e11/cm2 내지 3*e15/cm2로 주입한다. 상기 도핑양을 1*e11/cm2 이하로 주입할 경우에는 상기 주입하여 주는 인(P)의 양이 충분하지 않아 반도체층(232)에 잔류되어 있는 미량의 금속 촉매(Ni 등)이 충분히 제거되지 않으며, 상기 도핑양을 3*e15/cm2 이상으로 도핑할 경우에는 반도체층(232)의 저항값이 증가하는데, 인(P)의 원자량이 커서 통상적인 열처리 온도에서는 도핑양이 증가함에 따라 저항값이 작아지지 않는다. 이는 활성화(activation)가 잘 되지 않아 전기적 성분으로 나타나기 때문이다. 따라서, 상기 제 1 불순물인 인(P)은 가속 전압을 10keV 내지 100keV로 하고, 수직 방향을 향한 평균 이동통로로서 표면에서의 직선 거리를 나타내는 투사거리(Rp)는 다결정 실리콘층과 게이트 절연막의 계면에서 -500Å 내지 +500Å 범위에 위치하게 한다.
상기와 같이 제 1 불순물(280)을 상기 게이트 전극(251, 252)을 마스크로 사용하여 도핑함으로써 소오스/드레인 영역(233b, 233c, 235b, 235c)을 형성한 후 제 2 영역(B) 전부와 제 1 영역(A)의 게이트 전극(251) 상부만을 포토레지스트 패턴(270)으로 덮는다. 이어서, 상기 제 1 영역(A)에 제 2 불순물(290)로 주입한다. 상기 제 2 불순물(290)로는 p형 불순물을 이용하여 PMOS 박막트랜지스터를 형성하는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 칼륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있다. 본 발명에서는 상기 제 2 불순물로 붕소(B), B2Hx + 및 BHx +(여기서, X=1, 2, 3...)로 이루어진 군에서 선택되는 어느 하나가 주입 가능하며 주기율표 상의 3족 원소도 주입 가능하다. 본 발명에서 붕소(B)의 도핑양은 6*e13/cm2 내지 5*e15/cm2을 주입하는데, 상기 붕소(B)의 도핑량을 6*e13/cm2 이하로 주입할 경우에는 누설 전류가 발생할 수 있고 상기 붕소(B)의 도핑량을 5*e15/cm2 이상으로 주입할 경우에는 저항값이 증가하여 구동 전압이 상승되는 문제점이 있다. 또한, 상기 붕소(B)의 주입은 가속 전압을 10keV 내지 100keV로 하고, 수직 방향을 향한 평균 이동통로로서 표면에서의 직선 거리를 나타내는 투사거리(Rp)는 다결정 실리콘층과 게이트 절연막의 계면에서 -500Å 내지 +500Å 범위에 위치하게 한다.
상기와 같은 공정을 수행한 후, 실시예 1과 같이 제 2 영역(B)의 제 2 반도체층(234)에 LDD 영역을 형성한다.
이어서, 제 3 열처리 공정을 수행하여 금속 촉매를 제거한다. 상기 제 3 열처리는 500℃ 내지 800℃의 온도 범위에서 실시하고, 1분 이상 120분 이하의 시간 동안 가열한다. 상기 제 3 열처리 공정에 의해 PMOS 박막트랜지스터의 반도체 층(232)에 잔류하는 미량의 금속 촉매(Ni 등)가 제거되어 전기적 특성이 우수한 CMOS 박막트랜지스터를 형성할 수 있다.
계속해서, 게이트 절연막 상의 게이트 전극 상부에 하부 구조를 보호하는 층간 절연막을 형성한 후 상기 층간 절연막, 게이트 절연막의 소정 영역을 식각하여 콘택홀을 형성하며 상기 콘택홀을 채우는 소오스/드레인 전극을 형성하여 CMOS 박막트랜지스터를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예들을 들어 도시하고 설명하였으나, 상기한 실시예들에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 수정이 가능할 것이다.
상술한 바와 같이 본 발명에 따르면, 반도체층에 남아있는 금속 촉매의 잔류량을 최소로 하고 CMOS 박막트랜지스터의 제조를 위해 필요한 마스크 수를 절감할 수 있고 공정프로세스를 단순화시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 단계;
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 금속 촉매를 증착하는 단계;
    상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질질 실리콘층의 계면으로 이동시키는 단계;
    상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
    상기 캡핑층을 제거하는 단계;
    상기 다결정 실리콘층을 패터닝하여 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하는 단계;
    상기 제 1 반도체층과 및 제 2 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 제 1 반도체층 및 제 2 반도체층에 제 1 불순물을 도핑하는 단계;
    상기 제 1 반도체층 또는 제 2 반도체층에 제 2 불순물을 도핑하는 단계; 및
    상기 반도체층들에 제 3 열처리하여 상기 제 2 불순물이 도핑된 제 1 반도체층 또는 제 2 반도체층 내에 잔류하는 금속 촉매를 제거하는 단계;를 포함하고,
    상기 제 1 불순물은 6*e13/cm2 내지 5*e15/cm2로 주입하며, 상기 제 2 불순물은 1*e11/cm2 내지 3*e15/cm2로 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 불순물은 n형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  3. 제 1항에 있어서,
    상기 제 1 불순물은 상기 제 1 반도체층 및 제 2 반도체층의 소오스/드레인 영역에 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  4. 제 2항에 있어서,
    상기 제 1 불순물은 주기율표 상의 5족 원소인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  5. 제 2항에 있어서,
    상기 제 1 불순물은 인(P), PHx + 또는 P2Hx(여기서, X=1, 2, 3...)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  6. 제 2항에 있어서,
    상기 n형 불순물은 가속 전압을 10keV 내지 100keV로 하여 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  7. 제 2항에 있어서,
    상기 n형 불순물은 투사거리(Rp)가 다결정 실리콘층과 게이트 절연막의 계면에서 -500Å 내지 +500Å 범위에 위치하게 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  8. 제 1항에 있어서,
    상기 제 2 불순물은 p형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  9. 제 1항에 있어서,
    상기 제 2 불순물은 제 1 반도체층 또는 제 2 반도체층의 소오스/드레인 영역에 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  10. 제 8항에 있어서,
    상기 p형 불순물은 붕소(B), B2HX + 또는 BHx +(여기서, X=1, 2, 3...)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  11. 제 10항에 있어서,
    상기 p형 불순물은 가속 전압을 10keV 내지 100keV로 하여 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  12. 제 10항에 있어서,
    상기 p형 불순물은 투사거리(Rp)가 다결정 실리콘층과 게이트 절연막의 계면에서 -500Å 내지 +500Å 범위에 위치하게 하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  13. 제 1항에 있어서,
    상기 제 3 열처리는 500℃ 내지 800℃의 온도 범위에서 실시하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  14. 제 1항에 있어서,
    상기 캡핑층은 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 형성하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  15. 제 1항에 있어서,
    상기 캡핑층은 1Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  16. 제 1항에 있어서,
    상기 제 1 영역 상의 제 1 반도체층은 PMOS의 반도체층이고, 제 2 영역 상의 제 2 반도체층은 NMOS의 반도체층임을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  17. 제 16항에 있어서,
    상기 제 2 반도체층은 채널 영역, LDD 영역 및 소오스/드레인 영역을 포함하여 형성하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  18. 제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 단계;
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 금속 촉매를 증착하는 단계;
    상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질질 실리콘층의 계면으로 이동시키는 단계;
    상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
    상기 캡핑층을 제거하는 단계;
    상기 다결정 실리콘층을 패터닝하여 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하는 단계;
    상기 제 1 반도체층과 및 제 2 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 제 1 반도체층 또는 제 2 반도체층에 제 1 불순물을 도핑하는 단계;
    상기 제 1 반도체층 및 제 2 반도체층에 제 2 불순물을 도핑하는 단계; 및
    상기 반도체층들에 제 3 열처리하여 상기 제 1 불순물이 도핑된 반도체층 내에 잔류하는 금속 촉매를 제거하는 단계;를 포함하고,
    상기 제 1 불순물은 1*e11/cm2 내지 3*e15/cm2로 주입하며, 상기 제 2 불순물은 6*e13/cm2 내지 5*e15/cm2로 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  19. 제 18항에 있어서,
    상기 제 1 불순물은 p형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  20. 제 18항에 있어서,
    상기 제 1 불순물은 제 1 반도체층 또는 제 2 반도체층의 소오스/드레인 영역에 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  21. 제 19항에 있어서,
    상기 p형 불순물은 붕소(B), B2HX + 또는 BHx +(여기서, X=1, 2, 3...)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  22. 제 21항에 있어서,
    상기 p형 불순물은 가속 전압을 10keV 내지 100keV로 하여 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  23. 제 18항에 있어서,
    상기 제 2 불순물은 n형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터 의 제조방법.
  24. 제 23항에 있어서,
    상기 n형 불순물은 인(P), PHx + 또는 P2Hx(여기서, X=1, 2, 3...)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  25. 제 23항에 있어서,
    상기 n형 불순물은 가속 전압을 10keV 내지 100keV로 하여 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  26. 제 18항에 있어서,
    상기 제 3 열처리는 500℃ 내지 800℃의 온도 범위에서 실시하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  27. 제 18항에 있어서,
    상기 제 2 불순물은 상기 제 1 반도체층 및 제 2 반도체층의 소오스/드레인 영역에 주입하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
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