JP3844566B2 - 半導体装置の作製方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、非晶質半導体薄膜を結晶化して形成された結晶性半導体膜を利用した半導体装置の作製方法に関するものであり、特に薄膜トランジスタ(Thin Film Transistor:TFT)等の半導体装置の作製方法に関する。
【0002】
【従来の技術】
近年、ガラス基板等に上にTFTを形成して半導体回路を構成する技術が急速に進んでいる。そのような半導体回路としてはアクティブマトリクス型液晶表示装置のような電気光学装置が代表的である。
【0003】
アクティブマトリクス型液晶表示装置とは、同一基板上に画素マトリクス回路とドライバー回路とを設けたモノシリック型表示装置である。さらにメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発も進められている。
【0004】
このようなドライバー回路やロジック回路は高速動作を行う必要があるので、活性層として非晶質珪素膜(アモルファスシリコン膜)を用いることは不適当である。そのため、現状では結晶性珪素膜(ポリシリコン膜)を活性層としたTFTが主流になりつつある。
【0005】
そして、ガラス基板のように石英基板に比較し耐熱性の低い基板上に、大面積に結晶性珪素膜を形成するためのプロセス、いわゆる低温プロセスに関して、研究・開発が盛んに行われている。
【0006】
本発明者らは、特開平7−130652号公報において、ガラス基板上に結晶性珪素膜を得るため技術を開示している。同公報記載の技術は、非晶質珪素膜に対して結晶化を助長する触媒元素を添加し、加熱処理を行い、非晶質珪素膜を結晶化するというものである。
【0007】
この結晶化技術によって、非晶質珪素膜の結晶化温度を50〜100℃も引き下げることが可能になり、また結晶化に要する時間も1/5〜1/10にまで短縮することが可能になった。その結果、耐熱性の低いガラス基板上にも、結晶化珪素膜を大面積に形成することが可能になった。このような、低温プロセスよって得られた結晶性珪素膜は、優れた結晶性を有することが実験的に確かめられている。
【0008】
【発明が解決しようとする課題】
上述した結晶化技術において、触媒元素にはニッケル、コバルト等の金属元素が用いられる。このような金属元素は珪素膜中に深い準位を形成してキャリアを捕獲してしまうため、得られた結晶性珪素膜を用いてTFTを製造した場合、TFTの電気特性や信頼性に悪影響を及ぼすことが懸念される。
【0009】
また、結晶性半導体薄膜中に残存した触媒元素は不規則に偏析することが確認されており、特に結晶粒界に偏析していた。本発明者らは偏析した領域が微弱な電流の逃げ道(リークパス)になると考え、オフ電流(TFTがオフ状態にある時の電流)の突発的な増加を招く原因になっていると考えた。
【0010】
従って、結晶化後は触媒元素を速やかに除去するか、または電気特性に影響しない程度にまで低減することが望ましい。ハロゲン元素によるゲッタリング効果を利用して、結晶性珪素膜中の触媒元素をゲッタリングする方法に関する出願を本発明者らは既に済ませている。
【0011】
しかしながら、上記手段を用いる場合には800℃以上の高温の加熱処理が必要となるため、耐熱性の低いガラス基板を用いることができない。即ち、触媒元素を用いた低温プロセスの特徴を効果的に活かすことができない。
【0012】
本発明は上記問題点を鑑みて成されたものであり、低温プロセスの特徴を活かしたまま珪素を含む結晶性半導体膜中から触媒元素を除去または低減するための技術を提供することを課題とする。
【0013】
【課題を解決するための手段】
上述の課題を解決するために、本発明は、1)珪素を含む非晶質半導体膜を触媒元素を利用して結晶化する工程、2)選択的に13族元素(具体的にボロン)および15族元素(具体的にはリン)をドーピングしてゲッタリング領域を形成する工程、3)加熱処理によって被ゲッタリング領域内の触媒元素をゲッタリング領域に移動させる工程とを主要な構成とする。以上の工程を経ることによって、13族元素および15族元素がドーピングされなかった領域の触媒元素をゲッタリング領域へ拡散させ、そこで捕獲(ゲッタリング)する。
【0014】
本発明の基本的な目的は、珪素を含む非晶質半導体膜の結晶化に使用した触媒元素を結晶性半導体膜中から除去することであり、そのための手段として13族元素および15族元素を導入した領域をゲッタリングシンクとして利用する。
【0015】
上記結晶化工程において、非晶質半導体膜に触媒元素を導入する方法として、プラズマドーピング法、蒸着法やスパッタリング法等の気相法、あるいは触媒元素を含有する溶液を塗布する方法が採用できる。溶液を用いる方法は触媒元素の導入量の制御が容易であり、極微量に添加することが容易に行える。
【0016】
また、触媒元素としてはNi(ニッケル)、Co(コバルト)、Fe(鉄)、Pd(パラジウム)、Pt(白金)、Cu(銅)、Au(金)等の金属元素が代表的である。本発明者らの実験では、ニッケルが最も適した元素であることが判明している。
【0017】
本発明において、ゲッタリング用の13族に属する不純物元素として、B、Al、Ga、In、Tlから選ばれた少なくとも一つの元素が用いられ、B(ボロン)が最適であった。また15族に属する不純物元素としては、N(窒素)、P(リン)、As(砒素)、Sb(アンチモン)、Bi(ビスマス)が挙げられ、特に顕著な作用効果を示すのはリンであり、ついで砒素であることが判明している。
【0018】
従来、単結晶シリコン基板中に拡散してしまった金属元素をゲッタリングするために、Pを拡散させたN型領域をゲッタリングシンクに用いることが知られている。これに対して、本発明では、結晶化のために意図的に添加した触媒元素をゲッタリングするために、半導体材料にN型の導電性を付与する15族元素と共に、P型の導電性を付与する13族元素を導入した領域をゲッタリングシンクに用いる点に特徴を有する。
【0019】
本発明のゲッタリング工程において、考慮すべき代表的なパラメータとして以下の6つが挙げられる。
(a)ボロン、リンの導入工程におけるドーズ量
(b)ボロン、リンの導入工程における加速電圧
(c)ゲッタリング領域の形状、面積
(d)被ゲッタリング領域の形状、面積
(e)ゲッタリングのための加熱処理における処理温度
(f)ゲッタリングのための加熱処理における処理時間
【0020】
本発明では上記パラメータが相互に関係して成り立っており、どれかパラメータを動かすと、他のパラメータの最適値もそれに伴って変化し得る。本発明者らが行った実験、およびそこから得られた知見について以下に述べる。
【0021】
実験の概要は、(a)リン(15族元素)のみを導入したゲッタリング領域、(b)ボロン(13族元素)のみを導入したゲッタリング領域、(c)リンとボロンを導入したゲッタリング領域をそれぞれ形成し、これら領域のゲッタリング効果の差異を比較検討するというものである。
【0022】
本実験では、ゲッタリング領域の効果の差異を調べるために、ゲッタリング処理後の試料をFPM(HFとH22 をモル比で0.5:0.5 に混合した薬液)と呼ばれるエッチャントで処理した。FPM処理によって、被ゲッタリング領域に残存したニッケル(おそらくニッケルシリサイドとなっている)を選択的に除去することができる。そこでFPM処理によって発生する孔の数によって、ゲッタリング効果を評価した。この孔はFPM中に試料を室温で1時間浸漬することで生じる。即ち、この孔が発生する度合いが高いほど、高濃度にニッケルが残留していると言える。
【0023】
本実験において、試料となる多結晶珪素膜を形成は次の通りであり、本実験の多結晶珪素膜は全てこの条件で作製した。膜厚55nmの非晶質珪素膜表面に、ニッケルを10ppm含有するニッケル酢酸塩溶液をスピンコーティング法により塗布した。そして550℃、4時間加熱し、さらにエキシマレーザを照射してアニールした。SIMSによる測定では、得られた多結晶珪素膜中のニッケル濃度は1×1019〜2×1019atoms/cm3 程度である。
【0024】
図10に本実験の被ゲッタリング領域10とゲッタリング領域20の関係を模式的に示す。次に、多結晶珪素膜上にマスクを形成し、イオンドーピング法によって、リン及び/又はボロンをマスクを介して選択的にドーピングし、ゲッタリング領域20を形成した。リン、ボロン双方ともドーピングされなかった領域を被ゲッタリング領域10と呼ぶ。また、リンのソースガスにはフォスフィンを用い、ボロンのソースガスにはジボランを用いた。
【0025】
ゲッタリングのための加熱処理の条件は、窒素雰囲気、加熱温度600℃、加熱時間12時間とし、本実験では全てこの条件とした。そして、上述したFPM処理を施した。FPM処理後の試料の光学顕微鏡写真を図12〜16に示す。
【0026】
図12〜16には、被ゲッタリング領域10の幅Lを100μmに固定し、ゲッタリング領域20の幅sを10μm、20μm、30μm、50μm、100μmとした場合の実験結果を示す。なお、FPMは真性の珪素膜に対してN型の珪素膜を選択的に除去可能なため、図13ではリンのみをを導入したゲッタリング領域は除去されている。また、図11に、光学顕微鏡写真と、ゲッタリング領域を作製するためのドーピング条件との対応を表で示した。
【0027】
図12はボロン(13族元素)のみを導入した場合の光学顕微鏡写真である。ボロンのドーピング条件は、加速電圧を10keV に設定し、ドーズ量は、ゲッタリング領域20内のボロンの濃度が2.5×1015atoms/cm2 となるように設定した。
【0028】
図13はリン(15族元素)のみを導入した場合の光学顕微鏡写真である。リンのドーピング条件は加速電圧を10keV に設定し、ドーズ量はゲッタリング領域20内のリンの濃度が1.7×1015atoms/cm2 となるように、設定した。
【0029】
図14はボロンとリン(13族元素及び15族元素)を導入した場合の光学顕微鏡写真である。ボロンのドーピング条件は図13と同じに設定し、他方リンのドーピング条件は図14の場合と同じに設定した。
【0030】
図12〜14の写真を比較検討すると、図12の写真からは、ゲッタリングのための加熱処理前後と孔の発生が変化しないため、ボロンのみを導入したゲッタリング領域にはゲッタリング効果が殆どない考えられる。
【0031】
一方、図13の写真を見ると、リンのみを導入したゲッタリング領域は、図12と比較すると明らかなように、ゲッタリング機能を有するのが分かる。しかし、ゲッタリング領域の幅sが10μmや20μmのような微細な場合では、被ゲッタリング領域に孔が発生している。これを図14に示すボロンとリン双方を導入したゲッタリング領域と比較すると、図14ではゲッタリング領域の幅sが10μmや20μmの場合でも、被ゲッタリング領域に孔が発生していない。なお、FPM処理で孔の空かなかった試料中のニッケル濃度はSIMSの検出下限(約5×1017atoms/cm3 以下)にまで低減されていた。
【0032】
本発明において、ゲッタリングは触媒元素の拡散現象である。本実験では、ニッケルの拡散距離は被ゲッタリング領域10の幅Lに依存する。単純化して、ニッケルの拡散は被ゲッタリング領域10の幅L方向の1次元のみと考えると、幅Lが100μmであれば最大ニッケルを50μm拡散させればよい。図13、図14では被ゲッタリング領域10の幅Lは100μmと同じであり、ゲッタリングするためのニッケルの拡散距離は同じとみなすことができる。また、ゲッタリング領域が広いほどゲッタリング効果が高くなることが予測される。このことは、図13の写真も示している。
【0033】
従って、図13と図14の写真を比較すると、ボロンとリンを導入したゲッタリング領域は、リンのみを導入したゲッタリング領域よりもより狭い面積で、より離れたニッケルをゲッタリングすることが可能であり、より高いゲッタリング効果を示している。特に図14(A)の写真は、被ゲッタリング領域10の幅Lが100μmの場合、その両側に幅sの5μmのゲッタリング領域を形成すればよいことを示している。
【0034】
よって、ボロンとリンを用いた場合、ゲッタリング領域の占有面積が小さくて済むので、被ゲッタリング領域を広くできる。また、ゲッタリング効果が高いため、ゲッタリング処理の時短化が図れるという効果を得ることができる。リンとボロンを導入したゲッタリング領域のほうがゲッタリング効果が高くなる理由の1つとして、リンのみが導入されたゲッタリング領域よりも、ボロンとリンが導入された領域の方がニッケルの固溶度が高くなっていると考えられる。
【0035】
次に、リンのドーピング条件を固定し、ボロンのドーピング条件を変化させて、ボロンの導入量とゲッタリング効果の傾向を観察した。図15、図16にFPM処理後の試料の光学顕微鏡写真を示す。この実験では、リンのドーピング条件を図13と同じにし、加速電圧10keV 、ドーズ量は、ドーピングされるリンの濃度が1.7×1015atoms/cm2 となる値に固定した。またボロンのドーピング時の加速電圧も10keV に固定した。
【0036】
図15はボロンの濃度がリンの濃度の略1/2となる、8.3×1014atoms/cm2 でドーピングされるようにドーズ量を設定した場合の光学顕微鏡写真である。図16はボロンの濃度がリンの濃度と同じ1.7×1015atoms/cm2 となるにように、ドーズ量を設定した場合の光学顕微鏡写真である。また、ボロンの濃度が2.5×1015atoms/cm2 の場合は図14に対応し、ボロンの濃度がゼロ場合は図13に対応する。
【0037】
図15の写真からは、ドーピングされるボロンの濃度がリンよりも低い場合は、リンのみを導入した場合(図13参照)よりもゲッタリング効果が低下していることが分かる。
【0038】
また、図16の写真からは、ドーピングされたボロンの濃度がリンと同じ、1.7×1015atoms/cm2 となるようにドーズ量を設定することで、sが10μm、20μmの場合でもFPM処理で殆ど孔が開かなくなり、リンのみを導入した場合(図13参照)よりもゲッタリング効果が優れていることが分かる。
【0039】
しかし、図16に示すように、ボロンの濃度が1.7×1015atoms/cm2 では、sが10μm、20μm、30μmの場合では、被ゲッタリング領域10に若干の孔開きが見られる。
【0040】
他方、ボロンの濃度が2.5×1015atoms/cm2 と、リンよりも高濃度にボロンを添加すると、図14(A)に示すように、s=10μmでも被ゲッタリング領域10には孔がなくなっている。
【0041】
上記の実験ではリンの濃度が1.7×1015atoms/cmとなるように設定ドーズ量を固定した。次に、リンの濃度が上記の約1/2程度の8.3×10 14 atoms/cmとなるように、ドーズ量を設定し、加速電圧は10keVに固定した。また、ボロンのドーピング条件は加速電圧は10keVに固定し、ドーズ量は、その濃度がゼロ、8.3×10 14 atoms/cm、1.7×1015atoms/cmとなるようにそれぞれ設定し、ゲッタリッグ効果を比較した。すると、リンの濃度が8.3×10 14 atoms/cmの条件では、ボロンを添加すると、リンのみを添加した(ボロンのドーズ量がゼロ)場合よりも、ゲッタリング効果が低下してしまった。
【0042】
以上の結果をまとめると、リンとボロン双方をドープしたゲッタリング領域を用いるには、被ゲッタリング領域10内のニッケルの濃度が1×1019〜2×1019 atoms/cm3程度の場合では、リンの濃度が1.7×1015atoms/cm2 以上となるようにドーズ量を設定する。ボロンのドーズ量は、その濃度が1.7×1015atoms/cm2 以上でドープされるように設定する。より好ましくは、リンの濃度の約1.5倍程度の2.5×1015atoms/cm2 よりも高い濃度でドープする。
【0043】
上述した実験のボロン、リンの濃度は設定したドーズ量から導かれる値だが、実際にゲッタリング領域にドープされたボロン、リンの濃度をSIMSにて測定した。SIMSの測定結果では、ゲッタリング領域20内のリンとボロンの単位面積当たりの濃度は、加速電圧を10keV とし、リンのドーズ量をその濃度が1.7×1015atoms/cm2 となるように設定した場合と、ボロンのドーズ量をその濃度が1.7×1015atoms/cm2 となるよう設定した場合とでは、ほぼ同程度であり、1.5×1015〜2.0×1015atoms/cm2 程度であった。
【0044】
なお、このリン、ボロンの単位面積当たりの濃度は、SIMSによる濃度プロファイル(深さ(膜厚)に対する単位体積当たりの濃度[atoms/cm3 ])の面積に相当する値である。
【0045】
よって、ニッケルの濃度が1×1019〜2×1019 atoms/cm3程度の被ゲッタリング領域10にFPM処理で孔の発生がないようにするためには、ゲッタリング領域20内のリン、ボロンの単位面積当たりの濃度は1.5×1015atoms/cm2 以上とする。他方ボロンの単位面積当たりの濃度はリンの濃度と同じ、もしくはそれ以上(約1倍以上)とし、生産性の観点から1〜3倍程度にすればよく、図14と図16に示す結果を比較検討すると、ボロンの単位面積当たりの濃度はリンの濃度の1.5〜3倍程度になるようにする。即ち、実質的にゲッタリング領域がP型の導電性を示すようにすればよい。
【0046】
図12〜図16に示す実験結果から得られたリン、ボロンのドーズ量の条件は、多結晶珪素膜中のニッケルの濃度が1×1019〜2×1019 atoms/cm3程度の場合である。しかしニッケル濃度が異なる場合でも、ゲッタリング領域20において、ボロン濃度をリンの濃度の約1倍以上、より好ましくは1.5〜3倍程度にすることで、リンのみをドープしたゲッタリング領域よりも高いゲッタリング効果を得ることができると予測される。また、ニッケルの濃度が上記の値によりも低ければ、ゲッタリング領域20のリンの濃度の下限が低濃度側にシフトすることが予測される。
【0047】
ボロン、リンを導入する方法として、イオンドーピンク法やプラズマドーピング法等の気相法のみでなく、ボロン及び/又はリンを含有する層を固相法や、溶液を用いた液相法にて形成する方法を用いることができる。
【0048】
本実験の条件では、被ゲッタリング領域10の幅Lが100μmであれば、ゲッタリグできることが分かる。この被ゲッタリング領域10のパターンからは1辺が100μm程度のサイズの半導体層を得ることができる。これは、実際のアクティブマトリクス型表示装置を構成するTFTの半導体層のサイズの一つであり、その中でも特に大きいサイズに相当する。従って、本実験結果から得られる知見は、実質的に、アクティブマトリクス型表示装置を構成する全てのTFTに適用できる。
【0049】
また、短辺が100μm以上となるようなサイズの活性層は、例えばドライバー回路を構成するTFTにしか使用されず、その場合、半導体層を複数に分割する等の工夫で容易に回避することができる。
【0050】
上記の実験では、加熱温度を600℃、加熱時間を12時間としたが、ニッケル等の触媒元素の拡散距離は温度および時間にも依存し、高温であるほど、長時間であるほど拡散距離を稼げる。また、被ゲッタリング領域10の幅Lが狭ければ、短時間の加熱処理で済む。
【0051】
加熱温度の条件は理論的に、その下限はニッケル等の触媒元素が拡散できる温度で決定でき、その上限はゲッタリング領域に導入したリン、ボロンがゲッタリング領域20から被ゲッタリング領域に逆拡散しない温度で決定できる。よって加熱処理温度は400℃〜1050℃の範囲であり、好ましくは400〜900℃である。
【0052】
例えば、ガラス基板を使用した場合の典型的な加熱温度は550℃〜650℃であり、石英基板を使用した場合の典型的な加熱温度は600℃〜750℃である。
【0053】
他方、加熱時間は、加熱温度や触媒元素を拡散させる距離等の要素で決定されるが、製造工程のスループットを考慮すると、処理時間があまりにも長いことは好ましくない。そのため、本発明者らはスループットを考慮して、上限は24時間とし、加熱時間は1分〜24時間、より好ましくは30分〜3時間とする。
【0054】
また加熱処理の雰囲気は不活性雰囲気、水素雰囲気、酸化性雰囲気またはハロゲン元素を含む酸化性雰囲気のいずれかで行えば良い。
【0055】
また、リン、ボロンのドーピングは5〜30keV 程度の比較的低加速度で実施すると、ゲッタリングの効果が高くなる。これは設定ドーズ量を固定した場合では、上記のような低加速電圧のほうが、TFTの半導体層に使用される数100nm程度の薄い半導体膜により高濃度にリン、ボロンに導入されると考えられるためである。
【0056】
ゲッタリングの際にニッケル等の触媒元素をより長距離、より多量に拡散させるためには、高温、長時間の加熱の他に、非晶質半導体膜を加熱処理によって結晶化させた後、レーザ光、より好ましくはパルス発振型のレーザ光を照射すると良く、FPM処理による孔の発生の低下が確認されている。この理由はレーザ光を照射することで、一種の非平衡状態となり触媒元素が拡散し易い状態となるためと考えられる。
【0057】
またゲッタリングのための加熱処理を行う前に、レーザ光あるいはそれと同等な強光を照射するのも有効である。この理由は、加熱処理前にゲッタリング領域に導入された13族元素、15族元素が活性化されているためと考えられる。
【0058】
【本発明の実施の形態】
本実施の形態を図1を用いて説明する。先ず、図1(A)に示すように、基板101上に珪素を含む非晶質半導体膜103を形成し、非晶質半導体膜103上に結晶化を助長する触媒元素を含む層104を形成し、非晶質半導体膜103内に触媒元素を導入する。
【0059】
次に、図1(B)に示すように、加熱処理により前記非晶質半導体膜103を結晶化させて、結晶性珪素膜105を形成し、しかる後、図1(C)に示すように、レーザ光を照射して結晶性を助長させて、結晶性半導体膜106を得る。
【0060】
図1(D)に示すように、13族に属する不純物元素および15族に属する不純物元素を結晶化された半導体膜106に選択的に導入して、ゲッタリング領域108を形成する。13族に属する不純物元素および15族に属する不純物元素を結晶化された半導体膜106に選択的に導入する方法として、イオンドーピンク法やプラズマドーピング法等の気相法や、13族元素及び/又は15族元素を含有する層を固相法や、溶液を用いた液相法にて形成する方法を用いる。
【0061】
次に、加熱処理によって、前記結晶化された半導体膜106において、不純物元素が導入されなかった領域109中の触媒元素を、ゲッタリング領域108にゲッタリングさせて、触媒元素の濃度が低減された結晶性半導体膜110を得る。この膜110をパターニングして、図1(F)に示す半導体装置の半導体層111を得る。なお、加熱処理の前にエキシマレーザ等のレーザ光を照射してゲッタリング領域108中の不純物を活性化させてもよい。
【0062】
【実施例】
以下、図1〜9を用いて、本発明の実施例を詳細に説明する。
【0063】
[実施例1] 本実施例を図1〜3を用いて説明する。本実施例では触媒元素にニッケルを用いて結晶化した結晶性珪素膜(ポリシリコン膜)を形成し、P(リン)およびB(ボロン)を利用して、結晶性珪素膜内のニッケルをゲッタリングする方法を説明する。なお、図1は基板断面図であり、図2(A)〜(C)は図1(D)〜(F)の正面図である。
【0064】
まず、図1(A)に示すように、ガラス基板101上に下地膜102として、酸化珪素膜をプラズマCVD法により200nmの厚さに成膜する。次に、減圧熱CVD法またはプラズマCVD法により、厚さ10〜70nm、より好ましくは15〜45nmで非晶質珪素膜103を成膜する。本実施例では、減圧CVD法により55nmの厚さ非晶質珪素膜103を成膜した。なお、非晶質珪素膜103以外にも、珪素を含む非晶質半導体膜、例えばSix Ge1-x (0<X<1)を用いることもできる。
【0065】
次に、非晶質珪素膜103の結晶化を行う。まず、酸素雰囲気中においてUV光を照射することにより非晶質珪素膜103の表面に図示しない極薄い酸化膜を形成する。この酸化膜は後に塗布されるニッケルを含んだ溶液の濡れ性を向上させる機能を有する。
【0066】
次にニッケルを含有する溶液を非晶質珪素膜103表面に塗布する。ニッケル含有量(重量換算)は0.1〜50ppm、より好ましくは1ppm〜30ppmとすればよい。これは、非晶質珪素膜103中のニッケル濃度を1015〜1019atoms/cm3 のオーダとするためである。1015atoms/cm3 以下であるとニッケルの触媒作用を得られることができない。1019atoms/cm3 程度の濃度であれば、ゲッタリングを実施しない場合でも動作可能なTFTを作製可能であり、ゲッタリング工程を効率良く行うためでもある。なお、上記のニッケルの濃度はSIMSによる測定値の最大値で定義される。
【0067】
本実施例では、ニッケルを10ppm含有するニッケル酢酸塩溶液を塗布した。そして、スピンコーターにより基板101を回転して、余分なニッケル酢酸塩溶液を吹き飛ばして除去し、非晶質珪素膜103の表面に極薄いニッケル含有層104を形成する。
【0068】
図1(A)に示す状態を得たら、窒素雰囲気中で温度550℃、4時間加熱して、非晶質珪素膜103を結晶化した。この結晶化工程により結晶性珪素膜105が得られる。この結晶成長はニッケルを添加した非晶質珪素膜103表面から下地膜102の方(縦方向)へ進行するため、本明細書では縦成長と呼ぶことにする(図1(B))。
【0069】
なお、この結晶化工程に従えば粒界を含む多結晶シリコン膜が形成されるが、異なる条件で微結晶状態のシリコン膜を形成することができる。
【0070】
また、上記加熱処理は電熱炉において500〜700℃、より好ましくは550〜650℃の温度で行うことができる。この時、加熱温度の上限は耐熱性を考慮して、使用するガラス基板101のガラス歪点より低くすることが必要である。ガラス歪点を超えるとガラス基板の反り、縮み等が顕在化してしまう。また、加熱時間は1〜12時間程度とすればよい。この加熱処理はファーネスアニール(電熱炉内での加熱処理)によって行われる。なお、レーザーアニールまたはランプアニール等の加熱手段を用いることも可能である。
【0071】
次に、得られた結晶性珪素膜105に対してレーザー光の照射を行い、結晶性の改善された結晶性珪素膜106を得る。本実施例では、パルス発振型のKrFエキシマレーザー(波長248nm)を用いる(図1(C))。
【0072】
パルス発振型のレーザとして、短波長(紫外線領域)のXeClエキシマレーザーや、長波長のYAGレーザー等を用いる。本実施例で用いたエキシマレーザーは紫外光を発振するので、被照射領域において瞬間的に溶融固化が繰り返される。そのため、エキシマレーザー光を照射することにより、一種の非平衡状態が形成され、ニッケルが非常に動きやすい状態となる。
【0073】
また、図1(B)に示す結晶化工程で得られる結晶性珪素膜105は非晶質成分が不規則に残存する。しかし、レーザー光の照射によってそのような非晶質成分を完全に結晶化することができるので、結晶性珪素膜106の結晶性は大幅に改善されている。
【0074】
なお、このレーザー照射工程を省略することは可能であるが、レーザー照射することによって、結晶性の改善の他に、後のゲッタリング工程の効率を向上させるという効果が得られる。レーザー照射後では、結晶性珪素膜106中の残留ニッケル濃度のSIMSの最高値は、1×1019〜2×1019atoms/cm3 程度である。
【0075】
レーザー光の照射が終了後、結晶性珪素膜106の表面の酸化膜を一旦除去し、再び薄い酸化膜(図示せず)を形成する。この酸化膜は酸素雰囲気中でUV光を照射することで得られる。そして、その上にレジストマスク107を形成する。前述の酸化膜はレジストマスク107の密着性を高める効果がある。
【0076】
次に、イオンドーピング法またはイオン注入法によって、P(リン)元素、B(ボロン)元素を結晶性珪素膜106にドーピングする。本実施例ではイオンドーピング法を用いる。ソースガスはフォスフィンを用いる。加速電圧は5〜30keV に設定する。ドーズ量は、ドーピングされるPの濃度が1.7×1015atoms/cm2 以上になるように設定する。
【0077】
他方、Bのドーピング条件は、ソースガスにジボランを用い、加速電圧を5〜30keV に設定する。ドーズ量はドーピングされるBの濃度が1.7×1015atoms/cm2 以上、より好ましくは2.5×1015〜5×1015atoms/cm2 になるように設定する。
【0078】
本実施例では、先ずPをドーピングし、次にBをドーピングした。Pのドーピング条件は加速電圧を10keV 、ドーズ量は、Pの濃度が1.7×1015atoms/cm2 となるよう設定した。他方Bのドーピング条件は加速電圧10keV 、ドーズ量は、Bの濃度が1.5×1015atoms/cm2 になるように設定した。
【0079】
P、Bのドーピングによって、レジストマスク107に覆われていない領域108(以下、ゲッタリング領域108と呼ぶ)はP、Bを高濃度に含有した領域となる。また、これらの領域はドーピングされるイオンの衝撃によって非晶質化される。他方、領域109(以下、被ゲッタリング領域109と呼ぶ)は、レジストマスク107によって保護されるため、P、Bはドーピングされない。従って、結晶性が保たれる(図1(D)、図2(A))。
【0080】
なお、PおよびBのドーピング工程の最適条件は、結晶性珪素膜106の膜厚(初期の非晶質珪素膜103の膜厚)にも依存し、また後に行うゲッタリングのための加熱処理の条件によっても変化する。更に、ゲッタリング領域108や被ゲッタリング領域109のサイズを考慮して、ドーピング条件を設定する必要がある。
【0081】
P、Bのドーピング工程が終了したら、レジストマスク107を専用の剥離液によって除去した後、ゲッタリングのための加熱処理を行い、被ゲッタリング領域109の内部に残存するニッケルをゲッタリング領域108に移動させる。本実施例では窒素雰囲気で、600℃、12時間の加熱処理を行った。こうしてニッケル濃度が低減された被ゲッタリング領域110を得る(図1(E)、図2(B))。
【0082】
この加熱処理工程によって、被ゲッタリング領域109の内部のニッケルはゲッタリング領域108へ(矢印の方向へ)と吸い出される。このようなニッケルの移動は、前述のレーザー照射によりニッケルが移動し易くなっていること、さらにゲッタリング領域108が非晶質化していることにより助長されると考えられる。
【0083】
そして、パターニングによってゲッタリング領域108を除去することで、TFTの半導体層となる島状領域111が得られる。この島状領域111は十分にニッケル濃度が低減されているため、リーク電流を抑制することができる。以下、ゲイト絶縁膜の作製工程等を含む公知の方法でTFTを完成すればよい(図1(F)、図2(C))。
【0084】
なお被ゲッタリング領域110がゲッタリング領域108と隣接する周辺部はニッケル濃度が高い可能性があるので、島状領域111に含まれないようにパターニング時に一緒に除去することが望ましい。
【0085】
以下、図1、図2に示した工程で得られた島状領域111を用いて、Nチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS回路を作製する工程を図3を用いて説明する。
【0086】
図3(A)において、111NはNチャネル型TFTの半導体層であり、111PはPチャネル型TFTの半導体層である。半導体層111N、111Pは図1(F)、図2(C)の島状領域111に相当する。これら半導体層111N、111P上にプラズマCVD法または減圧熱CVD法により酸化珪素膜112を150nmの厚さに成膜する(図3(A))。
【0087】
次に、アルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型パターンを形成する。次いで、本発明者らによる特開平7-135318号公報記載の陽極酸化技術を利用する。同公報記載の技術を利用することで、先ず前記のゲイト電極の原型パターンの側面に多孔質状の陽極酸化膜113、114が形成され、つぎに、それらゲイト電極の原型パターンの周囲に緻密な陽極酸化膜115、116が形成される。そして、陽極酸化されずに残存したゲイト電極の原型パターンがゲイト電極117、118として画定する。
【0088】
次に、ゲイト電極117、118、多孔質状の陽極酸化膜113、114をマスクとして酸化珪素膜112をエッチングし、ゲイト絶縁膜119、120を形成する。そしてその後、多孔質状の陽極酸化膜113、114を除去する。こうしてゲイト絶縁膜119、120がゲイト電極117、118の端部から露出した状態となる(図3(B))。
【0089】
次に、N型を付与する不純物イオンをイオンプランテーション法またはイオンドーピング法を用いて2回に分けて添加する。本実施例では、Pイオンをイオンドーピング法によって添加した。まず1回目の不純物添加を高加速電圧で行い、n- 領域を形成する。
【0090】
この時、加速電圧が高いので不純物イオンは露出した活性層111N、111Pだけでなく、露出したゲイト絶縁膜119、120の端部の下にも添加される。このn- 領域がLDD領域(不純物濃度は1×1018〜1×1019atoms/cm3 程度)として機能するように、ドーズ量を設定する。
【0091】
さらに、2回目の不純物添加を低加速電圧で行い、n+ 領域を形成する。この時は加速電圧が低いのでゲイト絶縁膜119、120がマスクとして機能する。また、このn+ 領域は後のソース/ドレイン領域となるのでシート抵抗が 500Ω以下(好ましくは 300Ω以下)となるように、ドーズ量を設定する。
【0092】
以上の工程を経て、Nチャネル型TFTのソース領域121、ドレイン領域122、低濃度不純物領域123、チャネル形成領域124が形成される。なお、この状態ではPチャネル型TFTの活性層111PもNチャネル型TFTの活性層と同じ状態となっている(図3(C))。
【0093】
次に、Nチャネル型TFTを覆ってレジストマスク125を設け、イオン注入法、あるいはイオンドーピング法によって、P型を付与する不純物を添加する。本実施例では、Bをイオンドーピング法によって添加した。この工程も前述のN型を付与する不純物添加工程と同様に2回に分けて行う。このようにして、Pチャネル型TFTのソース領域127、ドレイン領域128、低濃度不純物領域129、チャネル形成領域130が形成される(図3(D))。
【0094】
ただし、この場合には不純物領域の導電型をN型からP型へ反転される必要があるので、前述のNチャネル型TFTの工程よりも2〜3倍程度の不純物イオンを添加しなくてはならない。
【0095】
以上のドーピング工程終了後、ファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびイオン添加時の損傷の回復を図る。
【0096】
次に、層間絶縁膜131を500nmの厚さに形成する。層間絶縁膜131としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜のいずれか或いはそれらの積層膜を用いることができる。
【0097】
そして、コンタクトホールを形成してソース配線132、134ドレイン配線133を形成して、図3(E)に示す状態を得る。最後に水素雰囲気中で熱処理を行い、全体を水素化してCMOS回路が完成する。
【0098】
本実施例で示すCMOS回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。このようなインバータ回路を組み合わせたりすることでNAND回路、NOR回路のような基本論理回路を構成したり、さらに複雑なロジック回路をも構成することができる。
【0099】
[実施例2] 実施例1では、縦成長によって非晶質珪素膜を結晶化させたが、本実施例では、実施例1と異なる方法で非晶質半導体膜の結晶化を行う例を示す。本実施例でも触媒元素はニッケルを用いる。以下、図4を用いて本実施例を説明する。
【0100】
まず、図4(A)において、ガラス基板201上に膜厚200nmの下地膜202、膜厚50nmの非晶質珪素膜203を形成する。また、その上に厚さ70nmの酸化珪素膜でなるマスク絶縁膜204を形成し、触媒元素(本実施例もニッケルとする)を選択的に添加するための開口部204aを設ける。
【0101】
この状態で酸素雰囲気中においてUV光を照射し、非晶質珪素膜203の露出表面に濡れ性改善のための極薄い酸化膜(図示せず)を形成する。次にニッケルを10ppm(重量換算)で含有したニッケル酢酸塩溶液をスピンコート法により塗布し、非晶質珪素膜203の表面に極薄いニッケル含有層205を形成する(図4(A))。
【0102】
図4(A)に示す状態を得たら、窒素雰囲気中で600℃、8時間の加熱処理を行い、非晶質珪素膜203を結晶化する。非晶質珪素膜203の結晶化は、矢印で示すようにニッケルを添加した領域206から膜面と平行な方向(横方向)に進行する。本明細書では、このような結晶成長を横成長と呼ぶことにする(図4(B))。
【0103】
この結晶化工程に従うと、針状または柱状の結晶の集合体でなる多結晶シリコン膜(ポリシリコン膜)が形成される。本発明者らはこのように結晶化した領域を横成長領域と呼ぶ。
【0104】
また、この時、結晶化後の膜は、1)ニッケルの添加領域206(結晶性珪素膜)、2)横成長領域207(結晶性珪素膜)、3)横成長が及ばなかった領域208(非晶質珪素膜)の3つの領域に分類される。最終的に必要とするのは横成長領域207のみであるので、以下の説明において他の領域の説明は略す。
【0105】
次に、得られた結晶化後の珪素膜に対してレーザー光の照射を行う。これにより横成長領域207は大幅に結晶性が改善された結晶性珪素膜209となる。本実施例ではKrFエキシマレーザーを用いる。このレーザ照射工程は、結晶性の改善のみでなく、ニッケルをゲッタリングし易い状態にするという作用がある(図4(C))。
【0106】
レーザー光の照射が終了したら、レジストマスク210を形成して、P、Bのドーピング工程を行う。なお、ドーピング条件は実施例1に従って実施者が適宜決定すれば良い。また、後のゲッタリングのための加熱処理の条件を考慮して決定することが好ましい。
【0107】
本実施例では、先ずPをドーピングし、次にBをドーピングした。Pのドーピング条件は加速電圧10keV とし、ドーズ量は、Pの濃度か1.7×1015atoms/cm2 となるよう設定した。他方Bのドーピング条件は加速電圧10keV とし、ドーズ量は、Bの濃度が2.5×1015atoms/cm2 とした。このドーピング工程によりゲッタリング領域211および被ゲッタリング領域212が画定される(図4(D))。
【0108】
ドーピング工程が終了したら、レジストマスク210を専用の剥離液によって除去する。そして、600℃、12時間の加熱処理を行い、被ゲッタリング領域212の内部に残存するニッケルを、ゲッタリング領域211の方へ(矢印の方向に)移動させる。こうしてニッケル濃度の低減された被ゲッタリング領域213が得られる(図4(E))。
【0109】
そして、パターニングによって、ゲッタリング領域211を除去することで十分にニッケル濃度が低減された島状領域214を得る。この島状領域214をTFTの半導体層にに用いて、ゲイト絶縁膜の作製工程等を含む公知の方法でTFTを完成すればよい。
【0110】
図4(F)のパターニング工程において、島状領域214にはゲッタリング領域211と隣接する周辺部が含まれないよう、パターニングすることが好ましい(図4(F))。
【0111】
図4(B)に示す結晶化工程の後に得られる横成長領域207は、実施例1の縦成長された領域(図1の105、109で示す領域)よりもニッケルの濃度が低いという特徴がある。よって横成長プロセスを用いることで、ゲッタリング処理の処理温度を低くしたり、処理時間の時短化等、プロセス的なマージンが増すという効果を得ることができる。
【0112】
[実施例3] 実施例1、2では、実際のTFTの半導体層よりも被ゲッタリング領域の面積を広くし、パターニングのマージンを持たせるようにした。このため、TFTの素子を構成する半導体層の集積度が小さくなるおそれがある。本実施例ではこのような問題点を解消するための方法を説明する。
【0113】
本実施例では、少なくともチャネル形成領域は被ゲッタリング領域のみで形成し、ソース領域、ドレイン領域にはゲッタリング領域(P、Bがドーピングされる領域)が含まれるようにして、半導体層の集積度を上げるようにしたものである。以下、図5、図6を用いて本実施例を説明する。
【0114】
ガラス基板301上に、厚さ200nmの酸化珪素膜でなる下地膜302を形成する。そして、非晶質珪素膜を55nmの厚さに成膜する。実施例1で説明した縦成長方法、あるいは実施例2で説明した横成長方法によって、非晶質珪素膜を結晶化し、さらに、エキシマレーザ光を照射して結晶性を助長させる。以上により、下地膜302上に結晶性珪素膜303が形成される(図5(A))。
【0115】
図6(A)は図5(A)の正面図に相当し、結晶性珪素膜303上の点線で示すパターン300は、TFTの半導体層となる領域を示す。またパターン300中の領域300cはチャネル形成領域となる部分であり、そのサイズを8μm×8μmとする。
【0116】
次に、図6(B)に示すように、結晶性珪素膜303上にレジストマスク304を形成する。レジストマスク304は半導体層のチャネル形成領域をなる部分300cを少なくとも覆うように形成される。このときチャネル形成領域の端面(特に、ソース/ドレイン領域と接合しない面)に被ゲッタリング領域とゲッタリング領域との界面が含まれると、TFTとして動作しなくなるおそれがある。そのため、本実施例では帯状のマスク304を形成し、またその幅を10μmとして部分300cに対して1μmのマージンをとる。
【0117】
次に、P、Bのドーピング工程を行う。先ず、加速電圧を10keV に、ドーズ量は、Pの濃度が1.7×1015atoms/cm2 となるように設定し、Pをドーピングする。次に、加速電圧10keV に、ドーズ量は、Bの濃度が2.5×1015atoms/cm2 となるように設定し、Bをドーピングする。このドーピング工程によりゲッタリング領域305、被ゲッタリング領域306が画定される(図5(B)、図6(C))。
【0118】
ドーピング工程が終了後、レジストマスク304を専用の剥離液によって除去する。そして、600℃、8時間の加熱処理を行い、被ゲッタリング領域306の内部に残存するニッケルを、ゲッタリング領域305の方に(矢印の方向に)移動させる。こうしてニッケル濃度の低減された被ゲッタリング領域307が得られる(図5(C)、図6(D))。
【0119】
パターン300に従ってパターニングにして、島状領域308を得る。島状領域308は、ゲッタリング領域305とニッケル濃度の低減された被ゲッタリング領域307とでなる。以上の工程を経て得られた島状領域308を用いて、例えば図3を用いて実施例1で説明したプロセスを用いて、TFTを作製すればよい。(図5(D)、図6(D))。
【0120】
ゲッタリング領域305はP型の導電性を有するので、ゲッタリング領域305でP型のソース領域、ドレイン領域を構成することができる。よって、P型の導電性を付与するためのドーピング工程を省略することができる。
【0121】
また島状領域308のチャネル形成領域308cは、実質的に真性でかつニッケル濃度が低減された被ゲッタリング領域307で構成されているため、しきい値の突発的な変動をなくすことができる。他方ソース領域、ドレイン領域となる部分にニッケルや導電性を付与する不純物を含有していても、TFTの電気特性に大きな弊害をもたらすことがない。
【0122】
本実施例では、ソース領域、ドレイン領域がチャネル形成領域308cに対して1μmオフセットした構造となっている。このオフセット量はレジストマスク304の形状で適宜に決定できる。例えば、レジストマスク304の幅をより広くして、ゲッタリング領域305をソース領域、ドレイン領域に部分的に残すことができる。
【0123】
実施例1、2では島状領域をパターニングする際、全てのゲッタリング領域305と、一部の被ゲッタリング領域306を除去していたが、本実施例では、本実施例の島状領域308の一部にゲッタリング領域305を残すので、パターニングで除去する部分が縮小される。よって、島状領域308をより集積化して形成することが可能になる。また、ニッケルの拡散距離が短くなり、ゲッタリング領域305の面積が相対的に拡大されるめ、ゲッタリングの加熱処理が時短化される。
【0124】
また、レジストマスク304が小さくなるため、ドーピングに使用されるチャンバーの汚染を抑制することができ、クリーニングに要する手間や時間が節約され、スループットの向上を図れる。
【0125】
[実施例4] P、Bがドーピングされたゲッタリング領域がゲッタリング作用を有するには、PよりもBの濃度が濃度が高くなっており、よってN型の導電性を示す。また、図13に示すように、PのみをドープしたN型領域もゲッタリング領域として機能することが可能である。
【0126】
この点に着目し、本実施例では、N型、P型ゲッタリング領域をTFTのソース領域、ドレイン領域に用いて、CMOS型のTFTを作製する。以下、図7に従って本実施例の作製工程を説明する。
【0127】
まず、ガラス基板401上に厚さ200nmの酸化珪素膜でなる下地膜402を形成する。そして、非晶質珪素膜を55nmの厚さに成膜する。実施例1で説明した縦成長方法、あるいは実施例2で説明した横成長方法によって、非晶質珪素膜を結晶化し、さらにエキシマレーザ光を照射して結晶性を助長させる。以上により、下地膜402上に結晶性珪素膜403を形成する(図7(A))。
【0128】
結晶性珪素膜403をパターニングして、Nチャネル型TFTの半導体層となる島状領域404Nと、Pチャネル型TFTの半導体層となる島状領域404Pを形成し、これら島状領域404N、404P上にプラズマCVD法または減圧熱CVD法により酸化珪素膜405を150nmの厚さに成膜する。
【0129】
次に、導電膜膜を成膜し、パターニングしてゲイト電極406、407を形成する。ゲイト電極406、407を構成する導電膜としては、後に実施されるゲッタリングのための加熱温度である550〜650℃程度の温度に耐え得る材料が好ましい。例えばTa(タンタル)、Mo(モリブデン)、Ti(チタン)、W(タングステン)、クロム(Cr)等の高融点金属、これら金属材料とシリコンとの化合物であるシリサイド、N型又はP型の導電性を有するポリシリコン等の材料が挙げられる。本実施例ではクロムを用いる(図7(B))。
【0130】
これらゲイト電極406、407をマスクにして、酸化珪素膜405をパターニングして、ゲイト絶縁膜408、409を形成する。酸化珪素膜405をパターニングしたのは、次のドーピング工程において、加速電圧が10〜30keV 程度と比較的低いので、酸化珪素膜405がマスクとして機能して、島状領域404N、404Pに不純物が十分に添加されないおそれがあるからである(図7(C))。
【0131】
次に、N型を付与する不純物イオンをイオン注入法またはイオンドーピング法を用いて添加する。本実施例では、イオンドーピング法にてPをドープする。ドーピング条件は、加速電圧を10keV に設定し、ドーズ量は、Pの濃度が1.7×1015atoms/cm2 となるにように設定する。
【0132】
ゲイト電極406、407がマスクとして機能し、島状領域404N、404PにはN型不純物領域410〜413と、実質的に真性な領域414、415が形成される。島状領域404Nにおいて、N型不純物領域410、411は真性な領域414に対するゲッタリング領域となると共に、Nチャネル型TFTのソース領域、ドレイン領域として機能する。また真性な領域414はチャネル形成領域として機能する(図7(D))。
【0133】
次に、島状領域404Nを覆ってレジストマスク416を設け、P型を付与する不純物イオンの添加を行う。本実施例ではBを添加する。ドーピング条件は、加速電圧を10keV に設定し、ドーズ量は、Bの濃度が2.5×1015atoms/cm2 となるように設定した。
【0134】
この結果、N型の不純物領域412、413の導電型が反転し、P型の不純物領域417、418が形成される。他方、領域415の導電型は実質的に真性のまま保持される。P型の不純物領域417、418は真性な領域415に対するゲッタリング領域として機能し、またPチャネル型TFTのソース領域、ドレイン領域として機能する。真性な領域415はPチャネル型TFTのチャネル形成領域となる(図7(E))。
【0135】
次に、専用の剥離液によってレジストマスク416を除去した後、600℃、12時間の加熱処理を行う。この結果、真性な領域414のニッケルはN型の不純物領域410、411にゲッタリングされ、真性な領域415中のニッケルもP型不純物領域417、418にゲッタリングされるため、ニッケルの濃度が低減されたチャネル形成領域419、420がそれぞれ形成される。また、このゲッタリングのための加熱処理によって、不純物領域410、411、417、418に添加された不純物が活性化される(図7(E))。
【0136】
次に、層間絶縁膜421を500nmの厚さに形成する。層間絶縁膜421としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜のいずれか、或いはそれらの積層膜を用いることができる。
【0137】
そして、コンタクトホールを形成してソース配線422、423、ドレイン配線424を形成して図7(F)に示す状態を得る。最後に、水素雰囲気中で熱処理を行い全体を水素化してCMOS回路が完成する。
【0138】
本実施例では、ゲッタリング領域を形成するためのドーピング工程と、ソース、ドレイン領域を形成するためのドーピング工程を一括したため、スループットの向上が図れる。
【0139】
[実施例5] 本実施例は、実施例4と同様にゲッタリング領域を形成するためのドーピング工程と、ソース領域、ドレイン領域を形成するためのドーピング工程とを一括した例であり、オフセット構造を有するTFTの作製工程の例を示す。
【0140】
まず、ガラス基板501上に厚さ200nmの酸化珪素膜でなる下地膜502を形成する。下地膜520上に非晶質珪素膜を55nmの厚さに成膜する。実施例1で説明した縦成長方法、あるいは実施例2で説明した横成長方法によって、非晶質珪素膜を結晶化し、さらに、エキシマレーザ光を照射して結晶性を助長させる。以上により、下地膜502上に結晶性珪素膜503を形成する(図8(A))。
【0141】
結晶性珪素膜503をパターニングして、Nチャネル型TFTの半導体層となる島状領域504Nと、Pチャネル型TFTの活性層となる島状領域504Pを形成し、これら島状領域504N、504P上にプラズマCVD法または減圧熱CVD法により酸化珪素膜505を150nmの厚さに成膜する。
【0142】
次に、導電膜膜を成膜し、パターニングしてゲイト電極506、507を形成する。ゲイト電極506、507を構成する導電膜としては、後に実施されるゲッタリングのための加熱温度、550〜650℃程度の温度に耐え得る材料が好ましい。例えば、Ta(タンタル)、Mo(モリブデン)、Ti(チタン)、W(タングステン)、クロム(Cr)等の高融点金属、これら金属材料とシリコンとの化合物であるシリサイド、あるいは、N型又はP型の導電性を有するポリシリコン等の材料が挙げられる。本実施例ではクロムを用いる(図8(B))。
【0143】
次にレジストマスク508を形成し、これをマスクにして、酸化珪素膜505をパターニングして、ゲイト絶縁膜509、510を形成する。酸化珪素膜505をパターニングしたのは、次のドーピング工程において、加速電圧が10〜30keV 程度と比較的低いので、酸化珪素膜504がマスクとして機能するために、島状領域504N、504Pに不純物が十分に添加されないおそれがあるからである。また酸化珪素膜のマスク機能を利用してオフセット領域を形成するために、ゲイト絶縁膜508、509をゲイト電極506、507の端部から1μm程度突出させる(図8(C))。
【0144】
次に、N型を付与するPイオンをイオンドーピング法にてドープする。加速電圧は10keV に設定しドーズ量は、その濃度が1.7×1015atoms/cm2 になるように設定する。
【0145】
この際、ゲイト電極506、507、ゲイト絶縁膜509、510がマスクとして機能し、この結果、島状領域504N、504Pには、N型不純物領域511〜514と、実質的に真性な領域515、516が形成される。N型不純物領域511、512は真性な領域515に対するゲッタリング領域となり、またNチャネル型TFTのソース領域、ドレイン領域として機能する。また真性な領域515はチャネル形成領域、オフセット領域を構成する(図8(D))。
【0146】
次に、島状領域504Nを覆ってレジストマスク517を設け、P型を付与する不純物イオンの添加を行う。本実施例ではイオンドーピング法にてBをドープする。加速電圧は10keV に設定し、ドーズ量は、その濃度が2.5×1015atoms/cm2 になるように設定する。
【0147】
この結果、N型の不純物領域513、514の導電型が反転し、P型の不純物領域518、519が形成される。他方領域516の導電型は実質的に真性のまま保持される。P型の不純物領域518、519は真性な領域516に対するゲッタリング領域として機能すると共に、Pチャネル型TFTのソース領域、ドレイン領域として機能する。真性な領域516はPチャネル型TFTのチャネル形成領域、オフセット領域を構成する(図8(E))。
【0148】
次に、専用の剥離液によってレジストマスク517を除去した後、600℃、12時間加熱処理する。この結果、真性な領域515のニッケルはN型の不純物領域511、512にゲッタリングされ、真性な領域516中のニッケルはP型不純物領域518、519にゲッタリングされる。
【0149】
この結果、島状領域504Nには、ニッケル濃度が低減されたチャネル形成領域520とオフセット領域521が形成され、島状領域504Pにはニッケル濃度が低減されたチャネル形成領域522とオフセット領域523が形成される。また、このゲッタリングのための加熱処理によって、不純物領域511、512、518、519に添加された不純物が活性化される(図8(F))。
【0150】
次に、層間絶縁膜524を500nmの厚さに形成する。層間絶縁膜524としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜のいずれか、或いはそれらの積層膜を用いることができる。
【0151】
そして、コンタクトホールを形成してソース配線525、526、ドレイン配線527を形成して図8(G)に示す状態を得る。最後に、水素雰囲気中で熱処理を行い全体を水素化してCMOS回路が完成する。
【0152】
本実施例では、ゲッタリング領域を形成するためのドーピング工程と、ソース、ドレイン領域を形成するためのドーピング工程を一括したため、スループットの向上が図れる。
【0153】
なお、実施例4、5ではゲッタリング工程の前に、ゲイト電極を形成したが、ゲッタリング工程後に形成しても良い。この場合は、ゲイト電極の材料がゲッタリングのための熱処理温度に耐え得る材料に限定する必要がなくなる。例えば低融点であるが低抵抗なアルミニウムを使用することができる。この場合はドーピング工程の際に、ゲイト電極に替わるマスクをフォトレジスト等で形成する必要がある。
【0154】
[実施例6] 上述した実施例ではトップゲイト型のTFTを作製する場合について説明したが、本実施例ではボトムゲイト型TFTの典型例である逆スタガ型TFTを作製する例を示す。図9を用いて本実施例を説明する。
【0155】
図15(A)において、601はガラス基板、602は下地膜、603は導電性材料でなるゲイト電極、604はゲイト絶縁膜、605は厚さ55nmの非晶質珪素膜、606は実施例1と同様の手段で形成したニッケル含有層である(図9(A))。
【0156】
なお、後にファーネスアニールによって 500〜650℃の温度でゲッタリング工程が行われるので、その温度に耐え得る材料をゲイト電極603として使用する必要があり、例えば、タンタル、モリブデン、クロム、チタン等の高融点金属や、これち高融点金属のシリサイドや、不純物が添加された多結晶シリコンや微結晶シリコン等が使用できる。
【0157】
次に、550℃、4時間の加熱処理した後、エキシマレーザを照射して、結晶性珪素膜607を形成する。本実施例では、結晶化方法に縦成長法を用いたが、実施例2に示した横成長方法を用いてもよい(図9(B))。
【0158】
次に、レジストマスク608を設けてニッケルをゲッタリングするための元素、PとBを添加する。Pのドーピング条件は、加速電圧を10keV に設定し、ドーズ量は、Pの濃度が1.7×1015atoms/cm2 となるように設定する。Bのドーピング条件は、加速電圧を10keV に設定し、ドーズ量は、Bの濃度が2.5×1015atoms/cm2 となるよう設定する。この工程よりゲッタリング領域609および被ゲッタリング領域610が画定される(図9(C))。
【0159】
次に、600℃、12時間の加熱処理を行う。被ゲッタリング領域610内のニッケルはゲッタリング領域609に拡散し、ニッケル濃度の低減された結晶性珪素膜(被ゲッタリング領域)611が得られる(図9(D))。
【0160】
次に、ゲッタリング工程によって得られたニッケル濃度の低減された結晶性珪素膜611をパターニングして半導体層612を形成する。そして、半導体層612上に窒化珪素膜をパターニングして形成されるチャネルストッパ(またはエッチングトッパと呼ばれる)613を設ける(図9(E))。
【0161】
このチャネルストッパ613をマスクにして、N型又はP型の導電性を付与する不純物を添加し活性化して、ソース領域614、ドレイン領域615を形成する。さらに、ソース配線616、ドレイン配線617を形成する。そして、最後に全体の水素化を行って図9(F)に示す逆スタガ型TFTが完成する。
【0162】
なお、実施例3で説明したように、図9(C)において、レジストマスク304を少なくともチャネル形成領域を覆うように形成してもよい。この場合、N型のソース領域、ドレイン領域を作製する場合は、を添加するようにして、ゲッタリング領域形成用のB、Pのドーピングと、ソース領域、ドレイン領域形成用のドーピングを同時に行なうことができる。
【0163】
【発明の効果】
本発明を用いることで、結晶化を助長する触媒元素を利用して得た結晶性半導体膜中から触媒元素を効率的に除去または低減することができる。また、本発明のゲッタリング処理はガラスの耐熱温度(歪点)以下の温度で行うことが可能であり、従来の低温プロセスを使用することができる。
【0164】
また、本発明を用いて得られた結晶性半導体膜は触媒元素の効果により結晶性が非常に優れ、かつ、ゲッタリング処理によりその触媒元素が十分低い濃度にまで低減されている。そのため、半導体装置の活性層として利用した場合、優れた電気特性と高い信頼性とを備えた半導体装置を得ることができる。特に、TFTのオフ電流の突発的な増加をなくすことが可能になった。
【0165】
また、本発明では、15族の元素の他に、13族の元素をゲッタリング領域に導入することによって、15族元素のみがドープされたゲッタリング領域よりも狭い面積で、より広い領域中の触媒元素をゲッタリングすることが可能になった。そのため、触媒元素が低減された領域をより集積化して形成することが可能である。
【図面の簡単な説明】
【図1】 実施例1のゲッタリング工程の説明図であり、基板断面図である。
【図2】 実施例1のゲッタリング工程の説明図であり、基板正面図である。
【図3】 実施例1のTFTの作製工程の説明図である。
【図4】 実施例2のゲッタリング工程の説明図であり、基板断面図である。
【図5】 実施例3のゲッタリング工程の説明図であり、基板断面図である。
【図6】 実施例3のゲッタリング工程の説明図であり、基板正面である。
【図7】 実施例4のTFTの作製工程の説明図である。
【図8】 実施例5のTFTの作製工程の説明図である。
【図9】 実施例6のTFTの作製工程の説明図である。
【図10】 試料の模式図である。
【図11】 図12〜図16に示す試料のドーピング条件を示す図である。
【図12】 FPM処理を施した試料の光学顕微鏡写真である。
【図13】 FPM処理を施した試料の光学顕微鏡写真である。
【図14】 FPM処理を施した試料の光学顕微鏡写真である。
【図15】 FPM処理を施した試料の光学顕微鏡写真である。
【図16】 FPM処理を施した試料の光学顕微鏡写真である。
【符号の説明】
101、201、301 ガラス基板
102、202、302 下地膜
103、203 非晶質珪素膜
104、205 ニッケル含有層
105 結晶性珪素膜
106、209 結晶性が助長された結晶性珪素膜
107、210 レジストマスク
108、211 ゲッタリング領域
109、212 被ゲッタリング領域
110、213 ニッケル濃度が低減された領域
111、214 島状領域
204 酸化珪素膜でなるマスク
206 ニッケルの添加領域
207 横成長領域
208 横成長が及ばなかった領域

Claims (11)

  1. 基板上に珪素を含む非晶質半導体膜を形成し、
    前記非晶質半導体膜に該非晶質半導体膜の結晶化を助長する触媒元素を導入し、
    前記触媒元素が導入された非晶質半導体膜を結晶化し、
    前記結晶化された半導体膜に、前記触媒元素をゲッタリングするためのゲッタリング領域を選択的に形成し、
    前記結晶化された半導体膜を加熱し、前記結晶化された半導体膜中の前記触媒元素を前記ゲッタリング領域にゲッタリングさせ、
    前記ゲッタリング領域を除去することを有し、
    前記ゲッタリング領域は、前記結晶化された半導体膜に13族に属する不純物元素および15族に属する不純物元素を導入することにより形成されることを特徴とする半導体装置の作製方法。
  2. 基板上に珪素を含む非晶質半導体膜を形成し、
    前記非晶質半導体膜に該非晶質半導体膜の結晶化を助長する触媒元素を選択的に導入し、
    前記触媒元素が導入された非晶質半導体膜を結晶化し、
    前記結晶化された半導体膜に、前記触媒元素をゲッタリングするためのゲッタリング領域を選択的に形成し、
    前記結晶化された半導体膜を加熱し、前記結晶化された半導体膜中の前記触媒元素を前記ゲッタリング領域にゲッタリングさせ、
    前記ゲッタリング領域を除去することを有し、
    前記ゲッタリング領域は、前記結晶化された半導体膜に13族に属する不純物元素および15族に属する不純物元素を導入することにより形成されることを特徴とする半導体装置の作製方法。
  3. 請求項又はにおいて、前記触媒元素をゲッタリングするための加熱の温度は400〜1050℃であることを特徴とする半導体装置の作製方法。
  4. 請求項1乃至のいずれか1項において、前記触媒元素として、Ni、Co、Fe、Pd、Pt、Cu、Auから選ばれた少なくとも一つの元素が用いられることを特徴とする半導体装置の作製方法。
  5. 請求項1乃至のいずれか1項において、前記13族に属する不純物元素として、B、Al、Ga、In、Tlから選ばれた少なくとも一つの元素が用いられることを特徴とする半導体装置の作製方法。
  6. 請求項1乃至のいずれか1項において、前記15族に属する不純物元素として、N、P、As、Sb、Biから選ばれた少なくとも一つの元素が用いられることを特徴とする半導体装置の作製方法。
  7. 請求項1乃至のいずれか1項において、前記ゲッタリング領域において、前記13族に属する不純物元素の濃度は、前記15族に属する不純物元素の濃度の1〜3倍とすることを特徴とする半導体装置の作製方法。
  8. 請求項1乃至のいずれか1項において、前記13族に属する不純物元素はボロン(B)であり、前記15族に属する不純物元素はリン(P)であり、前記ゲッタリング領域の単位面積当たりのリンの濃度は、1.7×1015atoms/cm以上であり、単位面積当たりのボロンの濃度は当該リンの濃度の1〜3倍であることを特徴とする半導体装置の作製方法。
  9. 請求項1乃至のいずれか1項において、前記結晶化された半導体膜は、多結晶半導体膜であることを特徴とする半導体装置の作製方法。
  10. 請求項1乃至のいずれか1項において、前記ゲッタリング領域を形成する前に、前記結晶化された半導体膜にレーザ光を照射することを特徴とする半導体装置の作製方法。
  11. 請求項1乃至10のいずれか1項において、前記触媒元素をゲッタリングするための加熱をする前に、少なくとも前記ゲッタリング領域にレーザ光を照射することを特徴とする半導体装置の作製方法。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075002B1 (en) * 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7166500B2 (en) * 1997-10-21 2007-01-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100343134B1 (ko) * 1998-07-09 2002-10-25 삼성전자 주식회사 유전막형성방법
US6294441B1 (en) * 1998-08-18 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100500631B1 (ko) * 1998-10-23 2005-11-25 삼성전자주식회사 박막트랜지스터의 제조방법_
JP4712156B2 (ja) * 1999-05-10 2011-06-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6878968B1 (en) 1999-05-10 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
US6821827B2 (en) 1999-12-28 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW507258B (en) 2000-02-29 2002-10-21 Semiconductor Systems Corp Display device and method for fabricating the same
EP1410432B1 (en) * 2000-03-03 2009-07-29 Midwest Research Institute Al processing for impurity gettering in silicon
TWI301907B (en) 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP5078201B2 (ja) * 2000-07-11 2012-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6830965B1 (en) * 2000-10-25 2004-12-14 Sharp Laboratories Of America, Inc. Semiconductor device and a method of creating the same utilizing metal induced crystallization while suppressing partial solid phase crystallization
TW515104B (en) * 2000-11-06 2002-12-21 Semiconductor Energy Lab Electro-optical device and method of manufacturing the same
US6939816B2 (en) * 2000-11-10 2005-09-06 Texas Instruments Incorporated Method to improve the uniformity and reduce the surface roughness of the silicon dielectric interface
KR100962054B1 (ko) 2000-12-05 2010-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6809023B2 (en) * 2001-04-06 2004-10-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device having uniform crystal grains in a crystalline semiconductor film
JP5127101B2 (ja) * 2001-06-28 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3961240B2 (ja) 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100439347B1 (ko) * 2001-07-04 2004-07-07 주승기 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW589667B (en) * 2001-09-25 2004-06-01 Sharp Kk Crystalline semiconductor film and production method thereof, and semiconductor device and production method thereof
US7413966B2 (en) * 2001-12-29 2008-08-19 Lg Phillips Lcd Co., Ltd Method of fabricating polysilicon thin film transistor with catalyst
JP3961310B2 (ja) 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP2003330388A (ja) * 2002-05-15 2003-11-19 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP4115252B2 (ja) * 2002-11-08 2008-07-09 シャープ株式会社 半導体膜およびその製造方法ならびに半導体装置およびその製造方法
KR100977538B1 (ko) * 2003-01-10 2010-08-23 엘지디스플레이 주식회사 폴리실리콘 박막의 제조방법
KR100530041B1 (ko) * 2003-03-28 2005-11-22 주승기 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법
US7276402B2 (en) * 2003-12-25 2007-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7507617B2 (en) * 2003-12-25 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI293511B (en) * 2006-01-05 2008-02-11 Chunghwa Picture Tubes Ltd Methods for fabricating a polysilicon layer and a thin film transistor
KR100770269B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
KR100770268B1 (ko) * 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
KR100742381B1 (ko) 2006-06-28 2007-07-24 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
TW200824003A (en) * 2006-11-17 2008-06-01 Chunghwa Picture Tubes Ltd Semiconductor device and manufacturing method thereof
US20080296562A1 (en) * 2007-05-31 2008-12-04 Murduck James M Methods and apparatus for fabricating carbon nanotubes and carbon nanotube devices
SG182214A1 (en) * 2007-06-20 2012-07-30 Semiconductor Energy Lab Method of manufacturing semiconductor device
KR100806017B1 (ko) * 2007-11-21 2008-02-26 송경진 가역성 1회용 혈관 수지침
JP5292066B2 (ja) * 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
JP4954047B2 (ja) * 2007-12-17 2012-06-13 シャープ株式会社 半導体装置及びその製造方法
KR101393611B1 (ko) * 2009-06-02 2014-05-12 가부시키가이샤 사무코 반도체 디바이스용 반도체 기판의 제조방법, 반도체 디바이스용 반도체 기판의 제조장치, 반도체 디바이스의 제조방법 및 반도체 디바이스의 제조장치
KR102308905B1 (ko) * 2014-11-21 2021-10-06 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비한 유기 발광 표시 장치

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JPH06349735A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6074901A (en) * 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
TW279275B (ja) * 1993-12-27 1996-06-21 Sharp Kk
JP3059337B2 (ja) * 1994-04-21 2000-07-04 シャープ株式会社 半導体装置およびその製造方法
JP3107345B2 (ja) * 1994-07-15 2000-11-06 シャープ株式会社 半導体装置の製造方法
US5675176A (en) * 1994-09-16 1997-10-07 Kabushiki Kaisha Toshiba Semiconductor device and a method for manufacturing the same
JP3539821B2 (ja) * 1995-03-27 2004-07-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
TW355845B (en) * 1995-03-27 1999-04-11 Semiconductor Energy Lab Co Ltd Semiconductor device and a method of manufacturing the same
JPH09120965A (ja) * 1995-10-25 1997-05-06 Toshiba Corp 半導体装置の製造方法
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
US6140166A (en) * 1996-12-27 2000-10-31 Semicondutor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor and method for manufacturing semiconductor device
JP3942683B2 (ja) * 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3765902B2 (ja) * 1997-02-19 2006-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法および電子デバイスの作製方法
JP3983334B2 (ja) * 1997-02-20 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844552B2 (ja) * 1997-02-26 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3974229B2 (ja) * 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
JP2001135573A (ja) * 1999-11-02 2001-05-18 Sharp Corp 半導体装置の製造方法およびその半導体装置
JP2001319878A (ja) * 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法

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