KR100343134B1 - 유전막형성방법 - Google Patents

유전막형성방법 Download PDF

Info

Publication number
KR100343134B1
KR100343134B1 KR1019980027663A KR19980027663A KR100343134B1 KR 100343134 B1 KR100343134 B1 KR 100343134B1 KR 1019980027663 A KR1019980027663 A KR 1019980027663A KR 19980027663 A KR19980027663 A KR 19980027663A KR 100343134 B1 KR100343134 B1 KR 100343134B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
dielectric film
annealing
film
forming
Prior art date
Application number
KR1019980027663A
Other languages
English (en)
Other versions
KR20000008020A (ko
Inventor
원석준
박영욱
형용우
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019980027663A priority Critical patent/KR100343134B1/ko
Priority to JP18898299A priority patent/JP4188502B2/ja
Priority to US09/350,407 priority patent/US6416584B1/en
Publication of KR20000008020A publication Critical patent/KR20000008020A/ko
Priority to US10/131,761 priority patent/US7481882B2/en
Application granted granted Critical
Publication of KR100343134B1 publication Critical patent/KR100343134B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium

Abstract

유전막 형성방법에 관해 개시되어 있다. 특히, 유전막 형성에 필요한 가스 공급 라인들중 하나가 상기 유전막의 어닐에 필요한 어닐 가스의 공급 라인으로도 사용되는 반응챔버를 이용한 유전막 형성방법에 관해 개시되어 있다. 상기 반응챔버를 이용하여 유전막의 형성과 형성된 유전막의 어닐을 인-시츄로 실시한다. 이에 따라 상기 유전막 형성공정의 공정시간을 단축하여 반도체 장치의 생산성을 높일 수 있을 뿐만 아니라 하나의 반응챔버에서 유전막 형성과 유전막의 어닐링이 이루어짐으로써 관련 설비의 체적 감소 및 설비를 단순화 할 수 있는 이점이 있다.

Description

유전막 형성방법{Method for forming a dielectric film}
(1) 발명의 분야(Field of the Invention)
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 유전막 형성에 필요한 가스 공급 라인들중 하나가 상기 유전막의 어닐에 필요한 어닐 가스의 공급 라인으로도 사용되는 반응챔버를 이용한 유전막 형성 방법에 관한 것이다.
(2) 관련 기술의 설명(Description of the Related Art)
커패시터의 정전용량(C)은 다음의 수학식 1에서 알 수 있듯이 전극의 면적(A)과 전극 사이에 있는 박막의 유전율(ε)에 비례하고, 박막의 두께(d)에 반비례한다.
[수학식 1]
C=ε(A/d)
따라서, 커패시터의 정전용량(C)을 증가 시킬 수 있는 방법으로 전극의면적(A)을 넓게 하는 방법과 유전율(ε)이 큰 박막을 사용하는 방법 또는 가능한 얇은 두께(d)의 박막을 사용하는 방법이 있다.
반도체 장치가 고 집적화됨에 따라, 반도체 장치내에서 커패시터의 형성영역이 매우 좁아지고 있다. 이러한 상황에서, 전극의 면적(A)을 넓게하는 것은 좁은 영역에서 전극을 3차원적으로 형성해야 하므로 물리적으로 많은 제약이 있다. 또한, 반도체 장치의 계속적인 고집적화를 보장하기 어렵다. 그리고 얇은 두께(d)의 박막을 사용하는 방법은 박막이 박막화될수록 누설전류가 증가되는 어려움이 있다. 따라서, 반도체 장치의 고집적화에 유리하면서 커패시터의 정전용량(C)을 증가시키기 위해, 유전율(ε)이 높은 박막을 사용하는 방법이 효과적인 방법이 될 수 있다. 더욱이, 이러한 박막을 박막화하면 커패시터의 정전용량은 더욱 증가될 수 있다.
현재, 유전율(ε)이 높은 박막으로 각광을 받고 있는 유전물질중의 하나가 오산화 이 탄탈륨(Ta2O5)이다. 오산화 이 탄탈륨 역시 박막화될 경우 누설전류가 증가되는 문제점이 있다. 오산화 이 탄탈륨막은 누설전류는 증착 불균일에 의한 오산화 이 탄탈륨막내의 취약부분, 산소공동(vacancy) 또는 탄소와 같은 불순물 등이 원인인 것으로 알려지고 있다. 오산화 이 탄탈륨의 이러한 문제점을 해소하기 위해 여러 가지 방법이 제시된 바 있다.
예를 들면, 오산화 이 탄탈륨막을 드라이-산소(dry-O2) 어닐링하는 방법이나, 저온(500℃이하)에서 자외선-오존(Ultra Violet-O3) 어닐링을 실시하고 드라이-산소어닐링하는 방법(IEEE Transactions on Electron Devices, Vol 38, No. 3,March 1991, "UV-O3and Dry-O2:Two-Step Annealed Chemical Vapor Deposited Ta2O5 Films for Storage Dielectrics of 64-Mb DRAM's", by Shinriki and Masayuki Makata) 등이 제시된 바 있다.
종래 기술에 의한 오산화 이 탄탈륨막 형성 및 자외선 오존 어닐링은 각각 도 1 및 도 2에 도시된 바와 같이 별도의 챔버에서 진행된다.
도 1을 참조하여, 오산화 이 탄탈륨막이 형성되는 챔버는 오산화 이 탄탈륨막이 균일하게 형성되도록 챔버(8)의 윗 부분에 샤워헤드(shower head)(10)가 구비되어 있다. 그리고 샤워헤드(10)에 오산화 이 탄탈륨막의 소오스 가스인 펜타 에톡시 탄탈륨(Penta Ethoxy Tantalum)을 공급하는 제1 가스 공급 라인(12)과 반응가스인 산소가스(O2)를 공급하는 제2 가스 공급 라인(14)이 구비되어 있다. 제1 및 제2 가스 공급 라인(12, 14)에 각각 제1 밸브(12a) 및 제2 밸브(14a)가 설치되어 있다. 챔버(8)의 바닥에 서셉터(16)가 놓여 있고, 그 위에 웨이퍼(18)가 놓여 있다. 챔버(8) 바닥의 서셉터(16) 양측에 펌펑 라인(20)이 연결되어 있다. 펌핑 라인(20)은 펌프(22)에 연결되어 있다.
도 1에 도시된 챔버(8)에서 오산화 이 탄탈륨막이 형성된 후, 도 2에 도시된 어닐링 챔버에서 오산화 이 탄탈륨막의 자외선-오존 어닐링이 진행된다.
도 2를 참조하면, 자외선-오존 어닐링이 진행되는 챔버(9)는 천정에 쿼츠 윈도우(quartz window)(11)가 마련되어 있다. 그 위에 챔버(9)와 별도로 자외선이 발생되는 자외선 램프 하우스(UV lamp house)(13)가 구비되어 있고, 자외선 램프 하우스(13) 바닥에 자외선 램프(15)가 설치되어 있어 챔버(9)내부로 자외선이 조사된다. 그리고 챔버(9)내에 산소가스와 오존가스의 혼합가스(O2+O3)에 의해 산화막이 균일한 두께로 형성되도록 하기 위해, 챔버(9)내에 자외선이 고르게 조사될 수 있도록 하기 위해 쿼츠 윈도우(11) 아래에 쿼츠로 만들어진 샤워 헤드(17)가 구비되어 있다. 쿼츠 샤워 헤드(17)는 챔버(9)밖에 설치된 오존 발생기(19)와 연결되어 있다. 챔버(9)의 샤워 헤드(17) 바로 아래쪽 바닥에 서셉터(21)가 놓여 있고, 그 위에 오산화 이 탄탈륨막이 형성된 웨이퍼(23)가 놓여 있다. 챔버(9)의 아래에 오존 분해기(25)가 펌프 라인(27)을 통해 연결되어 있고, 여기에 펌프(29)가 연결되어 있다.
이와 같이, 종래 기술은 오산화 이 탄탈륨막을 형성한 후 오산화 이 탄탈륨막내의 결함을 치료하여 막의 누설전류 특성을 개선하기 위해 별도의 어닐링 챔버를 이용하여 자외선 오존 어닐링을 실시한다.
본 발명이 이루고자 하는 기술적 과제는 어닐 공정을 포함하는 유전막 형성공정을 단순화하여 반도체 장치의 생산성을 높일 수 있고, 유전막의 전기적 특성을 개선시킬 수 있는 반응 챔버를 이용한 유전막 형성 방법을 제공함에 있다.
도 1 및 도 2는 각각 종래 기술에 의한 유전막 형성용 반응챔버 및 자외선-오존 어닐링 챔버의 부분 단면도이다.
도 3은 오산화 이 탄탈륨막의 형성후 처리에 따른 누설전류밀도의 변화를 나타낸 그래프이다.
도 4 내지 도 7은 각각 본 발명의 제1 내지 제4 실시예에 의한 박막 형성방법을 단계별로 나타낸 블록도이다.
도 8 및 도 9는 각각 본 발명의 제1 및 제2 실시예에 의한 박막 형성용 반응챔버의 부분 단면도이다.
도 10은 본 발명의 제3 실시예에 의한 박막 형성용 반응챔버의 부분 평면도이다.
도 11 및 도 12은 본 발명의 제1 및 제2 실시예에 의한 박막 형성방법의 공정 레시피(recipe)를 나타낸 그래프들이다.
*도면의 주요 부분에 대한 부호설명*
40, 62:반응 챔버. 42:샤워헤드.
44:서셉터. 46:반도체 기판.
48:펌핑라인. 48a:제2의 펌핑 라인.
50:오존 분해기. 52:펌프.
54:오존정화라인. 56, 58:제1 및 제2 가스 공급 라인.
60:오존 발생기. 60a:입력단.
60b:출력단. 64:포크 어셈블리.
70:제1 단계. 72, 76:제2 단계.
74:제3 단계. A1 내지 A5:제1 내지 제5 반도체 기판 장착대.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 박막을 형성하는 제1 단계와 상기 박막 상에 유전막을 형성하는 제2 단계와 상기 유전막을결정화온도보다 낮은 온도에서 제1 열처리하는 제3 단계와 상기 유전막을 결정화온도보다 높은 온도에서 제2 열처리 하는 제4 단계를 포함하는 박막 형성방법에 있어서,
상기 제2 단계와 상기 제3 단계는 동일챔버에서 인-시츄로 진행하는 것을 특징으로 하는 박막 형성방법을 제공한다.
상기 유전막이 탄탈륨 산화막일 때 상기 제1 열처리는 450℃정도의 온도에서 오존 분위기로 실시하는 것이 바람직하다.
또한, 상기 유전막이 탄탈륨 산화막일 때, 상기 제2 열처리는 산소분위기에서 실시하는 열처리이다.
상기 제2 열처리는 건식 산소(dry-O2)또는 습식 산소(wet-O2) 분위기에서 실시하는 열처리이다.
상기 제2 단계와 상기 제3 단계는, 천정에 샤워 헤드가 구비되어 있고, 바닥에 웨이퍼를 가열시키는데 사용되는 서셉터를 구비하는 박막 형성용 반응챔버에 있어서, 상기 샤워 헤드에 상기 박막 형성용 소오스 가스를 공급하기 위한 제1 가스 공급 라인 및 상기 박막 형성용 반응가스의 공급과 상기 어닐링을 위한 가스의 공급에 공동으로 사용되는 제2 가스 공급 라인이 연결되어 있는 것을 특징으로 하는 반응챔버에서 인-시츄로 실시된다.
본 발명의 실시예에 의하면, 상기 동일 반응챔버에서 상기 박막 상에 제2의 박막을 더 형성하고 상기 형성된 제2의 박막에 대한 제2의 어닐링도 인-시츄로 더실시할 수 있다.
상기 제2 단계와 상기 제3 단계에서 상기 반도체 기판은 저항 가열 방식 또는 램프 가열방식으로 가열되는 것이 바람직하다.
상기 소오스 가스는 금속 산화막계열의 가스, 예컨대 탄탈륨 산화막계열(펜타 에톡시 탄탈륨(Penta Ethoxy Tantalum, Ta(OC2H5)5)), 티타늄 산화막계열 또는 알루미늄 산화막계열의 가스이다.
상기 반응가스 및 어닐링 가스 상기 소오스 가스가 탄탈륨 산화막 계열 가스인 경우 각각 산소가스(O2) 및 오존가스(O3)를 사용한다.
상기 제2 단계는 상기 제1 가스 공급 라인을 통해 상기 박막 형성용 소오스 가스를 공급하고, 상기 제2 가스 공급 라인을 통해 상기 박막 형성에 필요한 반응가스를 공급하는 단계이다.
상기 제2 단계에서 상기 제3 단계로 넘어갈 때, 압력변화가 큰 경우, 터보 몰레큘러 펌프(Turbo Molecular Pump, 이하 TMP라 한다)를 사용함으로써 압력 변환에 소요되는 시간을 줄일 수 있다.
한편, 상기 제2 단계 및 제3 단계는 제1 내지 제5 반도체 기판 장착대가 구비된 반응챔버에서 인-시츄로 진행된다. 이때, 상기 제2 및 제3 단계는 동일한 반도체 기판 장착대에서 진행된다.
즉, 상기 제2 및 제3 단계는 상기 제1 반도체 기판 장착대에서 상기 박막이 형성된 반도체 기판을 프리 히팅하는 단계; 및 상기 프리 히팅된 반도체 기판 상에상기 제2 내지 제5 반도체 기판 장착대에서 각각 제1 내지 제4 두께의 유전막을 형성하되, 동시에 형성된 유전막을 상기 유전막이 형성된 반도체 기판 장착대에서 어닐하는 단계를 더 포함한다.
이와는 반대로, 상기 제2 및 제3 단계는 각각 상기 제1 내지 제5 반도체 기판 장착대중, 서로 다른 반도체 기판 장착대에서 진행 될 수 있다.
즉, 상기 제2 및 제3 단계는 상기 제1 반도체 기판 장착대에서 상기 박막이 형성된 반도체 기판을 프리 히팅하는 단계; 상기 제2 또는 제4 반도체 기판 장착대에서 상기 프리 히팅된 반도체 기판 상에 유전막을 형성하는 단계; 및 상기 제3 또는 제5 반도체 기판 장착대에서 유전막을 어닐하는 단계를 더 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 박막을 형성하는 제1 단계와 상기 박막 상에 유전막을 형성하는 제2 단계와 상기 유전막을 열처리하는 제3 단계를 포함하는 박막 형성방법에 있어서,
상기 제3 단계는 상기 유전막의 결정화 온도근처에서 오존분위기로 진행하는 것을 특징으로 하는 박막 형성방법을 제공한다.
이 과정에서, 상기 제3 단계는 상기 유전막이 탄탈륨 산화막인 경우에 500℃∼700℃, 바람직하게는 600℃에서 상기 오존 분위기로 실시된다.
한편, 본 발명의 실시예에 의하면, 반도체 기판 상에 박막을 형성하는 제1 단계와 상기 박막 상에 유전막을 형성하는 제2 단계와 상기 유전막을 결정화온도보다 낮은 온도에서 제1 열처리하는 제3 단계와 상기 유전막을 결정화온도보다 높은 온도에서 열처리 하는 제4 단계를 포함하는 박막 형성방법에 있어서, 상기 제3 단계와 상기 제4 단계를 동일설비에서 인-시츄로 진행하는 것을 특징으로 한다.
이 과정에서, 상기 제3 및 제4 단계는 노(furnace) 또는 RTP(Rapid Thermal Processing)설비에서 인-시츄로 진행된다.
상기 제3 및 제4 단계는 모두 산소분위기하에서 열처리한다. 이때, 상기 유전막이 탄탈류 산화막일 때, 상기 제3 단계는 500℃∼700℃, 바람직하게는 600℃에서 실시하고, 상기 제4 단계는 700℃∼900℃, 바람직하게는 800℃에서 실시한다.
상기 본 발명의 실시예들에서 상기 유전막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 이트륨 산화막, 바나듐 산화막 및 니오브늄 산화막으로 이루어진 군중 선택된 어느 하나로 형성한다.
이와 같이, 박막 형성에 필요한 가스 공급 라인들중 하나를 상기 박막을 어닐링하는데 필요한 가스의 공급 라인으로도 사용할 수 있는 챔버와 이 챔버를 이용하여 상기 박막의 형성과 형성된 박막의 어닐링을 인-시츄로 실시한다. 이에 따라 상기 박막 형성공정의 공정시간을 단축하여 반도체 장치의 생산성을 높일 수 있을 뿐만 아니라 박막에 불순물이 유입되는 것을 방지할 수 있고, 박막 형성과 어닐링에 관련된 설비의 체적 감소 및 설비를 단순화 할 수 있는 잇점이 있다.
이하, 본 발명의 실시예에 의한 유전막 형성 방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.
첨부된 도면들 중, 도 3은 오산화 이 탄탈륨막의 형성후 처리에 따른 누설전류밀도의 변화를 나타낸 그래프이고, 도 4 내지 도 7은 각각 본 발명의 제1 내지 제4 실시예에 의한 박막 형성방법을 단계별로 나타낸 블록도이며, 도 8 및 도 9는 각각 본 발명의 제1 및 제2 실시예에 의한 박막 형성용 반응챔버의 부분 단면도이다.
또한, 도 10은 본 발명의 제3 실시예에 의한 박막 형성용 반응챔버의 부분 평면도이고, 도 11 및 도 12은 본 발명의 제1 및 제2 실시예에 의한 박막 형성방법의 공정 레시피(recipe)를 나타낸 그래프들이다.
본 발명에 의한 유전막 형성용 반응챔버 및 이를 이용한 유전막 형성방법을 설명하기 전에 어닐 방식에 따라 큰 유전율을 갖는 유전막, 예컨대 오산화 이 탄탈륨(Ta2O5)막의 누설전류밀도의 변화를 먼저 설명한다.
(실험예)
반도체 기판 상에 90Å정도의 두께로 오산화 이 탄탈륨막을 형성하였다. 상기 오 산화 이 탄탈륨막에 대한 누설전류밀도는 네가지 방식으로 측정하였다.
구체적으로 설명하면, 첫째, 전처리만 실시하고 열처리는 하지 않는 상태의 오산화 이 탄탈륨막의 누설전류밀도를 측정하였다. 둘째, 800℃에서 드라이-산소로 열처리를 실시한 오산화 이 탄탈륨막의 누절전류밀도를 측정하였다. 셋째, 450℃에서 자외선-오존(UV-O3)열처리를 한 다음, 800℃에서의 드라이-산소 열처리를 실시한 오산화 이 탄탈륨막의 누설전류밀도를 측정하였다. 넷째, 450℃에서 오존열처리를 실시한 다음, 800℃에서의 드라이-산소 열처리한 오산화 이 탄탈륨막의 누설전류밀도를 측정하였다. 이 결과는 도 3에 도시되어 있다. 도 3을 참조하면, 제1 내지 제4 그래프(G1, G2, G3 및 G4)는 각각 상기 네가지 경우에 대한 박막의 누설전류밀도의 변화를 나타낸 그래프들이다. 상기 제1 내지 제4 그래프들(G1, G2, G3 및 G4)을 참조하면, 상기 박막을 형성한 후 열처리를 하지 않는 경우(G1)에 비해, 상기 박막을 형성한 후 열처리하는 경우가 누설전류밀도가 낮았다.
반면, 상기 박막의 누설전류밀도는 상기 박막을 형성한 후 800℃에서 드라이-산소 열처리만 실시하는 것보다 자외선-오존 열처리 또는 오존 열처리를 상기 드라이-산소 열처리와 함께 실시하는 것이 훨씬 낮음을 알 수 있다.
그러나, 상기 제3 및 제4 그래프들(G3, G4)을 참조하면, 상기 박막을 두가지 열처리 방식으로 연속적으로 처리하는 경우, 초기의 열처리 방식이 다르더라도 상기 박막의 누설전류밀도는 동일함을 알 수 있다. 즉, 상기 박막을 초기에 자외선-오존 방식으로 열처리 하던지, 오존만을 이용한 방식으로 열처리 하던지 그 결과는동일하였다. 이와 같이, 오존을 이용하여 상기 박막을 열처리하는 과정에서 자외선을 사용하지 않고 오존만을 사용하더라도 그 효과는 자외선-오존을 사용하여 열처리한 것과 동일하므로, 상기 박막을 자외선 없이 오존만으로 열처리하는 것이 가능함을 알 수 있었다.
상기 실험 결과로 미루어 판단컨대, 박막의 형성과 형성한 박막에 대한 열처리를 동일한 챔버에서 인-시츄로 실시할 수 있는 반응챔버가 있고 이를 이용한다면, 박막의 형성공정을 줄일 수 있고 현장에서 장치가 차지하는 체적도 줄일 수 있을 것이다.
이러한 실험결과를 근거로 본 발명은 다음과 같은 제1 내지 제4 실시예에 의한 유전막 형성방법을 제시한다. 하지만, 본 발명에 의한 유전막 형성방법이 상기 제1 내지 제4 실시예만으로 한정되는 것은 아니다.
(제1 실시예)
도 4은 본 발명의 제1 실시예에 의한 유전막 형성방법을 단계별로 나타낸 블록도이다.
도 4을 참조하면, 제1 단계(70)는 유전막 형성단계이다. 구체적으로, 반도체 기판 상에 박막, 예컨대 커패시터 하부전극을 형성한다. 상기 박막 상에 유전막을 형성한다. 상기 유전막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 이트륨 산화막, 바나듐 산화막 및 니오브늄 산화막으로 이루어진 군중 선택된 어느 하나로 형성한다.
제2 단계(72)는 상기 유전막을 제1 어닐하는 단계이다. 상기 제2 단계는 상기 유전막을 형성한 반응챔버에서 인-시츄(in-situ)로 실시된다. 상기 제1 어닐은 상기 유전막, 예컨대 상기 탄탈륨 산화막의 결정화온도보다 낮은 온도에서 실시된다. 예를 들면, 상기 유전막이 탄탈륨 산화막인 경우, 상기 제1 어닐은 450℃정도의 온도에서 실시된다. 그리고 상기 제1 어닐은 오존(O3) 분위기 또는 산소 분위기하에서 실시된다. 상기 제1 어닐이 산소분위기하에서 실시되는 경우 다른 실시예가 있을 수 있는데, 이에 대해서는 아래에 상세하게 설명한다.
상기 제1 및 제2 단계(70, 72)가 동일 반응챔버에서 인-시츄로 실시되므로 각 단계마다 반응챔버의 출입문을 개폐하고 이동하는데 소요되는 시간을 줄여서 반도체 장치의 생산성을 높일 수 있고 아울러, 반도체 기판이 대기중에 노출되어 오염되는 것을 방지할 수 있으므로 반도체 장치의 수율도 개선할 수 있다.
제3 단계(74)는 상기 유전막을 제2 어닐하는 단계이다. 상기 제2 어닐은 상기 유전막의 결정화 온도보다 높은 온도 및 산소 분위기에서 실시된다. 즉, 상기 제2 어닐은 고온 산소 분위기하에서 실시된다. 이때, 상기 고온 산소 분위기는 건식 산소 또는 습식 산소 분위기이다. 따라서, 상기 제2 어닐의 온도는 상기 유전막에 따라 달라진다. 예를 들어, 상기 유전막이 탄탈륨 산화막인 경우, 상기 제2 어닐은 700℃∼900℃, 바람직하게는 800℃에서 실시된다. 상기 제2 어닐은 상기 제1 단계 또는 제2 단계에 비해 고온에서 진행되므로 노(furnace) 또는 RTP설비를 이용하여 진행한다.
(제2 실시예)
도 5는 본 발명의 제2 실시예에 의한 유전막 형성방법을 단계별로 나타낸 블록도이다.
상기 제1 실시예에 의한 유전막 형성방법의 설명에서 사용한 참조번호를 제2 실시예의 설명에 그대로 사용한다. 이것은 아래의 다른 실시예에 의한 유전막 형성방법에도 그대로 적용된다.
도 5를 참조하면, 제2 실시예에 의한 유전막 형성방법은 제1 실시예와 마찬가지로 제1 내지 제3 단계(70, 72, 74)로 진행된다. 그러나, 제2 실시예는 상기 제3 단계(74)를 진행하기에 앞서 상기 제1 및 제2 단계(70, 72)를 N번 더 반복한다. 여기서, N은 2와 같거나 2 이상이다. 이때, 상기 N번의 상기 제1 및 제2 단계(70, 72)는 인-시츄로 진행된다. 상기 제1 및 제2 단계(70, 72)의 진행횟수(N)는 적어도 2회이상이다. 상기 제1 및 제2 단계(70, 72)가 진행되는 과정으로 볼 때, 상기 진행횟수(N)는 상기 유전막이 반복해서 적층되는 횟수이자, 상기 제1 어닐이 실시되는 횟수이다. 곧, 제2 실시예는 정해진 두께의 유전막을 몇번에 걸쳐 나누어서 형성하고 매번 상기 제1 어닐을 실시하는 것을 특징으로 하는 유전막 형성방법에 관한 것이다.
예를 들어, 상기 제1 단계(70)가 실시될 때 마다 25Å정도의 유전막이 형성된다고 할 때, 100Å정도의 두께의 유전막을 형성하기 위해, 상기 제2 실시예에 의한 유전막 형성방법에서 상기 제1 단계(70)는 4회실시되어야 한다. 또한, 매번 상기 제1 어닐이 실시되어야 하므로 상기 제2 단계(72)도 4회실시되어야 한다. 이후,상기 제1 실시예의 제2 어닐이 실시된다.
(제3 실시예)
도 6은 본 발명의 제3 실시예에 의한 유전막 형성방법을 단계별로 나타낸 블록도이다.
도 6을 참조하면, 상기 제3 실시예에 의한 유전막 형성방법은 상기 제2 단계(72)의 제1 어닐이 산소 분위기하에서 실시되는 경우이다. 제3 실시예에 의한 유전막 형성방법이 상기 제1 실시예 또는 제2 실시예와 다른 것은 상기 제1 및 제2 단계(70, 72)가 인-시츄로 실시되지 않는 다는 사실이다. 그 대신, 상기 제1 어닐이 실시되는 상기 제2 단계(72)와 상기 제2 어닐이 실시되는 제3 단계(74)가 인-시츄로 실시된다. 이때, 상기 제1 및 제2 어닐은 모두 산소 분위기하에서 실시된다. 상기한 바와 같이, 상기 제2 어닐은 상기 유전막의 결정화 온도 이상에서 실시되는 고온 산소 어닐 공정이다. 따라서, 상기 제2 어닐은 상기 유전막이 형성되는 반응챔버에서 실시되지 않고 상기 노 또는 RTP설비에서 실시된다. 상기 제2 및 제3 단계(72, 74)는 인-시츄로 실시되므로, 상기 제1 단계(70)에서 유전막을 형성한 이후의 공정은 상기 노 또는 RTP설비에서 실시된다.
상기 유전막이 탄탈륨 산화막인 경우, 상기 제3 실시예에 의한 유전막 형성방법은 다음과 같이 진행할 수 있다. 반도체 기판 상에 형성된 박막 상에 상기 탄탈륨 산화막을 소정의 두께로 형성한다. 상기 탄탈륨 산화막을 노 또는 RTP설비를 사용하여 제1 어닐한다. 이때, 제1 어닐은 상기 탄탈류 산화막의 결정화 온도보다 낮은 500℃∼700℃, 바람직하게는 600℃에서 실시한다. 다음에, 동일 노 또는 동일RTP설비에서 인-시츄로 상기 탄탈륨 산화막을 제2 어닐한다. 이때, 상기 제2 어닐은 상기 탄탈륨 산화막의 결정화 온도보다 높은 온도인 700℃∼900℃, 바람직하게 800℃에서 인-시츄로 실시한다. 이렇게 함으로써, 상기 탄탈륨 산화막내의 결함, 예컨대 산소 공동(vacancy)이나 불순물이 제거되고 상기 탄탈륨 산화막이 결정화된다.
(제4 실시예)
한편, 유전막의 결정화는 유전막의 유전율을 높이는 이점이 있으나, 유전막의 누설전류가 증가되는 단점도 있는 것으로 알려져 있다. 따라서, 상기 유전막의 결정화가 반드시 필요한 것이 아니라면, 다음과 같은 유전막 형성방법이 있을 수 있다. 곧, 본 발명의 제4 실시예에 의한 유전막 형성방법은 유전막의 비 결정질을 전제로 한 유전막 형성방법이다.
도 7은 본 발명의 제4 실시예에 의한 유전막 형성방법을 단계별로 나타낸 블록도이다.
도 7을 참조하면, 상기 제4 실시예에 의한 유전막 형성방법은 제1 및 제2 단계(70, 76)로 진행된다. 상기 제1 단계(70)는 반도체 기판 상에 박막, 예컨대 하부전극을 형성한 다음, 상기 박막 상에 유전막을 형성하는 단계이다. 그리고 상기 제2 단계(76)는 상기 유전막을 어닐하는 단계이다. 이때, 상기 제2 단계(76)의 유전막 어닐은 상기 제1 내지 제3 실시예에 의한 유전막 형성방법에서 제시한 유전막 어닐과 다르다. 상기 제1 내지 제3 실시예에서 상기 유전막의 어닐은 유전막의 결정화 온도을 기준으로 두 차례 진행되는 반면, 상기 제4 실시예에서는 상기 유전막의 결정화 온도 보다 낮은 온도에 한 차례만 진행된다.
예를 들어, 상기 유전막이 탄탈륨 산화막인 경우, 상기 제4 실시예의 시작에서 전제한 바와 같이, 상기 탄탈륨 산화막의 결정화가 필요하지 않을 경우, 상기 제4 실시예에서 상기 탄탈륨 산화막의 어닐은 그 물질의 결정화 온도보다 낮은 500℃∼700℃, 바람직하게 600℃에서 한 차례만 실시된다. 이와 같은 상기 탄탈륨 산화막의 어닐은 오존과 산소가 혼합된 가스 분위기하에서 실시하되, 상기 오존과 산소가스의 함유비율이 9:1정도가 되게 하는 것이 바람직하다. 이렇게 함으로써 상기 탄탈륨 산화막을 그 물질의 결정화 온도 보다 높은 온도, 즉 700℃∼900℃, 바람직하게 800℃에서 산소분위기로 열처리한 효과와 비슷한 효과를 얻을 수 있다.
계속해서, 상술한 제1 내지 제4 실시예에 의한 유전막 형성방법에서 언급한 바와 같이, 유전막의 형성과 형성된 유전막의 어닐을 인-시츄로 실시할 수 있는 유전막 형성용 반응챔버에 관한 제1 내지 제3 실시예를 상세하게 설명한다.
(제1 실시예)
도 8은 본 발명의 제1 실시예에 의한 박막 형성용 반응챔버의 부분 단면도이다.
도 8을 참조하면, 챔버(40)의 천정에 쿼츠 샤워헤드(42)가 설치되어 있다. 상기 챔버(40)의 상기 쿼츠 샤워헤드(42) 아래 바닥에 반도체 기판을 공정온도까지 가열시키는 서셉터(44)가 놓여 있다. 그리고 상기 서셉터(44) 상에 반도체 기판(46)이 놓여 있다. 상기 반응챔버(40)의 바닥에 펌핑 라인(48)이 연결되어 있다. 상기 펌핑 라인(48)은 오존 분해기(50)와 연결되어 있다. 상기 오존분해기(50)에 펌프(52)가 연결되어 있다. 도시하지 않았지만, 상기 펌프(52)에 TMP가 연결되어 있을 수 있다. 따라서, 상기 챔버(40)내에 큰 압력변화를 일으킬 필요가 있을 때, 상기 TMP가 사용된다. 상기 쿼츠 샤워헤드(42)에 제1 가스 공급 라인(56)이 연결되어 있다. 그리고 상기 제1 가스 공급 라인(56)과 무관하게 제2 가스 공급 라인(58)이 상기 쿼츠 샤워 헤드(42)의 다른 곳에 연결되어 있다. 상기 제1 가스 공급 라인(56)을 통해서 상기 챔버(40)내에 박막 형성용 소오스 가스가 주입된다. 상기 소오스 가스는 금속 산화막계열의 가스, 예를 들면 탄탈륨 산화막계열(펜타 에톡시 탄탈륨(Penta Ethoxy Tantalum, Ta(OC2H5)5)), 티타늄 산화막계열 또는 알루미늄 산화막계열의 가스이다. 상기 제2 가스 공급 라인(58)을 통해서 상기 박막 형성용 소오스 가스가 아닌 적어도 두 종류의 가스, 예컨대 상기 박막 형성에 필요한 반응가스와 상기 박막을 어닐하는 과정에 필요한 어닐가스가 공급된다. 상기 소오스 가스가 탄탈륨 산화막 계열가스, 특히 오산화 이 탄탈륨가스인 경우, 상기 반응가스와 열처리 가스는 각각 산소가스(O2) 및 오존가스(O3)이다. 따라서, 상기 제2 가스 공급 라인(58)은 공동 가스 공급 라인이다.
한편, 도면에 도시되어 있지 않지만 상기 샤워헤드(42)와 상기 오존발생기(60) 사이에 상기 반응가스 및 어닐가스 전용 공급 라인이 별도로 구비될 수 있다. 이 경우, 상기 제2 가스 공급 라인(58)은 복수개의 가스 공급 라인으로 구성된다.
상기 제2 가스 공급 라인(58)의 상기 오존 발생기(60)와 연결되는 지점 전에상기 반응챔버(40) 및 상기 가스라인들의 퍼지(purge)를 위해 질소가스 또는 알곤가스(Ar) 등이 유입되는 불활성 가스 공급 라인(58a)이 연결되어 있다. 그리고 상기 제2 가스 공급 라인(58) 및 상기 불활성 가스 공급 라인(58a)에 제1 및 제2 유량조절기(58b, 58c)가 구비되어 있다. 상기 제2 가스 공급 라인(58)에 오존 발생기(60)가 병렬로 연결되어 있다. 상기 오존 발생기(60)와 상기 오존 분해기(50)사이에 오존 정화 라인(54)이 연결되어 있다. 상기 오존 정화라인(54)의 일단은 상기 오존 발생기(60)의 출력단(60b)에 연결되어 있고, 타단은 상기 오존 분해기(50)에 연결되어 있다.
한편, 상기 제2 가스 공급 라인(58)에 제1 내지 제3 밸브(V1, V2 및 V3)가 설치되어 있다. 그리고, 상기 오존 정화 라인(54)에 제4 밸브(V4)가 설치되어 있다. 또한, 상기 제1 가스 공급 라인(56)에 제5 밸브(V5)가 설치되어 있다. 상기 오존 발생기(60)는 상기 제2 가스 공급 라인(58)에 설치된 상기 제1 및 제2 밸브(V1, V2)에 병렬로 연결되어 있다. 즉, 상기 오존 발생기(60)의 입력단(60a)은 상기 제1 밸브(V1)에 연결되어 있고, 출력단(60b)은 상기 제2 밸브(V2)에 연결되어 있다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 의한 박막 형성용 반응챔버의 부분 단면도이다.
도 9를 참조하면, 제1 실시예의 상기 오존 분해기(50)를 우회하여 상기 펌핑 라인(48)과 상기 펌프(52)사이에 제2의 펌프 라인(48a)이 구비되어 있다. 상기 제2의 펌프 라인(48a)을 통하면 상기 챔버(40)는 상기 오존 분해기(50)를 거치지 않고상기 펌프(52)에 직접 연결된다. 따라서, 챔버(40)와 상기 오존정화라인(54)에 오존이 공급되지 않을 때, 상기 제2의 펌프라인(48a)을 통해 상기 챔버(40)를 펌핑함으로써 상기 펌프(52)의 펌핑 효율을 개선시킬 수 있을 뿐만 아니라 유전막 증착시 배출되는 가스에 의해 상기 오존분해기(50)내에 이물질이 적층되는 것을 방지할 수 있으므로 상기 오존 분해기(50)의 수명이 연장된다.
상기 제2의 펌핑 라인(48a)은 상기 펌핑 라인(48)의 상기 오존 정화 라인(54)과 연결되는 부분의 앞쪽에 연결되어 있다. 그리고 이 부분에 제6 밸브(V6)가 설치되어 있다. 상기 제6 밸브(V6)는 제어 밸브로서, 상기 챔버(40)로부터 오는 가스들이 흘러갈 방향을 제어한다. 즉, 상기 제6 밸브(V6)를 조작함으로써 상기 가스들을 상기 펌핑 라인(48)의 상기 오존 분해기(50)가 연결되어 있는 방향으로 흐르게 할 것인지, 상기 제2의 펌핑 라인(48a)으로 흐르게 할 것인지가 결정된다.
한편, 상기 반도체 기판(46) 상에 복합 유전막을 형성하기 위해, 상기 반응챔버(40)의 샤워헤드(42)에 상기 복합 유전막 소오스 가스를 공급하기 위한 복수개의 가스 공급 라인, 예컨대 제3 및 제4 가스 공급 라인(56a, 56b)이 구비되어 있다. 상기 제3 및 제4 가스 공급 라인(56a, 56b)에 각각 제6 및 제7 밸브가 설치되어 있다. 상기 복합 유전막에 따라 상기 샤워헤드(42)에 연결되는 소오스 가스 공급 라인은 2개 이상 구비될 수 있다.
도면으로 도시하지는 않았지만, 본 발명의 다른 실시예에 의하면, 상기 반응챔버(40)에 공급되는 소오스 가스가 두 종류 이상일 경우, 상기 제2 실시예와 달리상기 제1 가스 공급 라인(56) 앞에 가스 혼합기를 구비하고 상기 가스 혼합기에서 소오스 가스를 혼합한 다음 상기 제1 실시예의 상기 제1 가스 공급 라인(58)을 통해서 상기 반응챔버(40)에 공급할 수도 있다.
다음에는 이와 같은 구성요소들을 갖는 반응챔버에서 유전막 형성공정과 유전막의 어닐공정이 어떻게 진행되는가를 도 8 및 도 11을 참조하여 상세하게 설명한다.
일반적으로, 반도체 기판 상에 박막을 형성하기 전에 트랜지스터와 같은 반도체 소자들이 먼저 형성된다. 따라서, 박막 형성전에 반도체 기판 상에 형성되어 존재들이 박막을 형성하는 과정에 영향을 받지 않도록 하기 위해 상기 반도체 기판을 상기 박막 형성 온도에서 안정화시킬 필요가 있다.
이에 따라, 상기 반응챔버의 서셉터(44) 상에 반도체 기판(46)을 로딩한 다음 상기 반도체 기판(46)을 제2 온도(T2) 및 질소 분위기 하에서 제1 시간(t1)동안 어닐링한다. 상기 제2 온도(T2)는 400℃∼600℃정도이며 바람직하게 480℃정도이다. 상기 제2 온도(T2)에서 상기 반도체 기판(46)을 안정화 시킨 후, 상기 반도체 기판(46) 상에 박막을 형성한다. 상기 박막은 금속 산화막, 예컨대 탄탈륨 산화막계열, 알루미늄 산화막 계열 또는 티타늄 산화막 계열등이다. 상기 박막은 큰 유전율을 갖는 유전막으로서 탄탈륨 산화막계열이 바람직하며 그중에도 오산화 이 탄탈륨막이 가장 바람직하다. 이때, 상기 박막은 480℃∼500℃정도의 온도와 0.3토르의 압력에서 형성하는 것이 바람직하다.
상기 박막을 형성하기 위해, 도 8의 상기 제1 가스 공급 라인(56)의 제5 밸브(V5)를 열어서 상기 챔버(40)에 상기 박막의 소오스 가스인 PET를 공급한다. 이와 동시에 상기 제2 가스 공급 라인(58)의 제1 내지 제3 밸브(V1,V2, V3)를 열어서 상기 챔버(40)에 반응가스 예컨대, 산소가스(O2)를 공급한다. 이때, 상기 제1 및 제2 밸브(V1, V2)는 상기 오존 발생기(60)로 향해서 닫힌 상태가 되어야 한다. 그리고 상기 챔버(40)는 소정의 압력, 예컨대 0.3 토르(torr)정도의 압력으로 유지되고, 상기 반도체 기판(46)은 도 11에 도시한 바와 같이 제2 온도(T2)로 유지된다. 또한, 상기 제1 및 제2 밸브(V1,V2)에 각각 상기 오존 발생기(60)의 입력단(60a)과 출력단(60b)이 연결되어 있으므로, 상기 산소가스가 상기 오존 발생기(60)에 유입되지 않도록 상기 제1 및 제2 밸브(V1, V2)를 조작한다. 이와 같은 조건하에서 상기 박막 형성공정은 제2 시간(t2)동안 계속된다. 상기 제2 시간(t2)은 형성하고자 하는 박막의 두께에 따라 짧아지거나 길어진다.
상기 박막 형성 공정이 끝나갈 무렵에 상기 제1 밸브(V1)를 열어서 상기 산소가스를 상기 오존 발생기(60)에 공급한다. 이때, 상기 제2 밸브(V2)는 여전히 닫힌 상태로 유지한다. 그리고 상기 제4 밸브(V4)는 열린 상태로 유지한다. 이렇게 하여 초기에 상기 오존 발생기(60)에서 발생되는 오존을 상기 정화라인(54)을 통해서 챔버 밖으로 배출시킨다. 이와 같이, 상기 박막 형성공정이 완전히 종료되지 않은 상황에서 상기 오존 발생기(60)에서 오존을 발생시키는 것은 상기 박막 형성 공정이 완료되는 대로, 바로 상기 챔버(40)에 오존을 공급하기 위함이다. 상기 오존 발생기(60)에서 발생된 오존은 상기 박막을 형성한 후, 상기 챔버(40)내에 남아있는 소오스 가스와 반응부산물이 상기 챔버(40)로부터 완전히 배출될 때 까지 상기 출력단(60b)에 머무르게 된다. 상기 제5 밸브(V5)를 닫아서 상기 소오그 가스의 공급을 차단한 상태에서 상기 챔버(40)내의 잔류 소오스 가스 및 반응 부산물을 챔버(40) 밖으로 배출시키는 제3 시간(t3) 동안 상기 반도체 기판(46)의 온도는 제1 온도(T1)까지 낮춰진다. 상기 제1 온도(T1)는 200℃∼700℃정도이며, 바람직하게 450℃정도이다.
상기 반도체 기판(46)이 상기 제1 온도(T1)까지 낮춰지고, 상기 챔버(40)내에 남아있는 소오스 가스와 반응부산물이 상기 챔버(40)로부터 배출된 후 상기 제4 밸브(V4)는 닫고, 상기 제2 밸브(V2)는 열어서 상기 챔버(40)에 오존과 산소가스가 함유된 혼합가스(O2+O3)를 공급하여 상기 박막을 오존 열처리한다. 이때, 상기 산소가스와 오존의 비율은 9:1정도가 바람직하다. 상기 오존 열처리는 제4 시간(t4)동안 실시한다. 상기 박막의 오존 열처리는 200℃∼700℃사이에서 가능하나 450℃정도에서 실시하는 것이 가장 바람직하다. 이때, 압력은 30토르정도로 유지한다. 이와 같은 상태에서 상기 오존 열처리는 2분 동안 실시한다.
상기 박막의 오존 열처리가 종료된 후, 상기 제2 가스 공급 라인(58)과 상기 오존발생기(60)의 입력단(60a)과 출력단(60b)에 잔류하는 오존을 챔버(40) 밖으로 배출시킨다. 이를 위해, 상기 제2 밸브(V1)를 조작하여 상기 챔버(40)를 향해 열리게 하고 상기 오존 발생기(60)쪽으로 닫히게 한다. 그리고 상기 제4 밸브(V4)를 열리게 한다. 이 상태에서 상기 제2 가스 공급 라인(58)에 질소가스(N2)(또는 산소가스)를 공급하여 상기 챔버(40) 및 상기 제2 가스 공급 라인(58)에 남아 있는 오존을 챔버(40)밖으로 배출시킨다.
한편, 상기 오존 발생기(60)의 출력단(60b)에 연결되어 있는 상기 오존 정화 라인(54)을 통해 상기 오존 발생기(60)의 출력단(60b)에 남아있는 오존을 상기 오존 분해기(50)를 통해 밖으로 배출시킨다.
도 11에 도시한 바와 같이, 상기 유전막 형성 온도와 상기 유전막의 열처리 온도가 다를 경우, 상기 반도체 기판(46)은 저항가열방식보다 램프 가열방식을 사용하여 가열하는 것이 생산성 향상을 위해 바람직하다. 하지만, 상기 박막 형성 온도와 상기 박막 열처리온도가 비슷하고, 오존 열처리 온도에 따른 박막의 전기적 특성값의 허용범위가 넓을 경우 상기 저항가열방식을 사용하여 상기 반도체기판(46)을 가열하는 것이 바람직하다.
또한, 상기 박막 형성공정의 압력과 상기 박막을 열처리 하는 공정의 압력간의 차이가 클 경우, 상기 박막 형성공정에서 상기 박막을 열처리하는 공정으로 공정을 옮기는데 많은 시간이 소요될 수 있다. 이 경우에 터보 몰레큘러 펌프(Turbo Molecular Pump)를 사용함으로써 상기 박막 형성공정에서 상기 박막 열처리 공정으로 공정을 옮기는 시간을 단축할 수 있다. 따라서, 상기 박막 형성에 소요되는 시간을 더욱 단축할 수 있다.
다음에는 상기 제1 또는 제2 실시예에 의한 반응챔버를 이용하여 다단계방식으로 유전막을 형성하고 어닐하는 공정을 도 8 및 도 12를 참조하여 상세하게 설명한다.
대한민국 특허 제95-28572(95. 9.1일 출원, 제목:반도체 장치의 커패시터 제작방법)에 따르면, 인-시츄 상태에서 두꺼운 박막을 얇게 나누어 형성하면서 중간에 자외선-오존 열처리를 해주는 경우 상기 박막의 열처리 효과가 증대되어 박막의 전기적 특성이 향상된다.
상기 제2 실시예는 이러한 사실에 근거하여 박막의 오존 열처리 효과를 증대시키기 위해 도 8에 도시한 본 발명의 제1 실시예에 의한 반응챔버를 사용하여 반도체 기판 상에 상기 제1 실시예와 동일한 두께의 박막, 예컨대 오산화 이 탄탈륨막을 형성하되, 한번에 형성하지 않고 두 번으로 나눠서 형성한다.
구체적으로, 도 12를 참조하면, 반도체 기판 상에 상기 박막을 형성하기 전에 상기 반도체 기판을 제2 온도(T2)에서 제1 시간(t1)동안 열처리하여 안정화 시킨다. 상기 제2 온도(T2)는 상기 제1 실시예에 의한 유전막 형성방법에서와 동일한 온도인 것이 바람직하다. 이어서, 상기 제2 온도(T2)에서 제2 시간(t2)동안 상기 반도체 기판 상에 박막을 1차 형성한다. 제3 시간(t3)동안 상기 반도체 기판의 온도를 상기 제2 온도(T2)에서 제1 온도(T1)로 낮춘다. 상기 1차 형성된 박막을 제4 시간(t4)동안 오존을 포함하는 분위기하에서 제1 열처리한다. 제5 시간(t5) 동안에 챔버내의 오존을 정화하고 상기 반도체 기판의 온도를 다시 상기 제1 온도(T1)에서 상기 제2 온도(T2)로 높인다. 제6 시간(t6)동안 상기 반도체 기판 상에 상기 1차 형성된 박막과 동일한 박막을 2차 형성한다. 제7 시간(t7)동안에 상기 반도체 기판의 온도를 제2 온도(T2)에서 제1 온도(T1)까지 낮춘다. 상기 2차 형성된 박막을 오존을 포함하는 분위기하에서 제8 시간(t8)동안 제2 열처리한다. 이후, 챔버내 잔류오존을 챔버밖으로 배출한다.
상기 1차 및 2차에 걸쳐 형성되는 박막은 상기 제1 실시예의 박막 형성공정과 동일한 공정에 따라 형성된다. 또한, 상기 제1 및 제2 열처리는 모두 본 발명의 실시예에 의한 챔버를 이용하여 인-시츄로 진행된다.
(제3 실시예)
도 10은 본 발명의 제3 실시예에 의한 반응챔버의 부분평면도이다.
도 10을 참조하면, 제3 실시예에 의한 반응챔버는 상기 제1 및 제2 실시예에 의한 반응챔버와 동일한 기능을 갖고 있으나, 내부 구조에 있어 다소의 차이점이 있다.
즉, 상기 제1 실시예 또는 제2 실시예에 의한 반응챔버는 도 8 또는 도 9에 도시한 바와 같이, 반응챔버(40) 내부에 한 개의 서셉터(44)가 설치되어 있고, 상기 서셉터(44)에 반도체 기판이 한 장씩 로딩된다. 따라서, 한번에 한 장의 반도체 기판밖에 처리할 수 없다.
반면, 제3 실시예에 의한 반응챔버(62)는 도 10에 도시된 바와 같이 챔버내에 복수개의 반도체 기판 장착대가 구비되어 있다. 즉, 제1 내지 제5 반도체 기판 장착대(A1, A2, A3, A4 및 A5)가 반응챔버(62)내에 구비되어 있다. 상기 제1 내지 제5 반도체 기판 장착대(A1, A2, A3, A4 및 A5)중 제1 반도체 기판 장작대(A1)위에서 상기 반응챔버(62)에 로딩되는 반도체 기판을 안정화 시키기 위해 로딩된 반도체 기판의 프리 히팅(pre-heating)이 이루어진다. 그리고 상기 제2 내지 제5 반도체 기판 장착대(A2, A3, A4 및 A5)위에서 상기 프리 히팅된 반도체 기판 상에 유전막을 형성하는 공정(이하, 제1 공정이라 함)과 상기 유전막의 어닐 공정(이하, 제2 공정이라 함)이 인-시츄로 진행된다. 다시 말하면, 상기 5섯개의 각 반도체 기판 장착대 위에서 상기 제1 공정 및 제2 공정이 인-시츄로 연속적으로 진행된다. 상기 제1 공정에서 형성되는 유전막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 이트륨 산화막, 바나듐 산화막 및 니오브늄 산화막으로 이루어진 군중 선택된 어느 하나이다.
상기 제1 내지 제5 반도체 기판 장착대(A1, A2, A3, A4 및 A5)간의 반도체 기판의 이동은 상기 제1 내지 제5 반도체 기판 장착대(A1, A2, A3, A4 및 A5)의 중심에 있는 포크 어셈블리(fork assembly)(64)에 의해 동시에 이루어진다. 도 10에서 화살표는 반도체 기판의 이동방향을 나타낸다.
도시하지는 않았지만, 상기 제2 내지 제5 반도체 기판 장착대(A2, A3, A4 및 A5) 위에 상기 각 반도체 기판 장착대와 일대일로 매칭되는 샤워헤드가 설치되어 있다. 또한, 상기 제1 반도체 기판 장착대(A1) 바로 위로 트랜스퍼 모듈(transfer module)이 있다. 상기 트랜스퍼 모듈에 얼라인 스테이지(align stage)와 쿨링 스테이지(cooling stage)가 2층으로 구비되어 있다. 반도체 기판이 상기 제1 반도체 기판 장착대(A1)에 로딩될 때, 상기 얼라인 스테이지에서 얼라인 된 후 로딩된다. 또한, 유전막 형성공정과 어닐공정이 종료된 후, 상기 반도체 기판이 상기 반응챔버(62) 밖으로 이동될 때, 제1 반도체 기판 장착대(A1)에서 상기 쿨링 스테이지로 이동된다.
상기 샤워헤드는 상기 제1 실시예 또는 제2 실시예에에 의한 반응챔버에 설치된 샤워헤드와 동일한 것이 바람직하다. 따라서, 상기 샤워헤드를 통해서 상기 각 반도체 기판 장착대위로 오존 또는 산소가스가 공급될 수 있다.
한편, 상기 샤워헤드 둘레에 독립적으로 질소와 같은 불활성가스를 플로우 시킨다. 이렇게 함으로써 상기 각 반도체 기판 장착대 둘레에 에어 커튼(air curtain)이 형성되어 상기 각 반도체 기판 장착대의 독립성이 유지된다. 이렇게 볼 때, 상기 제3 실시예에 의한 반응챔버(62)는 상기 제1 내지 제5 반도체 기판 장착대(A1, A2, A3, A4 및 A5)를 서셉터로 하는 다섯 개의 상기 제1 실시예 또는 제2 실시예에 의한 반응챔버를 독립되게 포함하고 있는 반응챔버와 동등하다.
상기 제3 실시예에 의한 반응챔버가 유전막 형성방법에 어떻게 이용되는가를 살펴보기 위해, 100Å 두께의 유전막, 예컨대 탄탈륨 산화막을 형성하고 인-시츄로 어닐하는 과정을 상기 제3 실시예에 의한 반응챔버를 사용하여 실시한다.
구체적으로, 제1 반도체 기판을 상기 트랜스퍼 모듈의 얼라인 스테이지로부터 상기 제1 반도체 기판 장착대(A1)로 로딩한다. 상기 제1 반도체 기판을 프리-히팅한 다음, 상기 제2 반도체 기판 장착대(A2)로 이동시킨다. 그리고 비어있는 상기 제1 반도체 기판 장착대(A1) 상에 제2 반도체 기판을 로딩하여 프리 히팅한다.
한편, 상기 제2 반도체 기판 장착대(A2)로 이송된 상기 제2 반도체 기판 상에 25Å정도의 두께로 탄탈륨 산화막을 형성한다. 이어서, 상기 탄탈륨 산화막을 결정화 온도 보다 낮은 온도(바람직하게 450℃정도)에서 제1 어닐한다. 상기 제1 및 제2 반도체 기판 장착대(A1, A2) 상에 있는 상기 제2 및 제1 반도체 기판을 각각 동시에 상기 제2 및 제3 반도체 기판 장착대(A2, A3)로 이송한다. 이 결과, 비게되는 상기 제1 반도체 기판 장착대(A1) 상에 제3 반도체 기판을 로딩한다. 상기 제3 반도체 기판을 프리 히팅함과 동시에 상기 제1 및 제2 반도체 기판 상에 25Å정도의 두께로 탄탈륨 산화막을 형성하고 그 결과물을 상기 제1 어닐과 동일하게 어닐한다. 이 결과, 상기 제3 반도체 기판 장착대(A3) 상에 있는 상기 제1 반도체 기판 상에 50Å정도의 탄탈륨 산화막이 형성되고, 상기 제2 반도체 기판 장착대(A2) 상에 이동되어 있는 상기 제2 반도체 기판 상에 25Å정도의 탄탈륨 산화막이 형성된다. 계속해서, 상기 제1 내지 제3 반도체 기판을 각각 동시에 상기 제4, 제3 및 제2 반도체 기판 장착대(A4, A3, A2)로 이송한다. 그리고 상기 제1 반도체기판 장착대(A1) 상에 제4 반도체 기판을 로딩한다. 상기 제4 반도체 기판을 프리-히팅함과 동시에 상기 제1 내지 제3 반도체 기판 상에 탄탈륨 산화막을 25Å 정도의 두께로 형성함과 동시에 그 결과물을 상기 제1 어닐과 동일하게 어닐한다. 이 결과, 상기 제1 내지 제3 반도체 기판 상에 각각 75Å, 50Å, 25Å정도의 탄탈륨 산화막이 형성된다. 상기 제1 내지 제4 반도체 기판을 각각 제5, 제4, 제3 및 제2 반도체 기판 장착대로 이송한다. 다시 상기 제1 반도체 기판 장착대(A1)는 비게 되고 여기에 제5 반도체 기판이 로딩된다. 상기 제5 반도체 기판이 프리 히팅됨과 동시에 상기 제1 내지 제4 반도체 기판 상에 25Å정도의 두께로 탄탈륨 산화막이 형성되고 그 결과물이 상기 제1 어닐과 동일하게 어닐된다. 이 결과, 상기 제1 내지 제4 반도체 기판 상에 각각 100Å, 75Å, 50Å 및 25Å정도의 탄탈륨 산화막이 형성된다. 다시 상기 제1 내지 제5 반도체 기판이 각각 상기 제1, 제5, 제4,제3 및 제2 반도체 기판 장착대(A1, A5, A4, A3 및 A2)로 이송된다. 그런데, 상기 제1 반도체 기판 장착대(A1)로 이송된 상기 제1 반도체 기판 상에 100Å정도의 탄탈륨 산화막이 형성되어 있으므로, 상기 제1 반도체 기판은 상기 카세트로 이송되어 식혀진다. 상기 제1 반도체 기판이 상기 카세트로 이송됨으로써 상기 제1 반도체기판 장착대(A1)는 비게 되는데, 여기에 제6 반도체 기판이 로딩된다. 이후, 상기 제2 내지 제6 반도체 기판은 상술한 것과 동일한 과정을 격는다.
이와 같이, 상기 제3 실시예에 의한 반응챔버는 복수개의 반도체 기판 장착대를 구비하고 있어 복수개의 반도체 기판 상에 유전막 형성공정과 형성된 유전막 어닐공정을 인-시츄로 동시에 실시할 수 있는 반응챔버이다.
상기 제3 실시예에 의한 반응챔버의 변형이 있을 수 있다. 여기서 변형이란 상기 제3 실시예에 의한 반응챔버의 구조적인 변형을 말하는 것이 아니라 기능적인 변형을 의미한다. 즉, 상기 제3 실시예에 의한 반응챔버에서 상기 제1 반도체 기판 장착대(A1)를 제외한 상기 제2 내지 제5 반도체 기판 장착대(A2, A3, A4 및 A5)는 각 장착대에서 유전막의 형성과 형성된 유전막의 어닐이 모두 실시되는 장착대이다. 그런데, 상기 제3 실시예에 의한 반응챔버는 상기 유전막 형성 공정과 유전막 어닐 공정중 선택된 어느 한 공정만 실시되는 기능을 갖는 상기 제2 내지 제5 반도체 기판 장착대(A2, A3, A4 및 A5)를 구비하는 반응챔버가 될 수 있다.
이와 같은 반응챔버에서 유전막 형성공정과 유전막 어닐 공정은 서로 다른 반도체 기판 장착대에서 실시되므로 상기 유전막 형성공정 및 상기 유전막의 어닐 공정이 한번 실시되기 위해 기본적으로 2개의 반도체 기판 장착대가 필요하다. 따라서, 상기 제3 실시예에 의한 반응챔버에 상기 제1 반도체 기판 장착대(A1)를 포함해서 적어도 3개 이상의 복수개의 반도체 기판 장착대가 설치되어 있어야 한다. 상기 복수개의 반도체 기판 장착대가 상술한 바와 같은 변형된 기능을 갖는 경우, 상기 제3 실시예에 의한 반응챔버에 반도체 기판 장착대를 구비하기 위해서는 2개를 한 세트로 해서 반도체 기판 장착대를 설치해야 한다. 따라서, 상기 제3 실시예에 의한 반응챔버에서 유전막의 형성과 형성된 유전막의 어닐에 사용되는 반도체 기판 장착대는 짝수개 있을 수 있다.
상기 제2 내지 제5 반도체 기판 장착대(A2, A3, A4 및 A5)의 기능이 변형된 반응챔버에서 유전막이 형성되고 상기 유전막이 어닐되는 과정을 설명한다.
구체적으로, 트랜스퍼 모듈의 얼라인 스테이지로부터 상기 제1 반도체기판 장착대(A1)에 로딩된 반도체 기판이 프리 히팅된다. 이어서, 상기 반도체 기판은 상기 제2 반도체 기판 장착대(A2)로 이송된다. 상기 제2 반도체 기판 장착대(A2) 위에 상기 제1 또는 제2 실시예에 의한 반응챔버에 구비된 것과 동일한 샤워헤드가 구비되어 있다. 따라서, 상기 샤워헤드를 통해서 유전막 형성용 소오스 가스가 상기 제2 반도체 기판 장착대(A2)에 공급되고, 상기 반도체 기판 상에 유전막이 형성된다. 이후, 상기 반도체 기판은 상기 제3 반도체 기판 장착대(A3)로 이송되고 여기서, 상기 유전막은 산소 또는 오존 어닐된다. 상기 제4 및 제5 반도체 기판 장착대(A4, A5)를 거치면서 상기 반도체 기판 상에 유전막이 더 두껍게 형성되고 어닐된다. 이와 같은 다단계방식에 의해 상기 반도체 기판 상에 산소 또는 오존 어닐된 유전막이 형성된다.
상기 제2 또는 제4 반도체 기판 장착대(A2)에 유전막 형성용 가스만 공급하기 위해, 그 위에 설치된 샤워헤드에 연결된 밸브설비를 조작한다. 예를 들면, 상기 제2 반도체 기판 장착대(A2) 위에 설치되어 있는 샤워 헤드는 상기 제1 또는 제2 실시예에 의한 반응챔버(도 8 또는 도 9 참조)에 구비된 샤워헤드와 동일하며, 상기 제1 또는 제2 실시예에 의한 반응챔버에 구비된 샤워헤드에 연결된 밸브설비와 동일한 밸브설비와 연결되어 있다. 따라서, 상기 샤워헤드에 연결되어 있는 밸브설비에서 상기 제1 및 제2 밸브(도 8 또는 도 9의 V1, V2)를 상기 오존발생기(60)쪽으로는 닫히게 하고 상기 반응챔버(40)쪽으로는 열리게 한다. 이렇게 함으로써 상기 탄탈륨 산화막의 소오스 가스와 그 반응가스인 산소가스만이 상기 샤워헤드를 통해 공급되므로 상기 제2 반도체 기판 장착대(A2)는 탄탈륨 산화막이 형성되는 장착대가 된다.
상기 제3 반도체 기판 장착대(A3)나 상기 제5 반도체 기판 장착대(A5)의 경우도 상기 샤워 헤드에 연결되어 있는 밸브 설비를 조작하여 상기 유전막의 어닐에 필요한 가스만 유입되게 할 수 있다.
다시 말하면, 상기 제3 실시예에 의한 반응챔버는 유전막 형성공정과 상기 유전막 어닐 공정이 동일 반도체 기판 장착대에서 실시되는 반응챔버가 아니라 서로 다른 반도체 기판 장착대에서 순차적으로 실시되는 반응챔버일 수 있다. 이 경우에, 상기 유전막 형성공정 시간과 상기 유전막의 어닐 공정 시간을 비슷하게 유지해야 한다. 그리고 상기 두 공정의 압력조건도 비슷해야 할 뿐만 아니라 온도도 인접한 다른 반도체 기판 장착대의 온도조건에 영향을 주지않아야 한다.
한편, 상기 제2 내지 제5 반도체 기판 장착대(A2, A3, A4, A5) 위에 각각 제1 내지 제4 반도체 기판이 로딩된 다음, 상기 각 반도체기판 상에 동시에 유전막이 형성되고 이어서 동시에 산소 또는 오존어닐이 진행될 수도 있다. 이때, 상기 유전막 형성은 몇번에 걸쳐 형성될 수 있고, 그 사이사이에 상기 산소 또는 오존어닐이 실시될 수 있다.
이와 같이, 상기 제3 실시예에 의한 반응챔버는 다양한 기능을 수행할 수 있는 챔버이다.
본 발명의 다른 실시예에 의한 박막 형성용 챔버로서 복수개의 소오스 가스 공급 라인들이 상기 샤워헤드에 연결되어 있는 챔버가 있을 수 있다. 이 경우, 박막 형성용 소오스 가스를 구성하는 여러 종류의 가스들이 각각 서로 다른 가스 공급 라인을 통해서 상기 챔버에 공급된다.
또한, 상기 제2 가스 공급 라인(58)에 설치된 제1 밸브(V1)를 대신하여 상기 제1 밸브(V1)가 설치된 앞쪽과 뒤쪽에 각각 하나씩, 그리고 상기 오존 발생기(60)의 입력단(60a) 쪽에 한 개의 밸브들을 구비할 수 있다.
아울러, 상기 제1 내지 제3 실시예에 의한 반응챔버는 유전막의 형성 및 어닐에만 사용할 수 있는 것이 아니라 일반적인 물질막, 예컨대 절연막이나 도전막의 형성에도 사용할 수 있다. 따라서, 상술한 제1 내지 제4 실시예에 의한 유전막 형성방법은 유전막의 형성에만 한정되는 것이 아니라 상기 일반적인 물질막의 형성에도 적용될 수 있음을 밝힌다. 본 발명은 상기 제1 내지 제3 실시예외에 본 발명의 기술 분야에 속하는 통상의 지식을 가진자에 의하여 한 개의 상기 제2 가스 공급라인(도 8의 58 참조)이 두 개의 가스 공급라인 예컨대, 반응가스 공급라인 및 어닐가스 공급라인으로 구성되거나, 상기 제2 밸브(v2) 대신 상기 제2 밸브(v2)에 연결되는 라인들 각각에 별도의 밸브가 구비되는 그리고 복합 유전막을 형성하는 경우 상기 소오스 가스가 공급되는 상기 제1 가스 공급라인(56)이 2개 이상의 가스 공급 라인으로 구성되는 변형된 실시예들이 있을 수 있다.
이와 같이, 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.
본 발명은 유전막 형성과 오존 또는 산소가스만을 사용하여 형성된 유전막을 인-시츄로 어닐할 수 있는 반응챔버를 제공한다. 이러한 반응챔버를 이용함으로써 상기 유전막의 형성과 형성된 유전막을 어닐하는데 소요되는 시간을 줄여서 반도체 장치의 생산성을 높일 수 있다. 또한, 공정이 인-시츄로 진행되므로 유전막이 불순물에 오염되는 것을 방지할 수 있다. 아울러, 유전막 형성을 위한 반응챔버와 유전막을 어닐하기 위한 반응챔버를 하나로 통합할 수 있으므로 유전막 형성 및 어닐링에 관련된 장비의 단순화 및 체적 감소효과를 얻을 수 있다.

Claims (19)

  1. 반도체 기판 상에 도전성 박막을 형성하는 제1 단계;
    상기 도전성 박막 상에 유전막을 형성하는 제2 단계;
    상기 유전막을 결정화온도보다 낮은 온도에서 제1 어닐하되, 200~700℃에서 어닐하는 제3 단계; 및
    상기 제1 어닐된 유전막을 결정화 온도보다 높은 온도에서 제2 어닐하되, 700~900℃에서 어닐하는 제4 단계를 포함하되,
    상기 제2 단계와 상기 제3 단계는 동일챔버에서 인-시츄로 진행하는 것을 특징으로 하는 유전막 형성방법.
  2. 제 1 항에 있어서, 상기 유전막은 탄탈륨 산화막, 티타늄 산화막, 알루미늄 산화막, 이트륨 산화막, 바나듐 산화막 및 니오브늄 산화막으로 이루어진 군중 선택된 어느 하나 또는 여러개의 복합 유전막으로 형성하는 것을 특징으로 하는 유전막 형성방법.
  3. 제 2 항에 있어서, 상기 탄탈륨 산화막은 오존분위기 또는 산소 분위기하에서 제1 어닐되는 것을 특징으로 하는 유전막 형성방법.
  4. 제 2 항에 있어서, 상기 탄탈륨 산화막은 건식 산소(dry-O2) 또는 습식 산소(wet-O2)분위하에서 제2 어닐되는 것을 특징으로 하는 유전막 형성방법.
  5. 제 1 항에 있어서, 상기 제2 단계와 상기 제3 단계는,
    천정에 샤워 헤드가 구비되어 있고, 바닥에 웨이퍼를 가열시키는데 사용되는 서셉터를 구비하는 박막 형성용 반응챔버에 있어서, 상기 샤워 헤드에 상기 유전막 형성용 소오스 가스를 공급하기 위한 제1 가스 공급 라인 및 상기 유전막 형성용 반응가스의 공급과 상기 어닐링을 위한 가스의 공급에 공동으로 사용되는 제2 가스 공급 라인이 연결되어 있는 것을 특징으로 하는 반응챔버를 이용하여 인-시츄로 실시되는 것을 특징으로 하는 유전막 형성방법.
  6. 제 1 항에 있어서, 상기 제2 단계 또는 제3 단계에서 상기 반도체 기판은 저항 가열식 또는 램프 가열방식으로 가열되는 것을 특징으로 하는 유전막 형성방법.
  7. 제 1 항에 있어서, 상기 제2 단계에서 상기 제3 단계로 넘어갈 때, 터보 몰레큘러 펌프(Turbo Molecular Pump)를 사용하는 것을 특징으로 하는 유전막 형성방법.
  8. 제 1 항에 있어서, 상기 제2 단계 및 제3 단계는 제1 내지 제5 반도체 기판장착대가 구비된 반응챔버에서 인-시츄로 진행되는 것을 특징으로 하는 유전막 형성방법.
  9. 제 8 항에 있어서, 상기 제2 및 제3 단계는 동일한 반도체 기판 장착대에서 진행되는 것을 특징으로 하는 유전막 형성방법.
  10. 제 8 항에 있어서, 상기 제2 및 제3 단계는
    상기 제1 반도체 기판 장착대에서 상기 박막이 형성된 반도체 기판을 프리 히팅하는 단계; 및
    상기 프리 히팅된 반도체 기판 상에 상기 제2 내지 제5 반도체 기판 장착대에서 각각 제1 내지 제4 두께의 유전막을 형성하되, 동시에 형성된 유전막을 상기 유전막이 형성된 반도체 기판 장착대에서 어닐하는 단계를 더 포함하는 것을 특징으로 하는 유전막 형성방법.
  11. 제 8 항에 있어서, 상기 제2 및 제3 단계는 각각 상기 제1 내지 제5 반도체 기판 장착대중, 서로 다른 반도체 기판 장착대에서 진행되는 것을 특징으로 하는 유전막 형성방법.
  12. 제 8 항에 있어서, 상기 제2 및 제3 단계는 상기 제1 반도체 기판 장착대에서 상기 박막이 형성된 반도체 기판을 프리 히팅하는 단계;
    상기 제2 또는 제4 반도체 기판 장착대에서 상기 프리 히팅된 반도체 기판 상에 유전막을 형성하는 단계; 및
    상기 제3 또는 제5 반도체 기판 장착대에서 유전막을 어닐하는 단계를 더 포함하는 것을 특징으로 하는 유전막 형성방법.
  13. 제 5 항에 있어서, 상기 소오스 가스는 탄탈륨 산화막계열, 티타늄 산화막계열 또는 알루미늄 산화막계열의 가스인 것을 특징으로 하는 유전막 형성방법.
  14. 제 5 항에 있어서, 상기 반응가스 및 어닐링 가스는 각각 산소가스(O2) 및 오존과 산소가스가 혼합된 가스(O3+O2)인 것을 특징으로 하는 유전막 형성방법.
  15. 제 14 항에 있어서, 상기 혼합된 가스(O3+O2)에서 상기 산소가스와 오존의 비율은 9:1정도인 것을 특징으로 하는 유전막 형성방법.
  16. 반도체 기판 상에 도전성 박막을 형성하는 제1 단계;
    상기 도전성 박막 상에 유전막을 형성하는 제2 단계;
    상기 유전막을 결정화온도보다 낮은 온도에서 제1 어닐하되, 500℃~700℃에서 어닐하는 제 3단계; 및
    상기 유전막을 결정화온도보다 높은 온도에서 제2 어닐하되, 700℃~900℃에서 어닐하는 제4 단계를 포함하되,
    상기 제3 및 제4 단계는 동일설비에서 인-시츄로 진행하는 것을 특징으로 하는 유전막 형성방법.
  17. 제 16 항에 있어서, 상기 제3 및 제4 단계는 노(furnace) 또는 RTP(Rapid Thermal Processing)설비에서 인-시츄로 실시되는 것을 특징으로 하는 유전막 형성방법.
  18. 제 17 항에 있어서, 상기 유전막은 산소 분위기의 상기 노 또는 RTP설비에서 제1 어닐하는 것을 특징으로 하는 유전막 형성방법.
  19. 제 18 항에 있어서, 상기 유전막은 산소 분위기의 상기 노 또는 RTP설비에서 제2 어닐하는 것을 특징으로 하는 유전막 형성방법.
KR1019980027663A 1998-07-09 1998-07-09 유전막형성방법 KR100343134B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980027663A KR100343134B1 (ko) 1998-07-09 1998-07-09 유전막형성방법
JP18898299A JP4188502B2 (ja) 1998-07-09 1999-07-02 反応チャンバ及びこれを用いた誘電膜の形成方法
US09/350,407 US6416584B1 (en) 1998-07-09 1999-07-08 Apparatus for forming a film on a substrate
US10/131,761 US7481882B2 (en) 1998-07-09 2002-04-23 Method for forming a thin film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980027663A KR100343134B1 (ko) 1998-07-09 1998-07-09 유전막형성방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020000048328A Division KR100284745B1 (ko) 2000-08-21 2000-08-21 반응 챔버

Publications (2)

Publication Number Publication Date
KR20000008020A KR20000008020A (ko) 2000-02-07
KR100343134B1 true KR100343134B1 (ko) 2002-10-25

Family

ID=19543597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980027663A KR100343134B1 (ko) 1998-07-09 1998-07-09 유전막형성방법

Country Status (3)

Country Link
US (2) US6416584B1 (ko)
JP (1) JP4188502B2 (ko)
KR (1) KR100343134B1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555394B2 (en) 1995-11-28 2003-04-29 Samsung Electronics Co., Ltd. Methods of fabricating capacitors including Ta2O5 layers in a chamber including changing a Ta2O5 layer to heater separation or chamber pressure
KR100343134B1 (ko) * 1998-07-09 2002-10-25 삼성전자 주식회사 유전막형성방법
KR100547248B1 (ko) * 1999-11-12 2006-02-01 주식회사 하이닉스반도체 알루미나를 사용한 반도체 소자의 게이트 절연막 형성방법
WO2002081770A2 (en) * 2000-11-22 2002-10-17 Massachusetts Institute Of Technology Room temperature luminescent erbium oxide thin films for photonics
JP4765169B2 (ja) 2001-01-22 2011-09-07 東京エレクトロン株式会社 熱処理装置と熱処理方法
US6461436B1 (en) * 2001-10-15 2002-10-08 Micron Technology, Inc. Apparatus and process of improving atomic layer deposition chamber performance
KR100447826B1 (ko) * 2001-11-19 2004-09-08 주성엔지니어링(주) 탄탈륨산화막 형성방법 및 그에 사용되는 장치
KR100464650B1 (ko) * 2002-04-23 2005-01-03 주식회사 하이닉스반도체 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
KR100505679B1 (ko) * 2003-03-19 2005-08-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) * 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
JP4445403B2 (ja) * 2005-01-24 2010-04-07 株式会社東芝 半導体装置の製造方法
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US7722966B1 (en) * 2005-05-11 2010-05-25 Alliance For Sustainable Energy, Llc Nano-composite materials
KR100799735B1 (ko) * 2006-07-10 2008-02-01 삼성전자주식회사 금속 산화물 형성 방법 및 이를 수행하기 위한 장치
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US7851232B2 (en) 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US7906174B1 (en) 2006-12-07 2011-03-15 Novellus Systems, Inc. PECVD methods for producing ultra low-k dielectric films using UV treatment
US7993457B1 (en) 2007-01-23 2011-08-09 Novellus Systems, Inc. Deposition sub-chamber with variable flow
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US7622162B1 (en) 2007-06-07 2009-11-24 Novellus Systems, Inc. UV treatment of STI films for increasing tensile stress
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US7816278B2 (en) * 2008-03-28 2010-10-19 Tokyo Electron Limited In-situ hybrid deposition of high dielectric constant films using atomic layer deposition and chemical vapor deposition
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
KR101559425B1 (ko) * 2009-01-16 2015-10-13 삼성전자주식회사 반도체 소자의 제조 방법
KR101380509B1 (ko) * 2011-08-12 2014-04-01 (주)엘지하우시스 저온 금속 증착공정을 적용한 열변색성 유리의 제조방법 및 이에 의한 열변색성 유리
US9353439B2 (en) 2013-04-05 2016-05-31 Lam Research Corporation Cascade design showerhead for transient uniformity
DE102013109357A1 (de) * 2013-08-29 2015-03-05 Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. KG Ionensensitive Schichtstruktur für einen ionensensitiven Sensor und Verfahren zur Herstellung derselben
JP5692337B2 (ja) * 2013-11-25 2015-04-01 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
US10023959B2 (en) 2015-05-26 2018-07-17 Lam Research Corporation Anti-transient showerhead
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
KR102653233B1 (ko) * 2016-10-25 2024-03-29 삼성전자주식회사 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970077648A (ko) * 1996-05-11 1997-12-12 김광호 반도체 장치의 커패시터 제조 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3464797A (en) * 1966-10-26 1969-09-02 Cabot Corp Instrument for determining ozone
EP0134249A4 (en) * 1983-01-31 1987-06-29 Nippon Soda Co PROCESS FOR PRODUCING A THIN FILM DIELECTRIC.
JPH02296793A (ja) * 1989-05-11 1990-12-07 Nec Corp 多成長室反応管
US5091217A (en) * 1989-05-22 1992-02-25 Advanced Semiconductor Materials, Inc. Method for processing wafers in a multi station common chamber reactor
US5213670A (en) * 1989-06-30 1993-05-25 Siemens Aktiengesellschaft Method for manufacturing a polycrystalline layer on a substrate
KR960015581B1 (ko) 1993-12-24 1996-11-18 신동섭 오프너
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
KR0121131B1 (ko) 1994-10-13 1997-11-10 문정환 반도체 메모리장치의 구동회로
US6251758B1 (en) * 1994-11-14 2001-06-26 Applied Materials, Inc. Construction of a film on a semiconductor wafer
US5728603A (en) * 1994-11-28 1998-03-17 Northern Telecom Limited Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
KR0165484B1 (ko) * 1995-11-28 1999-02-01 김광호 탄탈륨산화막 증착 형성방법 및 그 장치
JP3768575B2 (ja) * 1995-11-28 2006-04-19 アプライド マテリアルズ インコーポレイテッド Ｃｖｄ装置及びチャンバ内のクリーニングの方法
JP2962250B2 (ja) * 1996-11-12 1999-10-12 日本電気株式会社 半導体記憶装置の製造方法
US5994209A (en) * 1996-11-13 1999-11-30 Applied Materials, Inc. Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films
JPH10200060A (ja) * 1997-01-14 1998-07-31 Sony Corp 強誘電体キャパシタの製造方法
US6461982B2 (en) * 1997-02-27 2002-10-08 Micron Technology, Inc. Methods for forming a dielectric film
US5872065A (en) * 1997-04-02 1999-02-16 Applied Materials Inc. Method for depositing low K SI-O-F films using SIF4 /oxygen chemistry
US6066547A (en) * 1997-06-20 2000-05-23 Sharp Laboratories Of America, Inc. Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method
KR100291482B1 (ko) * 1997-06-24 2001-06-01 시부키 유키오 이산화티탄 결정배향막을 갖는 재료 및 그 제조방법
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
KR100343134B1 (ko) * 1998-07-09 2002-10-25 삼성전자 주식회사 유전막형성방법
US6204203B1 (en) * 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970077648A (ko) * 1996-05-11 1997-12-12 김광호 반도체 장치의 커패시터 제조 방법

Also Published As

Publication number Publication date
JP2000077397A (ja) 2000-03-14
KR20000008020A (ko) 2000-02-07
JP4188502B2 (ja) 2008-11-26
US7481882B2 (en) 2009-01-27
US20020115306A1 (en) 2002-08-22
US6416584B1 (en) 2002-07-09

Similar Documents

Publication Publication Date Title
KR100343134B1 (ko) 유전막형성방법
US6426308B1 (en) Methods for forming films having high dielectric constants
KR100407059B1 (ko) 반도체 제조 장치 및 그 제조 방법
US6649218B2 (en) Single substrate processing film forming method
US7867920B2 (en) Method for modifying high-k dielectric thin film and semiconductor device
US20030025146A1 (en) Processes for making a barrier between a dielectric and a conductor and products produced therefrom
KR20010027867A (ko) 박막 형성장치 및 이를 이용한 반도체소자의 커패시터 형성방법
EP1093532A1 (en) A method and apparatus for the formation of dielectric layers
JPH0714986A (ja) 半導体装置の製造方法及びその製造装置
JPH02283022A (ja) 半導体装置の製造方法
US6551896B2 (en) Capacitor for analog circuit, and manufacturing method thereof
US7217669B2 (en) Method of forming a metal oxide film
KR100284745B1 (ko) 반응 챔버
US6358864B1 (en) Method of fabricating an oxide/nitride multilayer structure for IC manufacture
JP4564310B2 (ja) 半導体装置の製造方法
JP3209965B2 (ja) 金属酸化膜の形成方法
KR100382742B1 (ko) 반도체 소자의 커패시터 형성방법
JP3531672B2 (ja) 金属酸化膜の形成方法
KR20020096860A (ko) 반도체 장치의 제조 방법, 기판 처리 방법 및 기판 처리장치
JPH0766193A (ja) 半導体装置における酸化膜の形成方法
KR100808870B1 (ko) 반도체소자 제조용 클러스터 장비 및 이를 이용하는 박막형성방법
JP3181570B2 (ja) 金属酸化膜の形成方法
KR100529472B1 (ko) 유전체를 이용한 트랜지스터 형성 방법
KR20010110063A (ko) 유전체 박막의 제조 방법 및 그 제조 장치
KR20060079807A (ko) 다층유전막을 가지는 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee