KR102653233B1 - 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법 - Google Patents

증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법 Download PDF

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KR102653233B1
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract

증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법이 제공된다. 증착 장치는, 챔버, 상기 챔버 내에 배치되어 기판을 지지하는 지지부, 상기 기판 상에 제1 희생막, 제1 산화막, 제2 희생막, 및 제2 산화막을 순차적으로 증착시키는 증착 공정을 수행하는 증착부(deposition unit) 및 상기 제1 산화막이 증착된 후, 상기 제1 산화막에 대해 제1 UV 어닐링(Ultraviolet Ray annealing) 공정을 수행하고, 상기 제2 산화막이 증착된 후, 상기 제2 산화막에 대해 상기 제1 UV 어닐링 공정과 다른 제2 UV 어닐링 공정을 수행하는 UV 어닐링부(annealing unit)를 포함하되, 상기 증착 공정과 상기 제1 및 제2 UV 어닐링 공정은 상기 챔버 내에서 인-시츄(in-situ)로 수행된다.

Description

증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법{Deposition apparatus and method for fabricating non-volatile memory device by using the deposition apparatus}
본 발명은 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
이러한 3차원 메모리 장치의 제조를 위해, 기판 상에 여러 막들을 증착시키는 공정이 선행될 수 있다. 증착 공정에서, 막들이 증착된 기판을 가열함으로써 막을 활성화(activation) 시킬 수 있는 어닐링 공정이 수행될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 3차원 비휘발성 메모리 장치 제조 시 UV 어닐링 공정을 추가적으로 수행함으로써, 산화막의 개질을 통해 누설 전류 특성과 RC 딜레이(delay) 특성을 개선시킬 수 있는 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 3차원 비휘발성 메모리 장치 제조 시 UV 어닐링 공정을 추가적으로 수행함으로써, 산화막의 두께가 감소된 3차원 비휘발성 메모리 장치를 제조할 수 있는 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 증착 장치는, 챔버, 챔버 내에 배치되어 기판을 지지하는 지지부, 기판 상에 제1 희생막, 제1 산화막, 제2 희생막, 및 제2 산화막을 순차적으로 증착시키는 증착 공정을 수행하는 증착부(deposition unit) 및 제1 산화막이 증착된 후, 제1 산화막에 대해 제1 UV 어닐링(Ultraviolet Ray annealing) 공정을 수행하고, 제2 산화막이 증착된 후, 제2 산화막에 대해 상기 제1 UV 어닐링 공정과 다른 제2 UV 어닐링 공정을 수행하는 UV 어닐링부(annealing unit)를 포함하되, 증착 공정과 상기 제1 및 제2 UV 어닐링 공정은 상기 챔버 내에서 인-시츄(in-situ)로 수행된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 형성하고, 상기 제1 희생막 상에 제1 산화막을 형성하고, 상기 제1 산화막에 대해 제1 UV 어닐링을 수행하고, 상기 제1 산화막 상에 제2 희생막을 형성하고, 상기 제2 희생막 상에 제2 산화막을 형성하고, 상기 제2 산화막에 대해 상기 제1 UV 어닐링과 다른 제2 UV 어닐링을 수행하고, 상기 제1 및 제2 산화막의 제1 영역과 상기 제1 및 제2 희생막의 제1 영역을 식각하여 상기 기판을 노출시키는 채널 홀을 형성하고, 상기 채널 홀 내에 채널 패턴을 형성하고, 상기 채널 패턴과 인접한 전하 저장 막(charge trap layer)을 형성하고, 상기 제1 및 제2 산화막의 제2 영역과 상기 제1 및 제2 희생막의 제2 영역을 식각하여 상기 채널 패턴과 이격되고 상기 기판을 노출시키는 트렌치를 형성하고, 상기 트렌치에 의해 노출되는 상기 제1 및 제2 희생막을 제거하여 게이트 전극을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 증착 장치를 설명하기 위한 개념적인 블록도이다.
도 4는 도 3의 증착부(deposition unit)의 개념적인 블록도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 증착 장치의 동작 및 증착 장치를 이용한 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 타이밍도이다.
도 6 내지 도 11은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 중간단계 도면들이다.
도 12 및 13은 본 발명의 몇몇 실시예들에 따른 증착 장치의 동작 및 증착 장치를 이용한 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 타이밍도이다.
도 14 내지 도 19는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 도 19의 TS 영역을 확대한 확대도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에서, 3차원 메모리 어레이(three dimensional (3D) memory array)가 제공된다. 3차원 메모리 어레이는, 메모리 셀의 동작과 연관된 전기 회로망(circuitry) 및 실리콘 기판 상에 형성된 액티브 영역을 갖는 메모리 셀 어레이의 하나 이상의 물리적 층(physical levels)에, 모놀리식(monolithically)으로 형성될 수 있다. 연관된 전기 회로망은 기판 내부 또는 기판 상에 형성될 수 있다. '모놀리식(monolithic)'은, 어레이의 각 층(level)의 레이어(layer)가, 어레이의 각 아래층의 레이어 상에 직접 놓여지는 것(deposited on)을 의미할 수 있다.
본 발명의 몇몇 실시예에서, 3차원 메모리 어레이는, 적어도 하나의 메모리 셀이 다른 메모리 셀 상에 배치되어 수직으로 연장된 '버티컬 NAND 스트링(vertical NAND string)'을 포함할 수 있다. 적어도 하나의 메모리 셀은, 전하 저장 막(charge trap layer)를 포함할 수 있다. 참조로 제공되는 미국 등록특허 제7,679,133호, 제8,553,466호, 제8,654,587호, 제8,559,235호 및 미국 공개공보 제2011/0233648호는, 3차원 메모리 어레이의 적합한 구성을 기재(describe)하고 있다. 3차원 메모리 어레이는, 층(level)간 공유되는 비트 라인들 및/또는 워드 라인들과, 복수의 층(level)을 포함할 수 있다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다. 도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 어레이는, 복수의 메모리 블록(BLK1~BLKn 단, n은 자연수)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(x, y, z)으로 연장될 수 있다. 메모리 블록(BLK1~BLKn)은, 3차원으로 배열될 수 있다. x, y, z 방향은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, x, y, z 방향은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
메모리 블록(BLKi, 단, 1 ≤ i ≤ n, i는 자연수)은, 기판(100), 공통 소오스 영역(101), 산화막(110), 게이트 전극(120), 내부층(130), 표면층(140), 절연 패턴(150), 드레인(210) 및 비트 라인(220) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은, 공통 소오스 라인으로 제공되는 공통 소오스 영역(101)을 포함할 수 있다.
산화막(110)과 게이트 전극(120)은, 기판(100) 상에 교대로 적층되도록 형성될 수 있다. 산화막(110)과 게이트 전극(120)은, y 방향으로 연장되도록 형성될 수 있다.
몇몇 실시예에서, 산화막(110)은, 실리콘 산화물(SiO2) 및 저유전율(low-k) 물질을 포함할 수 있다. 저유전율 물질은, 실리콘 산화물보다 낮은 유전율을 갖는 물질일 수 있다.
게이트 전극(120)은, 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(120)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극(120)은 단일층이 아닐 수 있고, 다층 구조일 경우, 서로 다른 도전성 물질 및 절연 물질을 더 포함할 수도 있다. 게이트 전극(120)은, 워드 라인으로 동작할 수 있다.
기판(100) 상에 y 방향으로 연장되고 z 방향으로 교대로 적층되는 산화막(110)과 게이트 전극(120)은, 그 내부에 채널 패턴(130, 140)을 포함할 수 있다. 다시 말해서, 채널 패턴(130, 140)은, 산화막(110)과 게이트 전극(120)을 관통하여 형성될 수 있다. 채널 패턴(130, 140)은, 예를 들어, 필러(pillar) 형상을 가질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 채널 패턴(130, 140)은, 공정에 따라 다양한 형상을 가질 수 있음은 물론이다.
채널 패턴(130, 140)은, 내부층(130)과 표면층(140)을 포함할 수 있다. 내부층(130)은, 기판(100) 상에 z 방향으로 연장되도록 형성될 수 있다. 내부층(130)은, 기판(100) 상에 교대로 적층되는 산화막(110)과 게이트 전극(120)을 관통할 수 있다.
내부층(130)은, 절연성 물질을 포함할 수 있다. 예를 들어, 내부층(130)은, PSZ(poly silazane)를 이용하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 내부층(130)은, 후술할 채널 홀(도 14의 CHH)의 나머지 공간을 보이드(void)없이 채울 수 있도록, 유동성이 높은 절연물질로 형성될 수 있다.
표면층(140)은, 기판(100) 상에, 내부층(130)의 바깥 둘레를 따라, 내부층(130)을 감싸도록 형성될 수 있다. 표면층(140)은, 예를 들어, 산화막(110) 및 게이트 전극(120)과 내부층(130) 사이에 형성될 수 있다. 표면층(140)은, 기판(100) 상에 z 방향으로 연장되도록 형성될 수 있다. 표면층(140)은, 기판(100) 상에 교대로 적층되는 산화막(110)과 게이트 전극(120)을 관통할 수 있다.
표면층(140)은, 예를 들어, 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 표면층(140)은, 예를 들어, 3차원 비휘발성 메모리 장치에서, 채널 영역으로 동작할 수 있다. 예를 들어, 표면층(140)은 절연 패턴(150)이 트랩(trap)하거나 방출할 전하를 제공할 수 있다.
절연 패턴(150)은 기판(100) 상에, 산화막(110)과 게이트 전극(120) 사이 및 게이트 전극(120)과 채널 패턴(130, 140) 사이에 형성될 수 있다. 도면에서, 절연 패턴(150)이, 산화막(110)과 게이트 전극(120) 사이에서 지그재그 형상으로 형성되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 절연 패턴(150)은 채널 패턴(130, 140)과 산화막(110) 사이 및 채널 패턴(130, 140)과 게이트 전극(120)에 형성될 수 있다. 이 경우, 산화막(110)과 게이트 전극(120)은, z 방향으로 서로 직접 접할 수 있다. 또한, 이 경우, 절연 패턴(150)은 후술할 채널 홀(도 14의 CHH) 내부에, 채널 홀(도 14의 CHH)의 측벽을 따라 컨포말(conformal)하게 형성될 수 있다. 이 때 표면층(140)은, 내부층(130)과 절연 패턴(150) 사이에 형성될 수 있다.
절연 패턴(150)은 블로킹 층, 전하 저장 막 및 터널링 절연막을 포함할 수 있다. 이에 대한 자세한 사항은 도 20을 참조하여 후술한다.
드레인(210)은 채널 패턴(130, 140) 상에 형성되고, 비트 라인(220)과 전기적으로 연결될 수 있다. 도면에서, 드레인(210)과 비트 라인(220)이 직접 접하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 드레인(210)은, 컨택 플러그를 통해 비트 라인(220)과 전기적으로 연결될 수도 있다.
채널 패턴(130, 140)은, 이와 인접한 게이트 전극(120)과 함께, 메모리 스트링을 형성할 수 있다. 메모리 스트링은, 예를 들어, 복수의 트랜지스터 구조들을 포함할 수 있다. 메모리 스트링은, 예를 들어, 기판(100)에 대해 수직(예를 들어, z 방향)으로 형성될 수 있다. 메모리 스트링은 3차원 메모리 어레이에 포함될 수 있고, 복수개일 수 있다.
이하에서 도 3 내지 도 11을 참조하여 본 발명의 몇몇 실시예들에 따른 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 3은 본 발명의 몇몇 실시예들에 따른 증착 장치를 설명하기 위한 개념적인 블록도이다. 도 4는 도 3의 증착부(deposition unit)의 개념적인 블록도이다. 도 5는 본 발명의 몇몇 실시예들에 따른 증착 장치의 동작 및 증착 장치를 이용한 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 타이밍도이다. 도 6 내지 도 11은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 중간단계 도면들로, 도 2의 A-A' 선을 따라 절단한 단면도이다.
도 3 내지 도 11을 참조하면, 본 발명의 기술적 사상에 따른 증착 장치는, 챔버(1000), 증착부(deposition unit)(1200), UV 어닐링부(Ultraviolet ray annealing unit)(1300) 및 지지부(plate)(1100) 등을 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 필요에 따라 추가적인 구성요소들을 더 포함할 수도 있음은 물론이다.
증착부(deposition unit)(1200), UV 어닐링부(Ultraviolet ray annealing unit)(1300) 및 지지부 (1100)는, 하나의 챔버(1000) 내에 배치될 수 있다.
지지부(1100)는 챔버(1000) 내에 배치되어, 비휘발성 메모리 장치 제조 공정 시 제공되는 기판(100)을 지지할 수 있다.
증착부(1200)는, 비휘발성 메모리 장치 제조 공정 중, 증착 공정을 수행할 수 있다. 증착 공정은, 예를 들어, 기판(100) 상에, 복수의 희생막(121)과 복수의 산화막(110) 등을 교대로 순차적으로 증착시키는 공정일 수 있다. 증착부(1200)는 예를 들어, 유입구(1210), 배출구(1220), 히터(1230), 및 전극(1240) 등을 포함할 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 증착부(1200)는, 증착 공정의 종류에 따라(예를 들어, CVD(chemical vapor deposition), ALD(Atomic Layer Deposition) 등) 다양한 구성요소로 구성될 수 있음은 물론이다.
유입구(1210)는, 반응성 가스를 외부로부터 챔버(1000) 내로 유입시킬 수 있다. 히터(1230)는, 기판(100)을 가열시킬 수 있고, 필요에 따라 히터(1230)는 지지부(1100)에 부착되어 있을 수도 있다. 전극(1240)은, 유입구(1210)로부터 유입된 반응성 가스를, 예를 들어, 플라즈마 상태로 만들 수 있다. 배출구(1220)는, 반응성 가스를 챔버(1000) 밖으로 배출시킬 수 있다.
UV 어닐링부(1300)는, 기판(100) 상에 증착되는 산화막(110)들에 대해 UV 어닐링 공정을 수행할 수 있다.
본 발명의 기술적 사상에 따른 증착 장치는, 증착 공정과 UV 어닐링 공정이 하나의 챔버(1000) 내에서, 인-시츄(in-situ)로 수행될 수 있도록 할 수 있다.
증착부(1200)는, 제1 시간(t1)에, 챔버(1000) 내에 제1 반응성 가스(source gas 1)를 유입시킬 수 있다. 제1 반응성 가스(source gas 1)는, 예를 들어, 질소 가스일 수 있다. 증착부(1200)는, 제2 시간(t2)에, 제1 반응성 가스(source gas 1)를 이용하여, 지지부(1100)에 의해 지지되는 기판(100) 상에 희생막(121)을 챔버(1000) 내에서 인-시츄로 증착시킬 수 있다. 희생막(121)은, 예를 들어, 실리콘 나이트라이드(silicon nitride)를 포함할 수 있다.
몇몇 실시예에서, 증착 공정이 PECVD(Plasma-enhanced chemical vapor deposition)로 수행되는 경우, 증착부(1200)는 제1 반응성 가스(source gas 1)를 플라즈마 상태로 변형시킴으로써, 기판(100) 상에 희생막(121)을 증착시킬 수 있다.
퍼지(purge) 가스는, 예를 들어, 제3 시간(t3)에 유입된 후 배출될 수 있다.
증착부(1200)는, 제4 시간(t4)에, 챔버(1000) 내에 제2 반응성 가스(source gas 2)를 유입시킬 수 있다. 제2 반응성 가스(source gas 2)는, 예를 들어, 산소 가스일 수 있다. 증착부(1200)는, 제5 시간(t5)에, 제2 반응성 가스(source gas 2)를 이용하여, 희생막(121)이 증착된 기판(100) 상에 산화막(110)을 챔버(1000) 내에서 인-시츄로 증착시킬 수 있다. 산화막(110)은, 예를 들어, 실리콘 산화물(silicon oxide)을 포함할 수 있다. 몇몇 실시예에서, 산화막(110)은, 예를 들어, 실리콘 산화물과 저유전 물질을 포함할 수 있음은 전술한 바이다.
몇몇 실시예에서, 증착 공정이 PECVD(Plasma-enhanced chemical vapor deposition)로 수행되는 경우, 증착부(1200)는 제2 반응성 가스(source gas 2)를 플라즈마 상태로 변형시킴으로써, 기판(100) 상에 산화막(110)을 증착시킬 수 있다.
퍼지 가스는, 예를 들어, 제6 시간(t6)에 유입된 후 배출될 수 있다.
UV 어닐링부(1300)는 도 7에서와 같이, 제7 시간(t7)에, 희생막(121)과 산화막(110)이 교대로 적층된 기판(100)에 대해 제1 UV 어닐링 공정(UV annealing 1)을 수행할 수 있다. 구체적으로, UV 어닐링부(1300)는, 산화막(110)에 대해 제1 UV 어닐링 공정(UV annealing 1)을 챔버(1000) 내에서 인-시츄로 수행할 수 있다.
제1 시간(t1)부터 제7 시간(t7)까지의 증착 공정 및 UV 어닐링 공정은, 제1 사이클(1-Cycle)을 구성할 수 있다.
제1 사이클(1-Cycle)이 챔버(1000) 내에서 수행된 후, 제1 사이클(1-Cycle)을 거친 기판(100)에 대해, 제2 사이클(2-Cycle)이 챔버(1000) 내에서 수행될 수 있다. 다시 말해서, 제9 시간(t9)에서의 희생막(121) 증착 공정은, 제1 사이클(1-Cycle)에서 증착된 산화막(110)에 대해 수행될 수 있다. 즉, 도 8에서와 같이, 제9 시간(t9)에서 증착되는 희생막(도 8에서 최상층의 희생막)은, 제5 시간(t5)에서 증착되어 제1 UV 어닐링 공정(UV annealing 1)을 거친 산화막(110) 바로 위에 증착될 수 있다.
제2 UV 어닐링 공정(UV annealing 2)은, 도 9에서와 같이, 제14 시간(t14)에서, 복수의 희생막(121)과 복수의 산화막(110)이 교대로 적층되어 있는 기판(100)에 대해 수행될 수 있다. 구체적으로, 제2 UV 어닐링 공정(UV annealing 2)은, 제12 시간(t12)에 적층된 산화막(110)에 대해 수행될 수 있다.
몇몇 실시예에서, 제1 사이클(1-Cycle)과 제2 사이클(2-Cycle)은 실질적으로 동일할 수 있다. 예를 들어, 제7 시간(t7)에서의 제1 UV 어닐링 공정(UV annealing 1)의 파장 또는 강도는, 제14 시간(t14)에서의 제2 UV 어닐링 공정(UV annealing 2)의 파장 또는 강도와, 실질적으로 동일할 수 있다. 결론적으로, 제1 사이클(1-Cycle)은, 반복적으로 수행될 수 있다.
제1 사이클(1-Cycle)이 반복적으로 수행된 결과, 기판(100) 상에 복수의 희생막(121)과 복수의 산화막(110)이 교대로 적층된 몰드막(도 11)이 형성될 수 있다. 이 때, 각 사이클(예를 들어, 반복되는 제1 사이클(1-Cycle) 각각)에서 UV 어닐링부(1300)에 의해 UV 어닐링 공정이 수행되기 때문에, 기판(100) 상에 적층되어 있는 복수의 산화막(110) 모두에 대해 UV 어닐링 공정이 수행될 수 있다.
몇몇 실시예에서, 제1 사이클(1-Cycle)과 제2 사이클(2-Cycle)은 실질적으로 동일할 수 있다. 그러나, 사이클(예를 들어, 제1 사이클(1-Cycle))이 반복됨에 따라, 각 사이클에서의 UV 어닐링 공정의 UV 파장 또는 강도는 증가하거나, 감소하거나, 증가되었다가 일정 시점에서 다시 감소되거나, 또는 감소되었다가 일정 시점에서 다시 증가될 수 있다.
구체적으로, 도 11에서와 같이 기판(100) 상에 복수의 희생막(121)과 복수의 산화막(110)이 교대로 적층된 몰드막을 형성하기 위해, 제1 사이클(1-Cycle)은 반복되어 수행될 수 있다. 다만, 제1 사이클(1-Cycle)이 두 번째 수행되는 경우(도 5에서 2-Cycle), 첫 번째 수행되었을 때의 UV 어닐링 공정(예를 들어, 제7 시간(t7)에서의 제1 어닐링 공정(UV annealing 1))의 파장 또는 강도는, 두 번째 수행되었을 때의 UV 어닐링 공정(예를 들어, 제14 시간(t14)에서의 제2 어닐링 공정(UV annealing 2))의 파장 또는 강도와 상이할 수 있다.
예를 들어, 사이클이 반복됨에 따라 UV 어닐링 공정의 UV 파장 또는 강도가 증가되는 경우, 제2 UV 어닐링 공정(UV annealing 2)에서의 UV의 파장 또는 강도는, 제1 UV 어닐링 공정(UV annealing 1)에서의 UV의 파장 또는 강도 보다 클 수 있다. 또한, 제2 사이클(2-Cycle)이 수행된 기판(100)에 대해 수행되는 제3 사이클에서의 제3 UV 어닐링 공정의 UV 파장 또는 강도는, 제2 UV 어닐링 공정(UV annealing 2)에서의 UV 파장 또는 강도보다 클 수 있다.
예를 들어, 사이클이 반복됨에 따라 UV 어닐링 공정의 UV 파장 또는 강도가 감소되는 경우, 제1 UV 어닐링 공정(UV annealing 1)에서의 UV의 파장 또는 강도는, 제2 UV 어닐링 공정(UV annealing 2)에서의 UV의 파장 또는 강도 보다 클 수 있다. 또한, 제2 사이클(2-Cycle)이 수행된 기판(100)에 대해 수행되는 제3 사이클에서의 제3 UV 어닐링 공정의 UV 파장 또는 강도는, 제2 UV 어닐링 공정(UV annealing 2)에서의 UV 파장 또는 강도보다 작을 수 있다.
예를 들어, 사이클이 반복됨에 따라 UV 어닐링 공정의 UV 파장 또는 강도가 증가되었다가 일정 시점에서 다시 감소되는 경우, 일정 시점은 사이클이 n회(단, n은 자연수) 반복되어 수행된 시점일 수 있다.
예를 들어, 사이클이 반복됨에 따라 UV 어닐링 공정의 UV 파장 또는 강도가 감소되었다가 일정 시점에서 다시 증가되는 경우, 일정 시점은 사이클이 m회(단, m은 자연수) 반복되어 수행된 시점일 수 있다.
사이클이 반복됨에 따라 각 사이클에서의 UV 어닐링 공정의 UV 파장 또는 강도가 변화한다 하더라도, 각 사이클마다 산화막(110)에 대해 UV 어닐링 부(1300)가 UV 어닐링 공정을 수행하기 때문에, 도 11의 모든 산화막(110)은, UV 어닐링 공정을 거치게 될 수 있다.
도 11의 복수의 산화막(110)의 두께는, 예를 들어, 복수의 희생막(121)의 두께 보다 작을 수 있다. 여기서 두께는, 기판(100)에 대해 수직인 방향, 즉, 두께 방향으로 측정된 값일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 복수의 산화막(110)의 두께는, 복수의 희생막(121)의 두께와 실질적으로 동일하거나, 클 수 있음은 물론이다.
본 발명의 기술적 사상에 따른 증착 장치는, 비휘발성 메모리, 특히 3차원 비휘발성 메모리를 제조하기 위한 증착 장치로써, UV 어닐링을 수행할 수 있는 UV 어닐링부를 포함할 수 있다. 이러한 증착 장치를 이용하는 비휘발성 메모리 장치의 제조 방법은, 기판(100) 상에 복수의 희생막(121) 및 복수의 산화막(110)을 교대로 적층 시, 복수의 산화막(110) 모두에 대한 UV 어닐링 공정을 수행하는 것을 포함할 수 있다.
본 발명의 기술적 사상에 따른 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법은, 기판(100) 상에 희생막(121) 및 산화막(110)을 교대로 적층 시, 산화막(110)에 대한 UV 어닐링 공정을 수행함으로써, 산화막을 개질 할 수 있다. 이는, 누설 전류 특성과 RC 딜레이 특성을 개선시킬 수 있다. 또한, 다른 종류의 어닐링 공정을 산화막에 대해 수행하는 경우와 비교하여, UV 어닐링 공정을 수행하는 경우, 산화막(110)의 두께를 현저히 감소시킬 수 있다. 나아가, 산화막(110)에 대한 UV 어닐링 공정을 수행하는 경우, 증착 공정 중, 증착 시 포함될 수 있는 불순물의 아웃개싱(outgassing)이 원활하게 이루어질 수 있다.
이하에서 도 5, 도 6 내지 도 12를 참조하여 본 발명의 몇몇 실시예들에 따른 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 12는 본 발명의 몇몇 실시예들에 따른 증착 장치의 동작 및 증착 장치를 이용한 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 타이밍도이다.
도 5, 도 6 내지 도 12를 참조하면, 제1 사이클(1-Cycle)은 제1 서브 사이클(1-Sub-Cycle)과 제2 서브 사이클(2-Sub-Cycle)을 포함할 수 있다.
제1 서브 사이클(1-Sub-Cycle)은, 도 5의 제1 사이클(1-Cycle)과 실질적으로 동일할 수 있다. 제2 서브 사이클(2-Sub-Cycle)은, 제1 서브 사이클(1-Sub-Cycle)과 달리, UV 어닐링 공정을 포함하지 않을 수 있다.
구체적으로, 제7 시간(t7)에서 UV 어닐링 공정이 수행된 산화막(110)에 대해 제9 시간(t9)에서 희생막(121)이 증착된 후, 제12 시간(t12)에서 산화막(110)이 더 증착될 수 있다. 이 때, 제2 서브 사이클(2-Sub-Cycle)의 제12 시간(t12)에서 산화막이 증착된 후에는, UV 어닐링 공정이 수행되지 않을 수 있다. 그 후, 제3 서브 사이클에서, 다시 희생막(110)이 증착될 수 있다.
몇몇 실시예에서, 제2 사이클(2-Cycle)은 제1 사이클(1-Cycle)과 실질적으로 동일할 수 있다. 따라서, 도 11의 몰드막을 형성하기 위해, 제1 사이클(1-Cycle)은 반복적으로 수행될 수 있다. 이 때, 각 사이클에서의 UV 어닐링 공정의 UV의 파장 또는 강도는, 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제2 사이클(2-Cycle)은 제1 사이클(1-Cycle)과 실질적으로 동일할 수 있다. 그러나, 사이클(예를 들어, 제1 사이클(1-Cycle))이 반복됨에 따라, 각 사이클에서의 UV 어닐링 공정의 UV 파장 또는 강도는 증가하거나, 감소하거나, 증가되었다가 일정 시점에서 다시 감소되거나, 또는 감소되었다가 일정 시점에서 다시 증가될 수 있다. 이에 대한 사항은 전술하였는바, 생략한다.
이하에서 도 5, 도 6 내지 도 11 및 도 13을 참조하여 본 발명의 몇몇 실시예들에 따른 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 증착 장치의 동작 및 증착 장치를 이용한 비휘발성 메모리 장치의 제조 공정을 설명하기 위한 타이밍도이다.
도 5, 도 6 내지 도 11 및 도 13을 참조하면, 제1 사이클(1-Cycle)은 제1 서브 사이클(1-Sub-Cycle), 제2 서브 사이클(2-Sub-Cycle) 및 제3 서브 사이클(3-Sub-Cycle)을 포함할 수 있다.
제1 서브 사이클(1-Sub-Cycle) 및 제2 서브 사이클(2-Sub-Cycle)은, 도 5의 제1 사이클(1-Cycle)과 실질적으로 동일할 수 있다. 제3 서브 사이클(3-Sub-Cycle)은, 제1 및 제2 서브 사이클(1-Cycle, 2-Cycle)과 달리, UV 어닐링 공정을 포함하지 않을 수 있다.
구체적으로, 한 사이클(예를 들어, 제1 사이클(1-Cycle))에서, 희생막(121)과 산화막(110)이 각각 3개의 층씩 기판(100) 상에 교대로 증착될 수 있다. 이 때, 한 사이클(예를 들어, 제1 사이클(1-Cycle))에서 첫 번째 및 두 번째 산화막(110) 적층 후 UV 어닐링 공정이 수행되나, 세 번째 산화막(110) 적층 후에는, UV 어닐링 공정이 수행되지 않을 수 있다. 이 후, 제2 사이클(2-Cycle)의 제4 서브 사이클(4-Sub-Cycle)이 이어질 수 있다.
몇몇 실시예에서, 제2 사이클(2-Cycle)은 제1 사이클(1-Cycle)과 실질적으로 동일할 수 있다. 따라서, 도 11의 몰드막을 형성하기 위해, 제1 사이클(1-Cycle)은 반복적으로 수행될 수 있다. 이 경우, 하나의 사이클에서 두 번의 UV 어닐링 공정이 수행될 수 있다. 이 때, 각 사이클에서의 UV 어닐링 공정의 UV의 파장 또는 강도는, 실질적으로 동일할 수 있다. 나아가, 각 서브 사이클에서의 UV 어닐링 공정의 UV의 파장 또는 강도는, 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제2 사이클(2-Cycle)은 제1 사이클(1-Cycle)과 실질적으로 동일할 수 있다. 그러나, 사이클(예를 들어, 제1 사이클(1-Cycle))이 반복됨에 따라, 각 사이클에서의 UV 어닐링 공정의 UV 파장 또는 강도는 증가하거나, 감소하거나, 증가되었다가 일정 시점에서 다시 감소되거나, 또는 감소되었다가 일정 시점에서 다시 증가될 수 있다. 나아가, 각 서브 사이클에서의 UV 어닐링 공정의 UV의 파장 또는 강도는, 증가하거나, 감소하거나, 증가되었다가 일정 시점에서 다시 감소되거나, 또는 감소되었다가 일정 시점에서 다시 증가될 수 있다. 이에 대한 사항은 전술하였는바, 생략한다.
이하에서 도 2, 도 11 및 도 14 내지 도 20을 참조하여 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 14 내지 도 19는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 20은 도 19의 TS 영역을 확대한 확대도이다. 도 14 내지 도 19는, 도 2의 A-A' 선을 따라 절단한 단면도일 수 있다.
도 11 및 도 14를 참조하면, 채널 홀(CHH)은, 기판(100) 상에 교대로 적층된 복수의 희생막(121) 및 복수의 산화막(110) 내에 형성될 수 있다. 예를 들어, 채널 홀(CHH)은, 복수의 산화막(110)의 제1 영역(region I) 및 복수의 희생막(121)의 제1 영역(region I)을 식각하여 형성될 수 있다. 복수의 산화막(110)의 제1 영역(region I) 및 복수의 희생막(121)의 제1 영역(region I)은, 서로 같은 위치의 영역일 수 있다. 채널 홀(CHH)은, 예를 들어, 복수개가 서로 이격되어 형성될 수 있다. 채널 홀(CHH)은, 기판(100)을 노출시킬 수 있다.
도면에서, 채널 홀(CHH)의 측벽이 기판(100)에 대해 임의의 기울기를 갖는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 채널 홀(CHH)의 측벽은, 식각 프로파일에 따라 도면에 도시된 바와 다른 기울기를 가질 수 있음은 물론이다.
도 15를 참조하면, 채널 홀(CHH) 내에 채널 패턴(130, 140)이 형성될 수 있다. 표면층(140)은, 채널 홀(CHH) 내에, 채널 홀(CHH)의 프로파일을 따라 컨포말하게 형성될 수 있다. 내부층(130)은, 표면층(140)이 형성되고 남은 채널 홀(CHH)의 부분을 채움으로써 형성될 수 있다.
도 16을 참조하면, 기판(100) 상에 교대로 적층된 복수의 희생막(121) 및 복수의 산화막(110) 내에, 트렌치(T1)가 형성될 수 있다. 예를 들어, 트렌치(T1)는, 복수의 산화막(110)의 제2 영역(region II) 및 복수의 희생막(121)의 제2 영역(region II)을 식각하여 형성될 수 있다. 복수의 산화막(110)의 제2 영역(region II) 및 복수의 희생막(121)의 제2 영역(region II)은, 서로 같은 위치의 영역일 수 있다. 트렌치(T1)는, 채널 패턴(130, 140)과 이격되어 형성될 수 있다. 트렌치(T1)는, 기판(100)을 노출시킬 수 있다.
트렌치(T1)로 인해 노출된 기판(100)의 부분에, 공통 소스 영역(101)이 형성될 수 있다. 공통 소스 영역(101)은, 예를 들어, 도핑 공정을 이용해 형성될 수 있다. 공통 소스 영역(101)은, 기판(100) 내에 형성될 수 있다.
도 17을 참조하면, 트렌치(T1)로 인해 노출된 희생막(121)을 제거하여, 리세스(r1)가 형성될 수 있다. 리세스(r1)는, 몇몇 실시예에서, 표면층(140)의 일부를 노출시킬 수 있다. 리세스(r1)는, 희생막(121)을 선택적으로 제거하여 형성될 수 있다. 리세스(r1)는, 예를 들어, 산화막(110)에 대한 희생막(121)의 식각 선택비가 높은 에천트를 이용한 식각 공정을 통해 형성될 수 있다.
본 발명의 기술적 사상에 따른 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 따르면, 산화막(110)에 대해 UV 어닐링 공정이 수행되기 때문에, 두께가 비교적 얇더라도 단단하여, 희생막(121)이 제거되어도 산화막(110)이 그 형상을 유지할 수 있다.
도 18을 참조하면, 리세스(r1)의 일부를 채우는 절연 패턴(150)이 형성될 수 있다. 절연 패턴(150)는, 기판(100)의 상면 일부와 리세스(r1) 형성 후 남아있던 산화막(110)의 둘레를 따라 형성될 수 있다. 또한, 절연 패턴(150)은, 리세스(r1)의 프로파일을 따라 컨포말하게 형성될 수 있다.
도 19를 참조하면, 게이트 전극(120), 드레인(210) 및 비트 라인(220)이 형성될 수 있다. 게이트 전극(120)은, 절연 패턴(150)이 형성되고 남은 리세스(r1)의 나머지 일부를 채우도록 형성될 수 있다. 드레인(210)은, 채널 패턴(130, 140) 상에 형성될 수 있다. 비트 라인(220)은, 드레인(210) 상에, x 방향을 따라 연장되도록 형성될 수 있다.
도 19에서, 게이트 전극(120)의 두께방향으로의 두께와, 산화막(110)의 두께방향으로의 두께가 실질적으로 동일한 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(120)의 두께방향으로의 두께는, 산화막(110)의 두께방향으로의 두께와 서로 다를 수 있음은 물론이다.
도 20을 참조하면, 절연 패턴(150)은 복수의 막을 포함할 수 있다. 예를 들어, 절연 패턴(150)은, 터널링 절연막(151), 전하 저장 막(152) 및 블로킹 절연막(153)을 포함할 수 있다.
터널링 절연막(151)은 표면층(140)과 전하 저장 막(152) 사이에서 전하가 통과되는 부분일 수 있다. 터널링 절연막(151)은, 예를 들어, 실리콘 산화막 또는 실리콘 질화막 일 수 있으며, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.
전하 저장 막(152)은 블로킹 절연막(153)과 터널링 절연막(151) 사이에 배치될 수 있다. 전하 저장 막(152)은 터널링 절연막(151)을 통과한 전하가 저장되는 부분일 수 있다.
전하 저장 막(152)은, 예를 들어, 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
블로킹 절연막(153)은, 전하 저장 막(152)에 포획된 전하가 게이트 전극(120)으로 방출되는 것을 방지할 수 있다. 또한, 블로킹 절연막(153)은, 게이트 전극(120)의 전하가 전하 저장 막(152)에 포획되는 것을 방지할 수 있다.
블로킹 절연막(153)은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다.
도면에서, 절연 패턴(150)이 지그 재그 형상으로 형성되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 터널링 절연막(151), 전하 저장 막(152) 및 블로킹 절연막(153) 모두는, 산화막(110) 및 게이트 전극(120)과 표면층(140) 사이에 형성될 수 있다. 이 경우, 터널링 절연막(151), 전하 저장 막(152) 및 블로킹 절연막(153) 모두는, 채널 홀(CHH) 내에, 채널 홀(CHH)의 측벽을 따라 형성될 수 있다. 그 후, 터널링 절연막(151), 전하 저장 막(152) 및 블로킹 절연막(153)이 형성된 채널 홀(CHH) 내에, 표면층(140)이 형성될 수 있다. 이 때, 표면층(140)은, 남은 채널 홀(CHH)의 일부를 채울 수 있다. 표면층(140)이 형성된 후 남은 채널 홀(CHH)의 공간은, 내부층(130)에 의해 채워질 수 있다.
몇몇 실시예에서, 터널링 절연막(151), 전하 저장 막(152) 및 블로킹 절연막(153) 중 일부는 지그 재그 형상으로 게이트 전극(120)과 산화막(110) 사이 및 게이트 전극(120)과 채널 패턴(130, 140) 사이에 형성되고, 나머지 일부는 채널 홀(CHH) 내에 채널 홀(CHH) 측벽을 따라 형성될 수 있다.
어느 경우라도, 전하 저장 막(152)은, 채널 패턴(130, 140)과 인접하게 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000: 챔버 1100: 지지부
1200: 증착부 1300: UV 어닐링부

Claims (10)

  1. 챔버;
    상기 챔버 내에 배치되어 기판을 지지하는 지지부;
    상기 기판 상에 제1 희생막, 제1 산화막, 제2 희생막, 및 제2 산화막을 순차적으로 증착시키는 증착 공정을 수행하는 증착부(deposition unit); 및
    상기 제1 산화막이 증착된 후, 상기 제1 산화막에 대해 제1 UV 어닐링(Ultraviolet Ray annealing) 공정을 수행하고, 상기 제2 산화막이 증착된 후, 상기 제2 산화막에 대해 상기 제1 UV 어닐링 공정과 다른 제2 UV 어닐링 공정을 수행하는 UV 어닐링부(annealing unit)를 포함하되,
    상기 증착 공정과 상기 제1 및 제2 UV 어닐링 공정은 상기 챔버 내에서 인-시츄(in-situ)로 수행되는 증착 장치.
  2. 제 1항에 있어서,
    상기 증착부가 수행하는 상기 증착 공정은,
    상기 제1 산화막 증착 후 상기 제2 희생막 증착 전에, 상기 제1 산화막 상에 제3 희생막 및 제3 산화막을 순차적으로 증착시키는 것과
    상기 제2 산화막 증착 후에, 상기 제2 산화막 상에 제4 희생막 및 제4 산화막을 순차적으로 증착시키는 것을 더 포함하는 증착 장치.
  3. 제 2항에 있어서,
    상기 UV 어닐링부는,
    상기 제3 산화막이 증착된 후, 상기 제3 산화막에 대해 제3 UV 어닐링 공정을 수행하고,
    상기 제4 산화막이 증착된 후, 상기 제4 산화막에 대해 제4 UV 어닐링 공정을 수행하고,
    상기 제3 및 제4 UV 어닐링 공정은 상기 챔버 내에서 인-시츄로 수행되는 증착 장치.
  4. 제 2항에 있어서,
    상기 제1 내지 제4 UV 어닐링 공정 각각의 UV 파장은 서로 다른 증착 장치.
  5. 제 2항에 있어서,
    상기 제1 내지 제4 UV 어닐링 공정 각각의 UV 강도는 서로 다른 증착 장치.
  6. 제 1항에 있어서,
    상기 증착부가 수행하는 상기 증착 공정은, 상기 제2 산화막 증착 후에, 상기 제2 산화막 상에 제3 희생막, 제3 산화막, 제4 희생막, 제4 산화막, 제5 희생막, 제5 산화막, 제6 희생막 및 제6 산화막을 순차적으로 증착시키는 것을 더 포함하고,
    상기 UV 어닐링부는,
    상기 제4 산화막이 증착된 후, 상기 제4 산화막에 대해 제3 UV 어닐링 공정을 수행하고,
    상기 제5 산화막이 증착된 후, 상기 제5 산화막에 대해 제4 UV 어닐링 공정을 수행하고,
    상기 제3 및 제4 UV 어닐링 공정은 상기 챔버 내에서 인-시츄로 수행되는 증착 장치.
  7. 제 6항에 있어서,
    상기 제1 내지 제4 UV 어닐링 공정 각각의 UV 파장은 서로 다른 증착 장치.
  8. 제 6항에 있어서,
    상기 제1 내지 제4 UV 어닐링 공정 각각의 UV 강도는 서로 다른 증착 장치.
  9. 기판 상에 제1 희생막을 형성하고,
    상기 제1 희생막 상에 제1 산화막을 형성하고,
    상기 제1 산화막에 대해 제1 UV 어닐링을 수행하고,
    상기 제1 산화막 상에 제2 희생막을 형성하고,
    상기 제2 희생막 상에 제2 산화막을 형성하고,
    상기 제2 산화막에 대해 상기 제1 UV 어닐링과 다른 제2 UV 어닐링을 수행하고,
    상기 제1 및 제2 산화막의 제1 영역과 상기 제1 및 제2 희생막의 제1 영역을 식각하여 상기 기판을 노출시키는 채널 홀을 형성하고,
    상기 채널 홀 내에 채널 패턴을 형성하고,
    상기 채널 패턴과 인접한 전하 저장 막(charge trap layer)을 형성하고,
    상기 제1 및 제2 산화막의 제2 영역과 상기 제1 및 제2 희생막의 제2 영역을 식각하여 상기 채널 패턴과 이격되고 상기 기판을 노출시키는 트렌치를 형성하고,
    상기 트렌치에 의해 노출되는 상기 제1 및 제2 희생막을 제거하여 게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 및 제2 희생막을 형성하는 것과, 상기 제1 및 제2 산화막을 형성하는 것과, 상기 제1 및 제2 UV 어닐링을 수행하는 것은, 하나의 챔버 내에서 인-시츄(in-situ)로 수행되는 비휘발성 메모리 장치의 제조 방법.
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