JP2022504854A - ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法 - Google Patents
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Abstract
ジグザグスリット構造を有する３Ｄメモリデバイスおよびそれを形成するための方法が、開示される。３Ｄメモリデバイス（１００、２００、３００）は、基板（３０２、５０２）と、基板（３０２、５０２）の上方の、交互に配置された導電層（３０６、５３６）および誘電体層（３０８、５０８）を含むメモリスタック（３１０、５３８）と、メモリスタック（３１０、５３８）を貫通して垂直にそれぞれ延びるＮＡＮＤメモリストリングのアレイ（１０２、３０４、４０４、５１８）と、ＮＡＮＤメモリストリングのアレイ（１０２、３０４、４０４、５１８）を複数のメモリ領域に横方向に分割する複数のスリット構造（３２４、４０２、５４６）とを含む。複数のスリット構造（３２４、４０２、５４６）のそれぞれは、メモリスタック（３１０、５３８）を貫通して垂直に延び、平面視において第１のジグザグパターンで横方向に延びる。
Description
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小されてきている。しかし、メモリセルの最小寸法（feature size）が下限に近づくにつれて、プレーナプロセスおよび製造技術は、困難でコストがかかってくるようになってきている。その結果、プレーナ型メモリセルのメモリ密度は、上限に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセル内の密度の制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
ジグザグスリット構造を有する３Ｄメモリデバイスおよびそれを形成するための方法の実施形態が、本明細書に開示される。
一例では、３Ｄメモリデバイスは、基板と、基板の上方の、交互に配置された導電層および誘電体層を含むメモリスタックと、メモリスタックを貫通して垂直にそれぞれが延びるメモリストリングのアレイと、メモリストリングのアレイを複数のメモリ領域に横方向に分割する複数のスリット構造とを含む。複数のスリット構造のそれぞれは、メモリスタックを貫通して垂直に延び、平面視において第１のジグザグパターンで横方向に延びる。
別の例では、３Ｄメモリデバイスを形成する方法が、開示される。交互に配置された犠牲層および誘電体層を含む誘電体スタックが、基板の上方に形成される。複数のチャネル穴および複数のコンタクト穴が、誘電体スタックを貫通して形成される。複数のコンタクト穴は、平面視においてジグザグパターンで形成される。チャネル構造が、チャネル穴のそれぞれ内に形成される。交互に配置された導電層および誘電体層を含むメモリスタックは、コンタクト穴を通して、誘電体スタック内の犠牲層を導電層で置き換えることによって形成される。コンタクト穴のそれぞれの側壁に当接する複数のくぼみが形成され、それにより、コンタクト穴は、横方向に接合されてスリット開口部を形成する。スペーサが、メモリスタックの導電層を電気的に分離するためにスリット開口部の側壁に沿って形成される。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が、開示される。交互に配置された犠牲層および誘電体層が、基板の上方に交互に堆積される。交互に配置された犠牲層および誘電体層は、貫通するようにエッチングされて、複数のチャネル穴および平面視においてジグザグパターンの複数のコンタクト穴を形成する。コンタクト穴の上部は、横方向に接合される。シーリング層が、コンタクト穴のそれぞれ内に堆積される。シーリング層は、チャネル穴のそれぞれ内にチャネル構造を堆積した後、コンタクト穴のそれぞれ内でエッチングされて除去される。犠牲層は、コンタクト穴を通して複数の導電層で置き換えられる。コンタクト穴のそれぞれの側壁に当接する導電層の部分は、コンタクト穴の下部が横方向に接合されるようにエッチングされる。スペーサが、コンタクト穴のそれぞれの側壁に沿って堆積される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と一緒になって、本開示の原理を説明し、当業者が本開示を作成し、使用できるようにする役割を果たす。
例示的な３Ｄメモリデバイスの平面図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス内のジグザグパターンのコンタクト穴およびのチャネル穴のスキームを示す図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス内のジグザグパターンのコンタクト穴およびのチャネル穴のスキームを示す図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面図である。
本開示のいくつかの実施形態による、ジグザグスリット構造を有する例示的な３Ｄメモリデバイスの平面図である。
本開示のいくつかの実施形態による、ジグザグスリット構造を有する例示的な３Ｄメモリデバイスの平面図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。
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本開示のいくつかの実施形態による、ゲート置換後の例示的な３Ｄメモリデバイスの平面図である。
本開示のいくつかの実施形態による、スリット構造形成後の例示的な３Ｄメモリデバイスの平面図である。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための別の例示的な方法のフローチャートである。
本開示の実施形態を添付の図面を参照して説明する。
特有の構成および配置について論じているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、説明する実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が、必ずしもその特定の特徴、構造、または特性を含んでいなくてもよいことを示すことが、留意される。さらに、そのような言い回しは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような機能、構造、または特性を実行することは、当業者の知識の範囲内である。
通常、用語は、少なくとも部分的には文脈内での使用から理解され得る。例えば、本明細書で使用する「１つまたは複数」という用語は、少なくとも部分的には文脈に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用されてよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つ（ａ）」、「１つ（ａｎ）」、または「その（ｔｈｅ）」などの用語はここでも、少なくとも部分的には文脈に応じて、単一の用法を伝えるか、または複数の用法を伝えると理解され得る。さらに、「に基づく」という用語は、排他的な要素のセットを伝えることを必ずしも意図しないと理解されてよく、その代わりに、ここでも少なくとも部分的には文脈に応じて、必ずしも明示的に説明していない追加の要素の存在を可能にすることができる。
本開示における「上」、「上方」、および「覆って」の意味は、「の上」が何かの「直接上にある」ことを意味するだけでなく、間に中間特徴または層を有して何かの上にあるという意味も含み、「上方」または「覆って」は、何かの「上方」または何かを「覆って」の意味だけでなく、間に中間特徴または層を有さずに（すなわち何かの上に直接に）何かの上方にあるまたは何かを覆うことを意味するように広範に解釈されるべきであることが容易に理解されるはずである。
さらに、「下」、「下方」、「下側」、「上方」、「上側」などのような空間的に相対的な用語は、説明を容易にするために、１つの要素または特徴と別の要素（複数可）または特徴（複数可）との関係を図に示すように説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられ（９０度または他の方向に回転され）てもよく、本明細書で使用する空間的に相対的な記述子も同様に、それに応じて解釈されてもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層が付加される材料を指す。基板自体をパターン化することができる。基板の上部に付加された材料をパターン化することもでき、またはパターン化せずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体を覆って延びることができ、または下にあるか若しくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さ未満である厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある水平面の任意の対間に位置することができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延びることができる。基板は、層であることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、上方、および／またはその下方に１つまたは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、（相互接続線および／またはビアコンタクトが内部に形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「公称／名目上」という用語は、製品またはプロセスの設計段階中に設定される構成要素またはプロセス動作の特性またはパラメータの所望の値または目標値を、その所望の値より上および／または下の値の範囲を伴って指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、その値の±１０％、±２０％、または±３０％）内で変動する所与の量の値を示すことができる。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に向けられたストリング（本明細書では、ＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）が、メモリストリングが基板に対して垂直方向に延びるように、横方向に向けられた基板上に存在する、半導体デバイスを指す。本明細書で使用する場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどの一部の３Ｄメモリデバイスでは、ゲートラインスリット（ＧＬＳ）およびトップセレクトゲート（ＴＳＧ）カットなどの、比較的大きな寸法を有する一部の構造は、同じ方向に沿って延びており、それによって異なる方向でウェーハの平坦度の不均衡な変動（ウエーハの撓みおよび反りなど）を引き起こし得る。メモリスタックのレベルが上昇すると、ウェーハの平坦度の不均衡変動の問題が、より深刻になる。さらに、既存の３Ｄ ＮＡＮＤメモリデバイス内のＧＬＳおよびＴＳＧカットはすべて、平面視において平行な直線のパターンを有しているため、ゲート置換プロセス中にゲートライン材料（例えば、タングステン）を堆積する距離は比較的長くなり、それによって製造プロセスをより困難にする。
例えば、図１は、例示的な３Ｄメモリデバイス１００の平面図を示す。３Ｄメモリデバイス１００は、ＮＡＮＤメモリストリング１０２のアレイと、ＮＡＮＤメモリストリング１０２のアレイを種々のメモリ領域（メモリブロック）に分割する複数の平行なＧＬＳ１０４とを含む。３Ｄメモリデバイス１００はまた、種々の領域内のＮＡＮＤメモリストリング１０２のＴＳＧ間の電気的接続を分離する複数の平行なＴＳＧカット１０６を含む。図１に示すように、各ＧＬＳ１０４およびＴＳＧカット１０６は、（ウェーハ平面に平行な）平面視において直線パターンでワードライン方向に沿って横方向に延びる。ウェーハ平面における２つの直交する方向を示すために、ｘ軸およびｙ軸が図１に含まれていることに留意されたい。ｘ方向はワードライン方向であり、ｙ方向はビットライン方向である。３Ｄメモリデバイス１００はまた、各メモリブロックを複数のメモリフィンガーに横方向に分離する「Ｈ」カット１０８も含む。
ＧＬＳ１０４およびＴＳＧカット１０６のエッチングの結果、ｘ方向に多数の平行なトレンチをもたらす可能性があり、それによってｘ方向のウェーハの撓みおよび／または反りの大きな変化を引き起こす可能性があるが、ｙ方向には引き起こさない。さらに、ゲート置換プロセス中、ＮＡＮＤメモリストリング１０２のゲートラインを形成するための導電性材料は、各ＧＬＳ１０４と隣接するＴＳＧカット１０６との間を比較的長い距離で移動する必要があり、これは、高品質の堆積には困難となり得る。
本開示による様々な実施形態は、チャネル穴およびスリット開口部のエッチングの組み合わせに適した改良されたスリット構造スキームを提供する。スリット構造（例えば、ＧＬＳ）のジグザグパターンは、複数の平行なスリット構造のピッチを犠牲にすることなく、種々の方向のウェーハの撓みおよび／または反りのバイアス、およびゲートライン堆積のプロセスの複雑性を低減することができる。製造の観点から、スリット構造のジグザグパターンにより、チャネル穴およびスリット開口部を、ローディング効果に対して内側チャネル穴および外側チャネル穴の均一性を維持しながら、同じ製造ステップで同時にエッチングすることが可能になる。いくつかの実施形態では、各スリット開口部は、チャネル穴およびスリット開口部を同時にエッチングするときに負荷のバランスをとるために、ジグザグパターンに配置された複数のコンタクト穴を接合することによって形成される。いくつかの実施形態では、スリット開口部をエッチングするときにジグザグパターンの１つまたは複数のコンタクト穴をスキップすることによって、Ｈカットも容易に形成することができる。
図２Ａ～図２Ｂは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２００内のジグザグパターンのコンタクト穴２０２およびチャネル穴２０４のスキームを示す。図２Ａは、（ウェーハ平面に平行な）平面視におけるチャネル穴２０４およびコンタクト穴２０２Ａおよび２０２Ｂ（集合的に２０２）の配置を示している。この配置は、チャネル穴２０４およびコンタクト穴２０２を同時にパターン化し、エッチングするために、フォトリソグラフィマスクおよび／またはエッチングマスク（例えば、フォトレジストマスクまたはハードマスク）に適用され得る。３Ｄメモリデバイス２００が３Ｄ ＮＡＮＤフラッシュメモリデバイスであるいくつかの実施形態では、ＮＡＮＤメモリストリングをチャネル穴２０４の場所に形成することができ、スリット構造（例えば、ＧＬＳまたはアレイ共通ソース（ＡＣＳ）コンタクト）をコンタクト穴２０２のジグザグパターンで形成することができる。
図２Ａおよび図２Ｂの拡大図に示すように、各チャネル穴２０４は、平面視において名目上円形形状を有することができる。いくつかの実施形態では、各チャネル穴２０４の直径は、名目上同じである。コンタクト穴２０２は、チャネル穴２０４をメモリブロックなどの複数のメモリ領域に分割する複数のジグザグパターンで配置され得る。いくつかの実施形態では、コンタクト穴２０２は、同じピッチで離間された平行なジグザグパターンで配置される。各ジグザグパターンは対称的であることができ、それぞれが同じ角度の複数の折り返しを含むことができる。例えば、その角度は、６０°であることができる。ｘおよびｙ方向におけるウェーハの撓みおよび／または反りのバイアスを低減するために、いくつかの実施形態では、各ジグザグパターンは、ｘ方向またはｙ方向に沿って延びる部分を有さない。すなわち、いくつかの実施形態によれば、各ジグザグパターンは、ワードライン方向またはビットライン方向に沿っていない。したがって、各ジグザグパターンの折り返し角度は、０°から１８０°の間（包括的ではない）であることができる。図２Ａに示すように、３Ｄメモリデバイス２００は、ＴＳＧカットを形成するために平行なジグザグパターンに配置された複数のカット穴２０６をさらに含むことができる。ＴＳＧカットのためのカット穴２０６の特有の配置は、スリット構造のためのコンタクト穴２０２の配置と同じであることができ、したがって、繰り返されない。いくつかの実施形態では、カット穴２０６のジグザグパターンは、コンタクト穴２０２のジグザグパターンに平行である。
図２Ｂの拡大図に示すように、ジグザグパターン内の場所（例えば、ジグザグパターンの折り返しにあるかどうか）に応じて、コンタクト穴２０２は、名目上円形形状（折り返しにあるコンタクト穴２０２Ａ）、または名目上楕円形形状（折り返しにないコンタクト穴２０２Ｂ）を有することができる。いくつかの実施形態では、ジグザグパターンの折り返しにあるコンタクト穴２０２Ａの限界寸法は、ジグザグパターンの折り返しにないコンタクト穴２０２Ｂの限界寸法よりも大きい。いくつかの実施形態では、コンタクト穴２０２Ａの限界寸法は、チャネル穴２０４の限界寸法よりも大きい。いくつかの実施形態によれば、コンタクト穴２０２Ｂは、平面視において名目上楕円形形状を有し、それらの主軸はジグザグパターンに沿って整列されている。いくつかの実施形態によれば、隣接するコンタクト穴２０２間の距離は、エッチング後、隣接するコンタクト穴２０２が横方向に拡大されて互いに接合されてジグザグパターンの連続スリット開口部を形成することを確実にするのに十分な小ささである。
図３は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス３００の断面を示す。３Ｄメモリデバイス３００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはその他の適切な材料を含むことができる基板３０２を含むことができる。いくつかの実施形態では、基板３０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄化された、薄化された基板（例えば、半導体層）である。
３Ｄメモリデバイス３００は、基板３０２の上方にメモリアレイデバイスを含むことができる。３Ｄメモリデバイス３００内の構成要素の空間的関係をさらに説明するために、ｘ軸／ｙ軸およびｚ軸が図３に含まれていることが留意される。基板３０２は、ｘ－ｙ平面内で横方向に延びる２つの横方向面、すなわち３Ｄメモリデバイス３００を形成することができるウェーハの前側の上面と、ウェーハの前側の反対側の裏側の底面とを含む。ｚ軸は、ｘ軸とｙ軸の両方に垂直である。本明細書で使用する場合、１つの構成要素（例えば、層またはデバイス）が、半導体デバイス（例えば、３Ｄメモリデバイス３００）の別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」であるかどうかは、基板が半導体デバイスのｚ方向における最低平面内に配置されたときに、半導体デバイスの基板（例えば、基板３０２）に対してｚ方向（ｘ－ｙ平面に垂直な垂直方向）に決定される。空間的関係を説明するための同じ概念が、本開示全体を通じて適用される。
３Ｄメモリデバイス３００は、モノリシック３Ｄメモリデバイスの一部であることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理およびメモリアレイデバイス処理の畳み込みにより、製造には追加の制限がある。例えば、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）の製造は、同じ基板上に形成された、または形成される予定の周辺デバイスに関連する熱収支によって制約される。
あるいは、３Ｄメモリデバイス３００は、非モノリシック３Ｄメモリデバイスの一部であることができ、その内部では、構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）を異なる基板上に別々に形成し、次いで、例えば、面同士を合わせて接合させることができる。いくつかの実施形態では、メモリアレイデバイス基板（例えば、基板３０２）は、接合された非モノリシック３Ｄメモリデバイスの基板のまま残っており、（例えば、図示しないが、ページバッファ、デコーダ、およびラッチなどの、３Ｄメモリデバイス３００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含む）周辺デバイスは、ハイブリッド接合のために反転され、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）に向かって下向きになる。いくつかの実施形態では、メモリアレイデバイス基板（例えば、基板３０２）は、ハイブリッド接合のために反転され、周辺デバイス（図示せず）に向かって下向きになり、それにより、接合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスは周辺デバイスの上方にあることが、理解される。メモリアレイデバイス基板（例えば、基板３０２）は、（接合された非モノリシック３Ｄメモリデバイスの基板ではない）薄化された基板であることができ、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ）相互接続を、薄化されたメモリアレイデバイス基板の裏側に形成することができる。
いくつかの実施形態では、３Ｄメモリデバイス３００は、メモリセルが、基板３０２の上方に垂直にそれぞれが延びるＮＡＮＤメモリストリング３０４のアレイの形態で設けられる、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、（本明細書では「導体／誘電体層対」と呼ばれる）導電層３０６および誘電体層３０８をそれぞれが含む複数の対を貫通して延びるＮＡＮＤメモリストリング３０４を含むことができる。積み重ねられた導体／誘電体層の対は、本明細書では「メモリスタック」３１０とも呼ばれる。いくつかの実施形態では、絶縁層（図示せず）が、基板３０２とメモリスタック３１０との間に形成される。メモリスタック３１０内の導体／誘電体層の対の数（例えば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス３００内のメモリセルの数を決定する。メモリスタック３１０は、交互に配置された導電層３０６および誘電体層３０８を含むことができる。横方向に少なくとも片側で、メモリスタック３１０は、階段構造（図示せず）を含むことができる。メモリスタック３１０内の導電層３０６および誘電体層３０８は、垂直方向に交互であることができる。導電層３０６は、それだけに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。誘電体層３０８は、それだけに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。
図３に示すように、ＮＡＮＤメモリストリング３０４は、メモリスタック３１０を貫通して垂直に延びるチャネル構造３１２を含むことができる。チャネル構造３１２は、半導体材料（例えば、半導体チャネル３１４として）および誘電体材料（例えば、メモリフィルム３１６として）で充填されたチャネル穴を含むことができる。いくつかの実施形態では、半導体チャネル３１４は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム３１６は、トンネリング層、（「電荷トラップ層」としても知られる）蓄積層、およびブロッキング層を含む複合層である。チャネル構造３１２のチャネル穴の残りのスペースは、酸化ケイ素などの誘電体材料を含むキャッピング層３１８で部分的または完全に充填され得る。チャネル構造３１２は、円筒形形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、キャッピング層３１８、半導体チャネル３１４、トンネリング層、蓄積層、およびブロッキング層は、この順序で、柱の中心から外面に向かって径方向に配置される。トンネリング層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。蓄積層は、窒化ケイ素、酸窒化ケイ素、ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。１つの例では、メモリフィルム３１６は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態では、メモリスタック３１０内の導電層３０６は、ＮＡＮＤメモリストリング３０４内のメモリセルのゲート導体／ゲートラインとして機能する。導電層３０６は、複数のＮＡＮＤメモリセルの複数の制御ゲートを含むことができ、（例えば、メモリスタック３１０の階段構造内で）メモリスタック３１０の縁部で終わるワードラインとして横方向に延びることができる。いくつかの実施形態では、ワードラインは、ｙ方向とｚ方向の両方に垂直なｘ方向（図２Ａに示す）に延びる。ビット線は、ｘ方向とｚ方向の両方に垂直なｙ方向（図２Ｂに示す）に延びる。いくつかの実施形態では、ＮＡＮＤメモリストリング３０４内のメモリセルトランジスタは、タングステンから作製されたゲート導体（例えば、チャネル構造３１２に当接する導電層３０６の部分）と、チタン／窒化チタン（Ｔｉ／ＴｉＮ）またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）と、高ｋ誘電体材料から作製されたゲート誘電体層（図示せず）と、チャネル構造３１２とを含む。
いくつかの実施形態では、ＮＡＮＤメモリストリング３０４は、ＮＡＮＤメモリストリング３０４の下部（例えば、下端）内に半導体プラグ３２０をさらに含む。本明細書で使用する場合、基板３０２が３Ｄメモリデバイス３００の最低平面内に配置されたとき、構成要素（例えば、ＮＡＮＤメモリストリング３０４）の「上端」は、ｚ方向に基板３０２から遠く離れた端部であり、構成要素（例えば、ＮＡＮＤメモリストリング３０４）の「下端」は、ｚ方向に基板３０２に近い方の端部である。半導体プラグ３２０は、基板３０２から任意の適切な方向にエピタキシャル成長させたシリコンなどの半導体材料を含むことができる。いくつかの実施形態では、半導体プラグ３２０は、基板３０２と同じ材料である単結晶シリコンを含むことが理解される。換言すれば、半導体プラグ３２０は、基板３０２の材料と同じであるエピタキシャル成長させた半導体層を含むことができる。いくつかの実施形態では、半導体プラグ３２０の一部は、基板３０２の上面の上方にあり、半導体チャネル３１４と接触している。半導体プラグ３２０は、ＮＡＮＤメモリストリング３０４のソース選択ゲートによって制御されるチャネルとして機能することができる。
いくつかの実施形態では、ＮＡＮＤメモリストリング３０４は、ＮＡＮＤメモリストリング３０４の上部（例えば、上端）にチャネルプラグ３２２をさらに含む。チャネルプラグ３２２は、半導体チャネル３１４の上端と接触することができる。チャネルプラグ３２２は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含むことができる。いくつかの実施形態では、チャネルプラグ３２２は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体層としてのタングステンで充填された開口部を含む。３Ｄメモリデバイス３００の製造中にチャネル構造３１２の上端を覆うことにより、チャネルプラグ３２２は、酸化ケイ素および窒化ケイ素などの、チャネル構造３１２に埋められた誘電体のエッチングを防止するためのエッチング停止層として機能することができる。いくつかの実施形態では、チャネルプラグ３２２は、ＮＡＮＤメモリストリング３０４のドレインとしても機能する。
いくつかの実施形態では、３Ｄメモリデバイス３００は、スリット構造３２４をさらに含む。各スリット構造３２４は、メモリスタック３１０を貫通して垂直に延びることができる。いくつかの実施形態では、スリット構造３２４は、スリットコンタクト３２６として導電性材料で充填されたスリット開口部（例えば、トレンチ）を含む。スリット構造３２４は、メモリスタック３１０内の周囲の導電層３０６を電気的に分離するために、スリットコンタクト３２６とメモリスタック３１０との間に任意の適切な誘電体材料（例えば、酸化ケイ素）で作製されたスペーサ３２８をさらに含むことができる。結果として、スリット構造３２４は、３Ｄメモリデバイス３００をメモリブロックなどの複数のメモリ領域に横方向に分離することができる。いくつかの実施形態では、スリット構造３２４は、同じＡＣＳを共有する同じメモリ領域（例えば、メモリブロック）内のＮＡＮＤメモリストリング３０４のソースコンタクトとして機能する。したがって、スリット構造３２４は、複数のＮＡＮＤメモリストリング３０４のＡＣＳコンタクトと呼ぶことができる。いくつかの実施形態では、基板３０２は、ドープされた領域（図示せず）を含み、スリット構造３２４の下端は、基板３０２のドープされた領域と接触している。したがって、スリット構造３２４のスリットコンタクト３２６は、ＮＡＮＤメモリストリング３０４のチャネル構造３１２に電気的に接続することができる。
以下に詳細に説明するように、スリット開口部を形成するためのエッチングプロセス（例えば、深掘り反応性イオンエッチング（ＤＲＩＥ））の制限により、特にメモリスタック３１０のレベルが増大し続ける場合、スリット開口部の側壁プロファイルは、図３に示すように真っ直ぐではなく、傾いている。いくつかの実施形態では、スリット開口部（およびスリット構造３２４）の横方向の寸法は、上部から下部に向かって減少する。すなわち、スリット構造３２４のその上部における横方向寸法は、その下部における横方向の寸法よりも大きくなり得る。
図４Ａ～４Ｂは、本開示のいくつかの実施形態による、ジグザグスリット構造４０２を有する例示的な３Ｄメモリデバイスの平面図を示す。３Ｄメモリデバイスの例は、図３の３Ｄメモリデバイス３００を含むことができる。３Ｄメモリデバイスは、図２Ａに関して上記で説明したチャネル穴およびコンタクト穴のスキームを実施することによって形成され得る。図４Ａおよび図４Ｂは、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス３００）の（その導電層の１つを通る）メモリスタックおよびその内部の構造の上部および下部それぞれの断面（ｘ－ｙ平面内）を示す。
図４Ａに示すように、スリット構造４０２は、いくつかの実施形態によれば、ＮＡＮＤメモリストリング４０４のアレイを、メモリブロックなどの複数のメモリ領域に横方向に分割する。各スリット構造４０２は、Ｔｉ／ＴｉＮまたはＴａ／ＴａＮ接着層およびタングステン導体層などの導電性材料で作製された連続するスリットコンタクト４０６を含むことができる。スリット構造４０２はまた、スリットコンタクト４０６を取り囲むその縁部に連続するスペーサ４０８を含むこともでき、それによってスリットコンタクト４０６を、平面視において（例えば、導体プレートとして）領域のほとんどを埋める導電層（例えば、ゲートライン）から電気的に絶縁する。いくつかの実施形態では、スペーサ４０８は、酸化ケイ素などの誘電体材料を含み、導電層（例えば、ゲートライン）を種々のメモリ領域に横方向に分離する。いくつかの実施形態では、スリットコンタクト４０６およびスペーサ４０８は、スリット構造４０２のスリット開口部を埋め、このスリット開口部は、図２Ａ～図２Ｂのコンタクト穴２０２に関して上記で説明したようにジグザグパターンに配置された複数のコンタクト穴を横方向に接合することによって形成される。
図４Ａに示すように、スリット構造４０２は、平面視においてジグザグパターンで横方向（ｘ－ｙ平面内）に延びる。複数のスリット構造４０２は、同じピッチで離間させることができる。ジグザグパターンは対称的であることができ、それぞれが６０°などの同じ角度で複数の折り返しを含むことができる。図４Ａに示すようないくつかの実施形態によれば、スリット構造４０２のスリット開口部は、エッチング後に、平面視において名目上円形または楕円形の形状をそれぞれが有する一連のコンタクト穴を横方向に接合することによって形成されるため、ジグザグパターン（およびスリット構造４０２）の縁部は、波状である。上記で説明したように、エッチングプロセスの制限により、図２Ａに示すスキームに基づいてコンタクト穴をエッチングする場合、各コンタクト穴の上部は、拡大される（例えば、マスク上のコンタクト穴パターンと比較して横方向の寸法は増大する）。その結果、ジグザグパターンに隣接するコンタクト穴の上部が接合されて、ジグザグパターンの連続するスリット開口部を形成する。
いくつかの実施形態では、スリット構造４０２の１つまたは複数は、ジグザグパターンから１つまたは複数のコンタクト穴を除去することによって、Ｈカット４１０になることができる。欠損するコンタクト穴は、折り返しにあることができ、および／または結果として生じるＨカット４１０がメモリスタックの導電層（例えば、ゲートライン）を完全に分離しない限り、折り返しになくてもよい。Ｈカット４１０は、同じメモリブロック内のＮＡＮＤメモリストリング４０４をさらに複数のメモリフィンガーに分割することができる。Ｈカット４１０では、コンタクト穴の少なくとも２つが横方向に分離されることを除いて、コンタクト穴のほとんどは横方向に接合される。いくつかの実施形態では、３Ｄメモリデバイスは、それぞれがジグザグパターンで横方向に延びる複数のＴＳＧカット４１２もさらに含む。ＴＳＧカット４１２は、名目上、スリット構造４０２に平行であり得る。メモリスタック全体を垂直に延びて（例えば、図３に示す）導電層を電気的に分離するスリット構造４０２とは異なり、いくつかの実施形態では、各ＴＳＧカット４１２は、これが種々の領域内でＮＡＮＤメモリストリング４０４のＴＳＧの電気的接続を分離できる限り、メモリスタックの一部だけを貫通して垂直に延びる。
図４Ｂは、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス３００）のメモリスタックおよびその内部の構造の下部の断面を示す。図４Ａで上記に説明した構造の配置およびプロファイルは、図４Ｂでは類似しており、したがって、詳細には繰り返されない。上記で説明したように、エッチングプロセスの制限により、エッチング後にスリット構造４０２を形成するためのコンタクト穴はそれぞれ、下部における横方向寸法がより小さい傾斜した側壁プロファイルを有する。図４Ａのスリット構造４０２の横方向プロファイル（例えば、縁部）と比較して、各コンタクト穴の個々の横方向プロファイルは、上部内よりも下部内でより良好に維持されている。図４Ｂに示すように、スリット構造４０２のジグザグパターンの折り返しにあるコンタクト穴は、名目上円形の形状を有し、折り返しにない残りのコンタクト穴は、平面図において名目上楕円形形状を有する。以下に詳細に説明するように、いくつかの実施形態では、各コンタクト穴の側壁に当接する導電層の部分を除去することによってくぼみが形成され、このくぼみをスペーサ４０８で充填して、スペーサ４０８が下部内でもジグザグパターンに沿って連続して、種々のメモリブロック内の導電層を完全に分離することを確実にする。
図５Ａ～図５Ｌは、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す。図７は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法７００のフローチャートを示す。図８は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための別の例示的な方法８００のフローチャートを示す。図５Ａ～図５Ｌおよび図７～図８に示す３Ｄメモリデバイスの例は、図３に示す３Ｄメモリデバイス３００を含む。図５Ａ～図５Ｌおよび図７～図８を一緒に説明する。方法７００および８００に示す工程は網羅的ではなく、他の工程も同様に、図示する工程のいずれかの前、後、またはその間で実行できることが理解される。さらに、工程のいくつかは、同時に、または図７～図８に示すものとは異なる順序で実行され得る。
図７を参照すれば、方法７００は、図７０２で開始し、ここでは、誘電体スタックが、基板の上方に形成される。基板は、シリコン基板であることができる。誘電体スタックは、交互に配置された犠牲層および誘電体層を含むことができる。図８の例では、工程８０２において、交互に配置された犠牲層および誘電体層が、基板の上方に交互に堆積される。
図５Ａを参照すれば、（「犠牲層」５０６としても知られる）第１の誘電体層および第２の誘電体層５０８の（まとめて「誘電体層対」と呼ばれる）複数の対を含む誘電体スタック５０４が、シリコン基板５０２の上方に形成される。すなわち、いくつかの実施形態によれば、誘電体スタック５０４は、交互に配置された犠牲層５０６および誘電体層５０８を含む。誘電体層５０８および犠牲層５０６は、シリコン基板５０２上に交互に堆積されて、誘電体スタック５０４を形成することができる。いくつかの実施形態では、各誘電体層５０８は、酸化ケイ素の層を含み、各犠牲層５０６は、窒化ケイ素の層を含む。誘電体スタック５０４は、それだけに限定されないが、化学的蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、絶縁層（図示せず）が、シリコン基板５０２上に酸化ケイ素などの誘電体材料を堆積することによって、シリコン基板５０２と誘電体スタック５０４との間に形成される。
方法７００は、図７に示すように工程７０４に進み、ここでは、複数のチャネル穴および複数のコンタクト穴が、誘電体スタックを貫通して形成される。複数のチャネル穴および複数のコンタクト穴は、誘電体スタックを貫通して同時に形成され得る。平面視では、複数のコンタクト穴は、ジグザグパターンで形成される。図８に示す例では、工程８０４において、エッチングマスクが、交互に配置された犠牲層および誘電体層上にパターン化される。エッチングマスクは、複数の第１の開口部と、複数の第２の開口部とを含む。第２の開口部は、平面視においてジグザグパターンで形成される。図８に示す例では、工程８０６において、交互に配置された犠牲層および誘電体層は、エッチングマスクを使用して貫通するようにエッチングされ、それにより、複数のチャネル穴が第１の開口部から形成され、複数のコンタクト穴が、第２の開口部から形成される。コンタクト穴の上部は、エッチング後に横方向に接合される。
図５Ａに示すように、複数のチャネル穴５１０およびコンタクト穴５１２が、誘電体スタック５０４を貫通して同時に形成される。いくつかの実施形態では、エッチングマスク（図示せず）が、フォトリソグラフィ、現像、およびエッチングによって誘電体スタック５０４上にパターン化される。エッチングマスクは、フォトレジストマスクまたはフォトリソグラフィマスクに基づいてパターン化されたハードマスクであることができる。フォトグラフィマスクおよび／またはエッチングマスクは、上記の図２Ａの例に示すように、チャネル穴５１０およびコンタクト穴５１２のパターンをその上に有することができる。いくつかの実施形態では、エッチングマスクは、チャネル穴５１０を形成するための第１の開口部と、第１の開口部を複数の領域に横方向に分割する、平面視においてジグザグパターンで形成されたコンタクト穴５１２を形成するための第２の開口部とのアレイを含む。第２の開口部のジグザグパターンは、対称的であることができ、それぞれが６０°などの同じ角度で複数の折り返しを含むことができる。いくつかの実施形態によれば、ジグザグパターンの折り返しにある第２の開口部は、平面視では名目上円形形状であり、折り返しにない残りの第２の開口部は、平面視では名目上楕円形形状を有する。エッチングマスクのパターンの追加の詳細は、図２Ａに関して上記で説明されている。
図５Ａに示すように、誘電体スタック５０４の一部は、パターン化されたエッチングマスクを使用してＤＲＩＥなどの１つまたは複数のウェットエッチングおよび／またはドライエッチングプロセスによって貫通するようにエッチングされて、フォトリソグラフィマスクおよびエッチングマスクによって画定されたパターンでチャネル穴５１０およびコンタクト穴５１２を同時に形成する。いくつかの実施形態では、チャネル穴５１０およびコンタクト穴５１２は、シリコン基板３０２の上部内にさらに垂直に延びる。誘電体スタック５０４を貫通するエッチングプロセスは、シリコン基板５０２の上面で停止しなくてもよく、シリコン基板５０２の一部をエッチングし続けることができる。いくつかの実施形態では、誘電体スタック５０４を貫通してエッチングした後、シリコン基板５０２の一部をエッチングするために別個のエッチングプロセスが使用される。いくつかの実施形態では、各コンタクト穴５１２は、（例えば、ＤＲＩＥによって）コンタクト穴５１２をエッチングした後、エッチングマスク上の対応する第２の開口部、特にその上部の横方向寸法と比較して拡大される。その結果、コンタクト穴５１２の上部は、横方向に接合され得る。すなわち、エッチングマスク上の個別の第２の開口部を、エッチングステップによってジグザグパターンの接合されたコンタクト穴５１２に移行させることができる。エッチングステップは、チャネル穴５１０とコンタクト穴５１２の両方を同時に形成することができ、それにより、製造ステップおよびコストを削減する。さらに、（既存の３Ｄメモリデバイスを製造する際の長いストリップ形状を有するスリット開口部をエッチングするのと比較して）同様の形状およびサイズのチャネル穴５１０およびコンタクト穴５１２を同時にエッチングすることにより、内側および外側チャネル穴がローディング効果によって不均一になるという問題に対処することができる。
方法７００は、図７に示すように、工程７０６に進み、ここでは、シーリング層が、各コンタクト穴内に形成される。図８の例では、工程８０８において、シーリング層が、コンタクト穴のそれぞれ内に堆積される。図５Ｂに示すように、シーリング層５１４は、チャネル穴５１０およびコンタクト穴５１２を埋めて、覆うように形成される。シーリング層５１４は、ＡＬＤ、ＣＶＤ、ＰＶＤを含む１つまたは複数の薄膜堆積プロセス、その他の適切なプロセス、またはその任意の組み合わせを使用して、チャネル穴５１０およびコンタクト穴５１２を部分的に埋め、覆うように、後で除去されるポリシリコンなどの犠牲層を堆積することによって形成され得る。図５Ｃに示すように、フォトレジスト層５１６（チャネル穴再開放マスクとして）が、フォトリソグラフィおよび現像プロセスを使用して、コンタクト穴５１２の真上のシーリング層５１４の一部を覆うようにパターン化される。図５Ｄに示すように、チャネル穴５１０の真上のシーリング層５１４の部分は、フォトレジスト層５１６によって覆われていないので、ウェットエッチングおよび／またはドライエッチングプロセスを使用して除去され、シーリング層５１４は、コンタクト穴５１２のみを埋めて覆っている。これにより、チャネル穴５１０は、後のプロセスのために再び開かれる。
方法７００は、図７に示すように、工程７０８に進み、チャネル構造が、チャネル穴のそれぞれ内に形成される。図８の例では、工程８１０において、メモリフィルムおよび半導体チャネルが、続いて、チャネル穴の各側壁に沿って堆積される。いくつかの実施形態では、半導体プラグが、チャネル穴のそれぞれの下部内に形成され、チャネルプラグが、チャネル穴のそれぞれの上部内に形成される。
図５Ｅに示すように、シリコンプラグ５２２は、（図５Ｄに示す）チャネル穴５１２の下部を、シリコン基板５０２から任意の適切な方向に（例えば、底面および／または側面から）エピタキシャル成長させた単結晶シリコンで充填することによって形成される。エピタキシャル成長するシリコンプラグ３２０の製造プロセスは、それだけに限定されないが、気相エピタキシー（ＶＰＥ）、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＰＥ）、またはそれらの任意の組み合わせを含むことができる。
図５Ｅに示すように、チャネル構造５２０が、チャネル穴５１２内のシリコンプラグ５２２の上方に形成される。チャネル構造５２０は、メモリフィルム５２６（例えば、ブロッキング層、蓄積層、およびトンネリング層を含む）と、シリコンプラグ５２２の上方に形成された半導体チャネル５２８とを含むことができる。いくつかの実施形態では、メモリフィルム５２６は、最初にチャネル穴５１０の側壁および底面に沿って堆積され、次に半導体チャネル５２８が、メモリフィルム５２６を覆って、シリコンプラグ５２２の上方に堆積される。続いて、ブロッキング層、蓄積層、およびトンネリング層をこの順序で、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積して、メモリフィルム５２６を形成することができる。次に、半導体チャネル５２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、トンネリング層上に堆積され得る。いくつかの実施形態では、キャッピング層５２９が、酸化ケイ素など、半導体チャネル５２８の堆積後に誘電体材料を堆積することによって、チャネル穴５１０の残りの空間内に埋められる。
図５Ｅに示すように、チャネルプラグ５２４が、チャネル穴５１２の上部内に形成される。いくつかの実施形態では、誘電体スタック５０４の上面およびチャネル穴５１０の上部にあるメモリフィルム５２６、半導体チャネル５２８、およびキャッピング層５２９の一部は、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去されて、チャネル穴５１０の上部内にくぼみを形成することができる。次に、チャネルプラグ５２４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をくぼみ内に堆積することによって形成され得る。これにより、ＮＡＮＤメモリストリング５１８が、形成される。いくつかの実施形態では、酸化ケイ素などの誘電体材料を含む絶縁層５３０が、ＮＡＮＤメモリストリング５１８のチャネル構造５２０の形成後に誘電体スタック５０４上に形成される。
方法７００は、図７に示すように、工程７１０に進み、ここでは、シーリング層が、コンタクト穴のそれぞれから除去される。図８の例では、工程８１２において、シーリング層は、コンタクト穴のそれぞれ内でエッチングされて除去される。図５Ｆに示すように、フォトレジスト層５３２（コンタクト穴再開放マスクとして）が、フォトリソグラフィおよび現像プロセスを使用して、ＮＡＮＤメモリストリング５１８の真上の絶縁層５３０の部分を覆うようにパターン化される。図５Ｇに示すように、コンタクト穴５１２の真上の絶縁層５３０およびコンタクト穴５１２を埋めて覆う（図５Ｆに示す）シーリング層５１４の部分は、これらが（図５Ｆに示す）フォトレジスト層５３２によって覆われていないので、ウェットエッチングおよび／またはドライエッチングプロセスを使用して除去される。これにより、コンタクト穴５１２は、後のプロセスのために再び開かれる。
方法７００は、図７に示すように、工程７１２に進み、ここでは、交互に配置された導電層および誘電体層を含むメモリスタックが形成される。図８の例では、工程８１４において、犠牲層は、コンタクト穴を通して導電層で置き換えられて、メモリスタックを形成する。いくつかの実施形態では、メモリスタックを形成することは、誘電体スタック内に犠牲層をエッチングすることと、コンタクト穴を通してメモリスタックの導電層を堆積することとを含む。
図５Ｈに示すように、誘電体スタック５０４内の犠牲層５０６（図５Ｇに示す）は、誘電体層５０８に対して選択的なウェットエッチングおよび／またはドライエッチングによって除去される。犠牲層５０６が完全にエッチングされて除去された後、コンタクト穴５１２に接続された横方向のくぼみ５３４が、形成され得る。いくつかの実施形態では、エッチングプロセスは、コンタクト穴５１２を高温リン酸に曝露することによって促進され、高温リン酸によって、犠牲層５０６内の窒化ケイ素は、誘電体層５０８内の酸化ケイ素よりも優先的にエッチングされる。
図５Ｉに示すように、導電層５３６が、コンタクト穴５１２の側壁に沿って形成され、（図５Ｈに示す）横方向くぼみ５３４を埋める。いくつかの実施形態では、導電層５３６は、接着層および導体層（例えば、ゲート導体／ゲートライン）を含む複合層である。いくつかの実施形態では、ゲート誘電体層（図示せず）が、導電層５３６の堆積の前に堆積される。ゲート誘電体層および導電層５３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成され得る。ゲート誘電体層は、窒化ケイ素、高ｋ誘電体、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。導電層５３６は、それだけに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。いくつかの実施形態では、ゲート誘電体層、接着層、および導体層はそれぞれ、ＣＶＤプロセスによって形成され、ＣＶＤプロセスでは、反応ガスがコンタクト穴５１２を通過して横方向のくぼみ５３４に到達し、反応し、コンタクト穴５１２および横方向くぼみ５３４の側壁に沿って堆積される。それにより、導電層５３６が、犠牲層５０６と置き換わり、誘電体スタック５０４をメモリスタック５３８に移行させる。
方法７００は、図７に示すように、工程７１４に進み、ここでは、コンタクト穴のそれぞれの側壁に当接する複数のくぼみが形成され、それにより、コンタクト穴は、横方向に接合されてスリット開口部を形成する。図８の例では、工程８１６において、コンタクト穴のそれぞれの側壁に当接する導電層の部分がエッチングされ、それにより、コンタクト穴の下部が横方向に接合される。
図５Ｊに示すように、コンタクト穴５１２の側壁に当接するくぼみ５４０は、コンタクト穴５１２の側壁に当接するメモリスタック５３８の導電層５３６の部分をエッチングすることによって形成される。いくつかの実施形態では、コンタクト穴５１２を通して導電層５３６にエッチング液を施与してコンタクト穴５１２の側壁に沿って導電層５３６の一部を完全に除去し、さらに、（図５Ｈに示す）横方向くぼみ５３４内の導電層５３６の部分をエッチングすることによって、くぼみ５４０が形成される。くぼみ５４０の寸法は、エッチング速度（例えば、エッチング液の温度および濃度に基づく）および／またはエッチング時間によって制御され得る。
上記で説明したように、コンタクト穴５１２は、下部における横方向寸法が上部における横方向の寸法よりも小さい、傾斜した側壁プロファイルを有し得る。したがって、隣接するコンタクト穴５１２の上部は、コンタクト穴５１２を形成するエッチングプロセス後に横方向に接合されるが、隣接するコンタクト穴５１２の下部は、依然として横方向に接合されないことがある。例えば、図６Ａに示すように、上面図では、コンタクト穴５１２の上部は、ゲート置換プロセス後（例えば、コンタクト穴５１２の側壁に当接するくぼみを形成する前）に横方向に接合される。これとは対照的に、底面図では、コンタクト穴５１２の下部は、ゲート置換プロセス後（例えば、コンタクト穴５１２の側壁に当接するくぼみを形成する前）に横方向に接合されていないが、メモリスタック５３８の導電層５３６によって依然として横方向に分離されている。
コンタクト穴５１２の側壁に当接するくぼみ５４０を形成することにより、コンタクト穴５１２を特にその下部において拡大することができ、それによってこれをそれらの下部においても隣接するコンタクト穴５１２と横方向に接合できることを確実にする。その結果、平面図のジグザグパターンのスリット開口部が、ジグザグパターンで配置されたコンタクト穴５１２を横方向に接合することによって形成され得る。
方法７００は、図７に示すように工程７１６に進み、ここでは、スペーサが、メモリスタックの導電層を電気的に分離するためにスリット開口部の側壁に沿って形成される。図８の例では、工程８１８において、スペーサがコンタクト穴のそれぞれの側壁に沿って堆積される。図５Ｋに示すように、スペーサ５４２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト穴５１２の側壁に沿ってくぼみ５４０（図５Ｊに示す）内に形成される。スペーサ５４２は、酸化ケイ素および窒化ケイ素などの誘電体材料の単一層または複合層を含むことができる。上記で説明したように、くぼみ５４０を形成することにより、隣接するコンタクト穴５１２の上部と下部の両方を接合して、ジグザグパターンのスリット開口部を形成することができる。スリット開口部の側壁（すなわち、スリット開口部を接合する各コンタクト穴５１２の側壁）を覆うと共に、くぼみ５４０をスペーサ５４２で埋めることにより、メモリスタック５３８の導電層５３６（例えば、ゲートライン）は、スペーサ５４２によって電気的に分離され得る。
方法７００は、図７に示すように工程７１８に進み、ここでは、スリット開口部内のスペーサ上にスリットコンタクトが形成される。スリットコンタクトは、チャネル構造に電気的に接続される。スリットコンタクトは、各コンタクト穴のスペーサ上に堆積され得る。図５Ｌに示すように、スリットコンタクト５４４は、（図５Ｋに示す）コンタクト穴５１２内のスペーサ５４２上に形成される。スリットコンタクト５４４は、それだけに限定されないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用してスリット開口部（すなわち、スリット開口部を接合する各コンタクト穴５１２）内のスペーサ５４２上に堆積することによって形成され得る。スリットコンタクト５４４は、同じメモリ領域（例えば、メモリブロックまたはメモリフィンガー）内のＮＡＮＤメモリストリング５１８のチャネル構造５２０に電気的に接続されたＡＣＳコンタクトとして機能することができる。
これにより、スペーサ５４２およびスリットコンタクト５４４を含むスリット構造５４６が、コンタクト穴５１２をジグザグパターンで接合することにより形成されたスリット開口部内に形成される。例えば、図６Ｂに示すように、上面図では、スリット構造５４６は、スペーサ５４２によって囲まれたスリットコンタクト５４４を含み、このスペーサは、スリットコンタクト５４４を導電層５３６（例えば、ゲートライン）から電気的に分離すると共に、導電層５３６を種々の領域に分離する。同様に、底面図では、スリット構造５４６は、スペーサ５４２によって囲まれたスリットコンタクト５４４を含み、スペーサは、スリットコンタクト５４４を導電層５３６（例えば、ゲートライン）から電気的に分離すると共に、導電層５３６を種々の領域に分離する。隣接するコンタクト穴５１２の下部内のスリットコンタクト５４４とスペーサ５４２の両方も同様に、隣接するコンタクト穴５１２の上部の対応するもののように接合される。これにより、スリット構造５４６は、ジグザグパターンで横方向に延びる連続構造となる。
本開示の１つの態様によれば、３Ｄメモリデバイスは、基板と、基板の上方の、交互に配置された導電層および誘電体層を含むメモリスタックと、メモリスタックを貫通して垂直にそれぞれが延びるメモリストリングのアレイと、メモリストリングのアレイを複数のメモリ領域に横方向に分割する複数のスリット構造とを含む。複数のスリット構造のそれぞれは、メモリスタックを貫通して垂直に延び、平面視において第１のジグザグパターンで横方向に延びる。
いくつかの実施形態では、第１のジグザグパターンは、対称的である。いくつかの実施形態では、第１のジグザグパターンは、それぞれ同じ角度で複数の折り返しを含む。角度は、６０°であることができる。いくつかの実施形態によれば、第１のジグザグパターンの縁部は、波状である。
いくつかの実施形態では、スリット構造の少なくとも１つは、横方向に接合された複数のコンタクト穴構造を含む。いくつかの実施形態では、スリット構造の少なくとも１つは、複数のコンタクト穴構造を含み、コンタクト穴構造の少なくともいくつかは、横方向に接合され、コンタクト穴構造の少なくとも２つは、横方向に分離される。第１のジグザグパターンの折り返しにあるコンタクト穴構造の１つまたは複数は、平面視において名目上円形形状を有することができる。第１のジグザグパターンの折り返しにはない残りのコンタクト穴構造は、平面視において名目上楕円形形状を有することができる。
いくつかの実施形態では、第１のジグザグパターンの折り返しにあるコンタクト穴構造のそれぞれの限界寸法は、第１のジグザグパターンの折り返しにはない残りのコンタクト穴構造のそれぞれの限界寸法よりも大きい。いくつかの実施形態では、第１のジグザグパターンの折り返しにあるコンタクト穴構造のそれぞれの限界寸法は、チャネル穴構造のそれぞれの限界寸法よりも大きい。
いくつかの実施形態では、複数のスリット構造は、同じピッチで離間されている。
いくつかの実施形態では、３Ｄメモリデバイスは、複数のＴＳＧカットをさらに含む。複数のＴＳＧカットのそれぞれは、メモリスタックの一部を貫通して垂直に延び、平面図において第１のジグザグパターンに名目上平行な第２のジグザグパターンで横方向に延びる。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が、開示される。交互に配置された犠牲層および誘電体層を含む誘電体スタックが、基板の上方に形成される。複数のチャネル穴および複数のコンタクト穴が、誘電体スタックを貫通して形成される。複数のコンタクト穴は、平面視においてジグザグパターンで形成される。チャネル構造が、チャネル穴のそれぞれ内に形成される。交互に配置された導電層および誘電体層を含むメモリスタックは、コンタクト穴を通して、誘電体スタック内の犠牲層を導電層で置き換えることによって形成される。コンタクト穴のそれぞれの側壁に当接する複数のくぼみが形成され、それにより、コンタクト穴は、横方向に接合されてスリット開口部を形成する。スペーサが、メモリスタックの導電層を電気的に分離するためにスリット開口部の側壁に沿って形成される。
いくつかの実施形態では、複数のチャネル穴および複数のコンタクト穴は、誘電体スタックを貫通して同時に形成される。
いくつかの実施形態では、スリットコンタクトが、スリット開口部内のスペーサ上に形成される。スリットコンタクトは、チャネル構造に電気的に接続される。
いくつかの実施形態では、コンタクト穴の上部は、複数のチャネル穴および複数のコンタクト穴を形成した後、横方向に接合される。
いくつかの実施形態では、ジグザグパターンの折り返しにあるコンタクト穴の１つまたは複数は、平面視において名目上円形形状を有する。いくつかの実施形態では、ジグザグパターンの折り返しにない残りのコンタクト穴は、平面視において名目上楕円形形状を有する。
いくつかの実施形態では、チャネル構造を形成する前に各コンタクト穴にシーリング層が形成され、チャネル構造を形成した後、シーリング層がコンタクト穴のそれぞれから除去される。
いくつかの実施形態では、複数のくぼみを形成するために、コンタクト穴の側壁に当接するメモリスタック内の導電層の部分が、エッチングされる。
いくつかの実施形態では、ジグザグパターンは、対称的である。いくつかの実施形態では、ジグザグパターンは、それぞれ同じ角度での複数の折り返しを含む。角度は、６０°であることができる。いくつかの実施形態によれば、ジグザグパターンの縁部は、波状である。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が、開示される。交互に配置された犠牲層および誘電体層が、基板の上方に交互に堆積される。交互に配置された犠牲層および誘電体層は、貫通するようにエッチングされて、複数のチャネル穴および平面視においてジグザグパターンの複数のコンタクト穴を形成する。コンタクト穴の上部は、横方向に接合される。シーリング層が、コンタクト穴のそれぞれ内に堆積される。シーリング層は、チャネル穴のそれぞれ内にチャネル構造を堆積した後、コンタクト穴のそれぞれ内でエッチングされて除去される。犠牲層は、コンタクト穴を通して複数の導電層で置き換えられる。コンタクト穴のそれぞれの側壁に当接する導電層の部分は、コンタクト穴の下部が横方向に接合されるようにエッチングされる。スペーサが、コンタクト穴のそれぞれの側壁に沿って堆積される。
いくつかの実施形態では、スリットコンタクトが、コンタクト穴のそれぞれの内のスペーサ上に堆積される。
いくつかの実施形態では、ジグザグパターンの折り返しにあるコンタクト穴の１つまたは複数は、平面視において名目上円形形状を有する。いくつかの実施形態では、ジグザグパターンの折り返しにない残りのコンタクト穴は、平面視において名目上楕円形形状を有する。
いくつかの実施形態では、ジグザグパターンは、対称的である。いくつかの実施形態では、ジグザグパターンは、それぞれ同じ角度での複数の折り返しを含む。角度は、６０°であることができる。
いくつかの実施形態では、交互に配置された犠牲層および誘電体層を貫通してエッチングする前に、エッチングマスクが、交互に配置された犠牲層および誘電体層上にパターン化され、エッチングマスクは、チャネル穴に対応する複数の第１の開口部と、コンタクト穴に対応する複数の第２の開口部とを含む。
いくつかの実施形態では、シーリング層を堆積した後、メモリフィルムおよびチャネル構造の半導体チャネルが、続いて、チャネル穴のそれぞれの側壁に沿って堆積される。
特有の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、当業者の知識を適用することにより、本開示の全般的な概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途に合わせて容易に変更および／または適応させることができる。したがって、そのような適応および変更は、本明細書に提示する教示およびガイダンスに基づいて、開示する実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の言い回しまたは用語は、説明を目的とするものであり、限定ではないため、本明細書の用語または言い回しが、教示およびガイダンスに照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、明記する特徴およびそれらの関係の実装を示す機能的構成ブロックを用いて上記で説明してきた。これらの機能的構成ブロックの境界は、説明の便宜上、ここでは任意に定義されている。明記する特徴およびその関係が適切に実施される限り、代替的な境界を定義することができる。
概要および要約の項は、本発明者が企図する本開示のすべてではないが１つまたは複数の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。
本開示の広がりおよび範囲は、上記で説明した典型的な実施形態のいずれによっても限定されるべきではなく、特許請求の範囲およびそれらの均等物に従ってのみ定義されなければならない。
Claims (33)
- 三次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板の上方の、交互に配置された導電層および誘電体層を含むメモリスタックと、
前記メモリスタックを貫通して垂直にそれぞれが延びるメモリストリングのアレイと、
メモリストリングの前記アレイを複数のメモリ領域に横方向に分割し、前記メモリスタックを貫通して垂直に延び、平面視において第１のジグザグパターンに横方向に延びる、複数のスリット構造とを備える、三次元（３Ｄ）メモリデバイス。 - 前記第１のジグザグパターンが、対称的である、請求項１に記載の３Ｄメモリデバイス。
- 前記第１のジグザグパターンが、それぞれが同じ角度での複数の折り返しを含む、請求項１または２に記載の３Ｄメモリデバイス。
- 前記角度が、６０°である、請求項３に記載の３Ｄメモリデバイス。
- 前記第１のジグザグパターンの縁部が、波状である、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
- 前記スリット構造の少なくとも１つが、横方向に接合された複数のコンタクト穴構造を含む、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
- 前記スリット構造の少なくとも１つが、複数のコンタクト穴構造を含み、
前記コンタクト穴構造の少なくともいくつかが、横方向に接合され、
前記コンタクト穴構造の少なくとも２つが、横方向に分離される、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。 - 前記第１のジグザグパターンの折り返しにある前記コンタクト穴構造の１つまたは複数が、平面視において名目上円形形状を有する、請求項６または７に記載の３Ｄメモリデバイス。
- 前記第１のジグザグパターンの前記折り返しにない残りの前記コンタクト穴構造が、平面視において名目上楕円形形状を有する、請求項８に記載の３Ｄメモリデバイス。
- 前記第１のジグザグパターンの折り返しにある前記コンタクト穴構造のそれぞれの限界寸法が、前記第１のジグザグパターンの前記折り返しにない残りの前記コンタクト穴構造のそれぞれの限界寸法よりも大きい、請求項９に記載の３Ｄメモリデバイス。
- 前記第１のジグザグパターンの折り返しにある前記コンタクト穴構造のそれぞれの限界寸法が、チャネル穴構造のそれぞれの限界寸法よりも大きい、請求項８または９に記載の３Ｄメモリデバイス。
- 前記複数のスリット構造が、同じピッチで離間されている、請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
- 複数のトップセレクトゲート（ＴＳＧ）カットをさらに含み、前記複数のＴＳＧカットのそれぞれは、前記メモリスタックの一部を貫通して垂直に延び、平面視において前記第１のジグザグパターンに名目上平行な第２のジグザグパターンで横方向に延びる、請求項１から１２のいずれか一項に記載の３Ｄメモリデバイス。
- 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互に配置された犠牲層および誘電体層を含む誘電体スタックを基板の上方に形成することと、
前記誘電体スタックを貫通する複数のチャネル穴および平面視においてジグザグパターンで形成される複数のコンタクト穴を形成することと、
前記チャネル穴のそれぞれ内にチャネル構造を形成することと、
前記コンタクト穴を通して、前記誘電体スタック内の前記犠牲層を導電層で置き換えることによって、交互に配置された前記導電層および前記誘電体層を含むメモリスタックを形成することと、
前記コンタクト穴が横方向に接合されてスリット開口部を形成するように、前記コンタクト穴のそれぞれの側壁に当接する複数のくぼみを形成することと、
前記スリット開口部の側壁に沿ってスペーサを形成して前記メモリスタックの前記導電層を電気的に分離することとを含む、方法。 - 前記複数のチャネル穴および前記複数のコンタクト穴が、前記誘電体スタックを貫通して同時に形成される、請求項１４に記載の方法。
- 前記スリット開口部内の前記スペーサ上にスリットコンタクトを形成することをさらに含み、前記スリットコンタクトは、前記チャネル構造に電気的に接続される、請求項１４または１５に記載の方法。
- 前記コンタクト穴の上部が、前記複数のチャネル穴および前記複数のコンタクト穴を形成した後に横方向に接合される、請求項１４から１６のいずれか一項に記載の方法。
- 前記ジグザグパターンの折り返しにある前記コンタクト穴の１つまたは複数が、平面視において名目上円形形状を有する、請求項１４から１７のいずれか一項に記載の方法。
- 前記ジグザグパターンの前記折り返しにない残りの前記コンタクト穴が、平面視において名目上楕円形形状を有する、請求項１８に記載の方法。
- 前記チャネル構造を形成する前に、前記コンタクト穴のそれぞれ内にシーリング層を形成することと、
前記チャネル構造を形成した後、前記コンタクト穴のそれぞれから前記シーリング層を除去することとをさらに含む、請求項１４から１９のいずれか一項に記載の方法。 - 前記複数のくぼみを形成することが、前記コンタクト穴の前記側壁に当接する前記メモリスタック内の前記導電層の部分をエッチングすることを含む、請求項１４から２０のいずれか一項に記載の方法。
- 前記ジグザグパターンが、対称的である、請求項１４から２１のいずれか一項に記載の方法。
- 前記ジグザグパターンが、それぞれ同じ角度での複数の折り返しを含む、請求項１４から２２のいずれか一項に記載の方法。
- 前記角度が、６０°である、請求項２３に記載の方法。
- 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互に配置された犠牲層および誘電体層を基板の上方に交互に堆積することと、
前記交互に配置された犠牲層および誘電体層を貫通して、複数のチャネル穴および平面視においてジグザグパターンであって上部が横方向に接合される複数のコンタクト穴を形成するようにエッチングすることと、
前記コンタクト穴のそれぞれ内にシーリング層を堆積することと、
前記チャネル穴のそれぞれ内にチャネル構造を堆積した後、前記コンタクト穴のそれぞれ内の前記シーリング層をエッチングして除去することと、
前記コンタクト穴を通して、前記犠牲層を複数の導電層で置き換えることと、
前記コンタクト穴の下部が横方向に接合されるように、前記コンタクト穴のそれぞれの側壁に当接する前記導電層の部分をエッチングすることと、
前記コンタクト穴のそれぞれの前記側壁に沿ってスペーサを堆積することとを含む、方法。 - 前記コンタクト穴のそれぞれ内の前記スペーサ上にスリットコンタクトを堆積することをさらに含む、請求項２５に記載の方法。
- 前記ジグザグパターンの折り返しにある前記コンタクト穴の１つまたは複数が、平面視において名目上円形形状を有する、請求項２５または２６に記載の方法。
- 前記ジグザグパターンの前記折り返しにない残りの前記コンタクト穴が、平面視において名目上楕円形形状を有する、請求項２７に記載の方法。
- 前記ジグザグパターンが、対称的である、請求項２５から２８のいずれか一項に記載の方法。
- 前記ジグザグパターンが、それぞれ同じ角度で複数の折り返しを含む、請求項２５から２９のいずれか一項に記載の方法。
- 前記角度が６０°である、請求項３０に記載の方法。
- 前記交互に配置された犠牲層および誘電体層を貫通してエッチングする前に、前記交互に配置された犠牲層および誘電体層上にエッチングマスクをパターン化することをさらに含み、前記エッチングマスクは、前記チャネル穴に対応する複数の第１の開口部と、前記コンタクト穴に対応する複数の第２の開口部とを含む、請求項２５から３１のいずれか一項に記載の方法。
- 前記シーリング層を堆積した後、続いて、前記チャネル穴のそれぞれの側壁に沿って前記チャネル構造のメモリフィルムおよび半導体チャネルを堆積することをさらに含む、請求項２５から３２のいずれか一項に記載の方法。
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| US11152388B2 (en) * | 2019-10-15 | 2021-10-19 | Micron Technology, Inc. | Memory arrays and methods used in forming a memory array comprising strings of memory cells |
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| CN111406321B (zh) * | 2020-01-21 | 2021-05-14 | 长江存储科技有限责任公司 | 具有邻接源触点结构的三维存储器件及其形成方法 |
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| KR20210128627A (ko) * | 2020-04-17 | 2021-10-27 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| CN111758159B (zh) * | 2020-05-25 | 2021-04-27 | 长江存储科技有限责任公司 | 存储器件及其形成方法 |
| KR20210150175A (ko) * | 2020-06-03 | 2021-12-10 | 삼성전자주식회사 | 수직형 메모리 장치 |
| CN111886696B (zh) | 2020-06-12 | 2021-09-14 | 长江存储科技有限责任公司 | 具有漏极选择栅极切口的三维存储器器件及其形成方法 |
| CN111902938A (zh) * | 2020-06-12 | 2020-11-06 | 长江存储科技有限责任公司 | 具有漏极选择栅极切口的三维存储器器件及其形成和操作方法 |
| CN112614845B (zh) * | 2020-12-15 | 2024-05-07 | 长江存储科技有限责任公司 | 存储器的制作方法 |
| CN112928117B (zh) * | 2021-03-15 | 2022-06-10 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN113314439B (zh) * | 2021-04-27 | 2023-11-28 | 长江存储科技有限责任公司 | 湿法刻蚀装置及方法 |
| US11849578B2 (en) | 2021-07-29 | 2023-12-19 | Sandisk Technologies Llc | Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof |
| KR20230168444A (ko) * | 2022-06-07 | 2023-12-14 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 데이터 저장 시스템 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160064407A1 (en) * | 2014-09-02 | 2016-03-03 | Hyuk Kim | Semiconductor devices having gate stack portions that extend in a zigzag pattern |
| JP2016092044A (ja) * | 2014-10-30 | 2016-05-23 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| CN106920794A (zh) * | 2017-03-08 | 2017-07-04 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| JP2018160612A (ja) * | 2017-03-23 | 2018-10-11 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
| JP2020513164A (ja) * | 2017-03-08 | 2020-04-30 | ヤンツー・メモリー・テクノロジーズ・カンパニー・リミテッド | ３次元メモリデバイスのスルーアレイコンタクト構造 |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5148242B2 (ja) * | 2007-10-29 | 2013-02-20 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| CN101621036B (zh) * | 2008-07-02 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 |
| US9536970B2 (en) * | 2010-03-26 | 2017-01-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
| US8824183B2 (en) * | 2010-12-14 | 2014-09-02 | Sandisk 3D Llc | Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof |
| KR20130072523A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 소자 및 그 제조방법 |
| KR20140020139A (ko) * | 2012-08-08 | 2014-02-18 | 에스케이하이닉스 주식회사 | 3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법 |
| US9698153B2 (en) * | 2013-03-12 | 2017-07-04 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad |
| JP2015028982A (ja) * | 2013-07-30 | 2015-02-12 | 株式会社東芝 | 不揮発性記憶装置およびその製造方法 |
| CN104347634B (zh) * | 2013-07-30 | 2017-05-24 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存存储单元阵列 |
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| KR20150100325A (ko) * | 2014-02-25 | 2015-09-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102234799B1 (ko) * | 2014-08-14 | 2021-04-02 | 삼성전자주식회사 | 반도체 장치 |
| CN104157654B (zh) * | 2014-08-15 | 2017-06-06 | 中国科学院微电子研究所 | 三维存储器及其制造方法 |
| KR102293874B1 (ko) * | 2014-12-10 | 2021-08-25 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US9711524B2 (en) * | 2015-01-13 | 2017-07-18 | Sandisk Technologies Llc | Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof |
| KR102409748B1 (ko) * | 2015-07-28 | 2022-06-17 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9502471B1 (en) * | 2015-08-25 | 2016-11-22 | Sandisk Technologies Llc | Multi tier three-dimensional memory devices including vertically shared bit lines |
| US9899399B2 (en) * | 2015-10-30 | 2018-02-20 | Sandisk Technologies Llc | 3D NAND device with five-folded memory stack structure configuration |
| US9831266B2 (en) * | 2015-11-20 | 2017-11-28 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9917100B2 (en) * | 2015-11-20 | 2018-03-13 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9935124B2 (en) * | 2015-11-25 | 2018-04-03 | Sandisk Technologies Llc | Split memory cells with unsplit select gates in a three-dimensional memory device |
| KR102498247B1 (ko) * | 2015-12-21 | 2023-02-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9859363B2 (en) * | 2016-02-16 | 2018-01-02 | Sandisk Technologies Llc | Self-aligned isolation dielectric structures for a three-dimensional memory device |
| KR102533011B1 (ko) * | 2016-03-15 | 2023-05-17 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US10103161B2 (en) * | 2016-06-28 | 2018-10-16 | Sandisk Technologies Llc | Offset backside contact via structures for a three-dimensional memory device |
| KR102630954B1 (ko) * | 2016-11-08 | 2024-01-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107731848B (zh) * | 2017-08-23 | 2020-04-14 | 长江存储科技有限责任公司 | 能够控制晶圆边缘形貌的三维存储器的制造方法 |
| CN107658311B (zh) * | 2017-08-28 | 2018-12-14 | 长江存储科技有限责任公司 | 三维存储器 |
| KR102518371B1 (ko) * | 2018-02-02 | 2023-04-05 | 삼성전자주식회사 | 수직형 메모리 장치 |
| JP2019161010A (ja) * | 2018-03-13 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置 |
| JP2019212687A (ja) * | 2018-05-31 | 2019-12-12 | 東芝メモリ株式会社 | 半導体メモリ |
| CN108493192B (zh) * | 2018-06-04 | 2024-04-02 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN109003984B (zh) * | 2018-07-23 | 2021-11-02 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
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| JP2016092044A (ja) * | 2014-10-30 | 2016-05-23 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| CN106920794A (zh) * | 2017-03-08 | 2017-07-04 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| JP2020513164A (ja) * | 2017-03-08 | 2020-04-30 | ヤンツー・メモリー・テクノロジーズ・カンパニー・リミテッド | ３次元メモリデバイスのスルーアレイコンタクト構造 |
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