CN107731848B - 能够控制晶圆边缘形貌的三维存储器的制造方法 - Google Patents
能够控制晶圆边缘形貌的三维存储器的制造方法 Download PDFInfo
- Publication number
- CN107731848B CN107731848B CN201710729963.9A CN201710729963A CN107731848B CN 107731848 B CN107731848 B CN 107731848B CN 201710729963 A CN201710729963 A CN 201710729963A CN 107731848 B CN107731848 B CN 107731848B
- Authority
- CN
- China
- Prior art keywords
- etching
- metal
- bands
- groove
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 230000015654 memory Effects 0.000 title claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 76
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 18
- 239000010937 tungsten Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims description 61
- 239000002184 metal Substances 0.000 claims description 61
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000012876 topography Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 13
- 238000005137 deposition process Methods 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及能够控制晶圆边缘形貌的三维存储器的制造方法,该方法通过重新设置沟槽刻蚀的图形设计,将原本较长的条形沟槽改为彼此之间设有由一定长度的间隔带隔开设置的多个较短沟槽,紧固了整个沟槽区域的沟槽结构,避免其在后续的钨沉积过程中产生过大的形变。
Description
技术领域
本发明涉及半导体的制造工艺领域,特别涉及能够控制晶圆边缘形貌的三维存储器的制造方法。
背景技术
随着半导体技术的不断发展,目前存储器制造技术已经逐步从简单的平面结构过渡到较为复杂的三维结构,三维存储器的技术研发是国际研发的主流之一。
存储器的三维结构通常采用多层薄膜沉积、然后刻蚀形成高深宽比沟槽来实现。由于沟槽刻蚀区域相对较密集,刻蚀步骤完成后的后续热应力或高应力薄膜沉积等步骤会对沟槽刻蚀区域产生一定的形变影响,从而导致沟槽的宽度的不均一。这种不均一的现象,非常不利于后续的互联工艺,造成了良率的损失。
目前较为通用的方法为刻意增大沟槽线的宽度,使得其支撑更加牢固,但这样做就降低了芯片的存储密度。
发明内容
本发明的目的是为解决以上问题的至少一个,本发明提供一种控制圆晶边缘形貌的三维存储器的制造方法。
一种控制晶圆边缘形貌的方法,包括:沟槽刻蚀时,在晶圆的存储阵列区域的每条沟槽刻蚀带处均进行断点刻蚀,使得每条沟槽刻蚀带内均形成被间隔带隔开设置的多个沟槽,多个沟槽沿沟槽刻蚀带的长度排列。
其中,每条沟槽刻蚀带内的间隔带的数量相等并且一一对应设置,且相邻沟槽刻蚀带内对应设置的间隔带的连线垂直于沟槽刻蚀带。
其中,每条沟槽刻蚀带内的间隔带的数量相等并且一一对应设置,且相邻沟槽刻蚀带内对应设置的间隔带的连线斜交于沟槽刻蚀带。
其中,该制造方法还包括位于沟槽刻蚀步骤之前的步骤:
提供硅片,在硅片表面由下至上交替沉积氧化硅和氮化硅,对应形成由若干氧化硅栅氧化层和若干氮化硅假栅层交替设置组成的交替层。
沟道孔刻蚀,在交替层形成贯穿其内部的一排或多排沟道孔,形成晶圆的存储阵列区域,当沟道孔为一排时,相邻两个沟道孔之间的区域为沟槽刻蚀带,当沟道孔为多排时,相邻两排沟道孔之间的条形区域为沟槽刻蚀带。
该制造方法还包括位于沟槽刻蚀步骤之后的步骤:
假栅去除,将若干层氮化硅假栅层去除,形成若干层金属栅生成空间。
金属沉积,使得每层金属栅生成空间均充入金属形成金属层。
金属层回刻,回刻掉每层金属层中远离沟道孔一侧的部分金属层,剩余金属层形成金属栅。
在沟槽内先后沉积氧化硅和钨,形成金属钨墙。
其中,金属层回刻步骤中,回刻深度为a,每条沟槽刻蚀带内间隔带的长度L小于2a。
其中,沟道孔的排数为1、4、9中的一个。
其中,氧化硅栅氧化层和氮化硅假栅层的厚度均为10~80nm。
本发明具有以下有益效果:
在沟槽刻蚀的图形设计时,将原本一条长条形沟槽设计成若干间隔排列设置的相对较短的沟槽,这些较短的沟槽间的间隔带,对沟槽的外周起到了一定的支撑作用,当间隔带足够多时,就很容易将整个沟槽区域紧固在一起,从而在形成金属钨墙的过程中,使沟槽不会发生过多的形变。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1示出了根据本发明实施方式的普通工艺中沟槽刻蚀完毕的晶圆的截面SEM照片;
图2示出了根据本发明实施方式的普通工艺中金属钨墙生成完毕后的晶圆的截面SEM照片;
图3a~3e示出了根据本发明实施方式的能够控制晶圆边缘形貌的三维存储器的制造方法的晶圆的纵截面结构流程图;
图4和图5示出了根据本发明实施方式的能够控制晶圆边缘形貌的三维存储器的制造方法的沟槽刻蚀方案中间隔带分布的平面示意图;
图6示出了示出了根据本发明实施方式的能够控制晶圆边缘形貌的金属层回刻步骤中回刻方案的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
在现有的三维存储器的制造工艺中,刻蚀的沟槽往往为挨近且并排设置的多条高深宽比的长条形深槽。如图1所示,在刚开始完成深槽刻蚀之后,沟槽的宽度较为均一,而当继续后续的工艺之后,尤其是金属钨墙填充完成之后,沟槽的宽度往往发生较大的变化,变得宽窄不一,具体如图2所示。本发明通过将深槽刻蚀的版图进行重新修改设计,将长的条形深槽分解成为若干个间隔设置的短深槽,从而达到避免控制圆晶边缘形貌,避免沟槽走形的目的。
下面将结合附图3a~3e,通过具体实施例的方式,对本发明提供的三维存储器的制造方法进行具体的解释,其中附图3a~3e为本申请的制造方法的纵截面结构流程图,附图3a~3e中的每一张附图均表示在对应步骤中发生的结构变化。
如图3a~3e所示,本发明的三维存储的制造方法包括以下步骤:
提供硅片1,在硅片1表面由下至上交替沉积氮化硅和氧化硅,对应形成交替设置的若干层氮化硅假栅层10和若干层氧化硅栅氧化层20,若干层氮化硅假栅层10和若干层栅氧化层20构成交替层。氮化硅假栅层10的厚度和氧化硅栅氧化层的厚度20均位于10~80nm之间。沟道孔210刻蚀,在交替层2形成贯穿其内部的多排沟道孔210,形成晶圆的存储阵列区域,相邻两排沟道孔210之间的条形区域为沟槽刻蚀带。沟道孔210的排列数依据具体的需求而定,通常情况下为1,4,9,……或(1+m)2,m为大于等于零的正整数。需要说明的是,当沟道孔210的排列数为1时,沟槽刻蚀带的位置可以位于相邻两个沟道孔210之间。
沟槽220刻蚀,在晶圆的存储阵列区域的每条沟槽刻蚀带处均进行断点刻蚀,使得每条沟槽刻蚀带内均形成被间隔带隔开设置的多个沟槽220,多个沟槽220沿沟槽刻蚀带的长度排列。
假栅去除,将若干层氮化硅假栅层去除,在原若干层氮化硅假栅层的位置形成若干层金属栅生成空间。
金属沉积,在每层金属栅生成空间均充入金属钨,形成金属层230。
金属层230回刻,回刻掉每层金属层230中远离沟道孔210一侧的部分金属层,剩余金属层形成金属栅,如图6所示,金属层的回刻深度为a,a应大于等于每条沟槽刻蚀带内间隔带长度L的一半。
在沟槽内先后沉积氧化硅和金属钨,形成金属钨墙。
下面将结合附图3a~3e中的每一张附图解释在对应步骤中晶圆截面发生的结构变化。
图3a对应本发明的制造方法的沟槽刻蚀步骤。如图3a,在每相邻两排的沟道孔210之间的狭长地带(即沟槽刻蚀带)刻蚀多个沟槽220,同一狭长地带的沟槽220间隔设置,并成直线排列,不同的狭长地带内的沟槽的排列具有一定规律,在一个较优选的实施方式中,每条沟槽刻蚀带内的间隔带的数量相等并且一一对应设置,且相邻沟槽刻蚀带内对应设置的间隔带的连线垂直于沟槽刻蚀带,具体如图4所示。
需要说明的是,图4中圆点部分仅象征性表示位于同一条沟槽刻蚀带内相邻的两个沟槽之间的间隙(即本申请文件中的间隔带)的位置,不具有表示实际结构的意义,同样图4中的多条条形带仅象征性地表示狭长地带的位置,不具有表示实际结构的意义。
在另一个较优选的实施方式中,相邻两条沟槽刻蚀带内的沟槽呈交错设置,其中一条沟槽刻蚀带内的沟槽与另一沟槽刻蚀带内的相邻两个沟槽的间隔带的位置对应,具体如图5所示。同样地,图5中的圆点和条形仅表示间隔带和沟槽刻蚀带的位置,不具体表示实际结构的意义。以上两种形式的沟槽蚀刻的图形设计,每个沟槽的周围均设有多个隔离带加固,使整个晶圆的存储阵列区域结构紧凑,在随后的填充物沉积过程中不发生变形。
图3b对应本发明的制造方法的假栅去除步骤。将若干层氮化硅假栅层20去除,在相邻的氧化硅栅氧化层10之间形成金属栅生成空间,同一晶圆内设有若干层金属栅生成空间。图3c对应本发明的金属填充步骤,进行钨沉积,使得每个金属栅生成空间均充入金属钨形成金属层230,一块晶圆内设有若干层金属层230。沉积过程中,会有少量的金属钨沉积在沟槽的侧壁和交替层的表面,这些沉积需在后续步骤中进行去除。
图3d对应本发明的制造方法的金属层回刻步骤,回刻掉部分金属层,使得每层金属层中对应沟槽刻蚀带的位置形成通道100,剩余部分金属层形成金属栅240;为达到每层金属层中对应多个隔离带的多个位置能够被充分回刻,进而与相邻的沟槽连成通道100,金属层的回刻深度为a,a应大于等于每条沟槽刻蚀带内间隔带的长度L的一半,具体如图6所示。在此条件设置下,才能在回刻步骤中,将金属层230中的间隔带对应位置处的金属钨完全去除,从而避免漏电。需要说明的是,图6的箭头仅作为金属回刻方向的指向,并无实际意义。
图3e对应本发明的制造方法的金属钨墙的形成步骤。如图3e,先在各沟槽内填充氧化硅,填满金属层230的间隔带的对应位置处的空隙,并在各沟槽的侧壁形成氧化硅侧墙250。然后向沟槽内继续沉积钨,填满沟槽的空隙,形成钨墙260。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (4)
1.控制晶圆边缘形貌的三维存储器的制造方法,其特征在于,包括:
沟槽刻蚀时,在晶圆的存储阵列区域的每条沟槽刻蚀带处均进行断点刻蚀,使得每条沟槽刻蚀带内均形成被间隔带隔开设置的多个沟槽,所述多个沟槽沿所述沟槽刻蚀带的长度排列;
其中,每条沟槽刻蚀带内的间隔带的数量相等并且一一对应设置,且相邻沟槽刻蚀带内对应设置的间隔带的连线垂直于所述沟槽刻蚀带;或
每条沟槽刻蚀带内的间隔带的数量相等并且一一对应设置,且相邻沟槽刻蚀带内对应设置的间隔带的连线斜交于所述沟槽刻蚀带。
2.如权利要求1所述的制造方法,其特征在于,所述制造方法还包括位于沟槽刻蚀步骤之前的步骤:
提供硅片,在硅片表面由下至上交替沉积氧化硅和氮化硅,对应形成由若干氧化硅栅氧化层和若干氮化硅假栅层交替设置组成的交替层;
沟道孔刻蚀,在交替层形成贯穿其内部的一排或多排沟道孔,形成晶圆的存储阵列区域,当沟道孔为一排时,相邻两个沟道孔之间的区域为沟槽刻蚀带,当沟道孔为多排时,相邻两排沟道孔之间的条形区域为沟槽刻蚀带;
所述制造方法还包括位于沟槽刻蚀步骤之后的步骤:
假栅去除,将若干层氮化硅假栅层去除,形成若干层金属栅生成空间;
金属沉积,使得每层金属栅生成空间均充入所述金属形成金属层;
金属层回刻,回刻掉每层金属层中远离沟道孔一侧的部分金属层,剩余金属层形成金属栅;
先后沉积氧化硅和钨,在沟槽内形成金属钨墙;
其中,金属层回刻步骤中,回刻深度为a,每条沟槽刻蚀带内所述间隔带的长度L小于2a。
3.如权利要求2所述的制造方法,其特征在于,
沟道孔的排数为1、4、9中的一个。
4.如权利要求2所述的制造方法,其特征在于,
氧化硅栅氧化层和氮化硅假栅层的厚度均为10~80nm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710729963.9A CN107731848B (zh) | 2017-08-23 | 2017-08-23 | 能够控制晶圆边缘形貌的三维存储器的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710729963.9A CN107731848B (zh) | 2017-08-23 | 2017-08-23 | 能够控制晶圆边缘形貌的三维存储器的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107731848A CN107731848A (zh) | 2018-02-23 |
CN107731848B true CN107731848B (zh) | 2020-04-14 |
Family
ID=61204701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710729963.9A Active CN107731848B (zh) | 2017-08-23 | 2017-08-23 | 能够控制晶圆边缘形貌的三维存储器的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107731848B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3827461B1 (en) * | 2018-10-18 | 2023-08-02 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device having zigzag slit structures and method for forming the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103872126A (zh) * | 2012-12-18 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率mosfet器件 |
CN104465406A (zh) * | 2014-12-29 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | Rfldmos器件阵列版图中超深沟槽的排列方法 |
US9666594B2 (en) * | 2014-09-05 | 2017-05-30 | Sandisk Technologies Llc | Multi-charge region memory cells for a vertical NAND device |
CN106847820A (zh) * | 2017-03-07 | 2017-06-13 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
-
2017
- 2017-08-23 CN CN201710729963.9A patent/CN107731848B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103872126A (zh) * | 2012-12-18 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率mosfet器件 |
US9666594B2 (en) * | 2014-09-05 | 2017-05-30 | Sandisk Technologies Llc | Multi-charge region memory cells for a vertical NAND device |
CN104465406A (zh) * | 2014-12-29 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | Rfldmos器件阵列版图中超深沟槽的排列方法 |
CN106847820A (zh) * | 2017-03-07 | 2017-06-13 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN107731848A (zh) | 2018-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8759890B2 (en) | Semiconductor device with buried bit lines and method for fabricating the same | |
CN102150253A (zh) | 自对准沟槽的形成方法 | |
WO2021232936A1 (zh) | 半导体结构及其制备方法 | |
EP3449501A1 (en) | Reduced size split gate non-volatile flash memory cell and method of making same | |
US8377813B2 (en) | Split word line fabrication process | |
US20060022299A1 (en) | Semiconductor device with trench type device isolation layer and method for fabricating the same | |
CN103011048A (zh) | 隔离结构、具有其的半导体器件及制造该隔离结构的方法 | |
CN101996999A (zh) | 一种具有扩展型沟槽的dram结构及其制作方法 | |
CN110676221B (zh) | 半导体元件及其制作方法 | |
CN114667602A (zh) | 三维存储器及其制作方法 | |
CN107731848B (zh) | 能够控制晶圆边缘形貌的三维存储器的制造方法 | |
CN103855079A (zh) | 埋入式字元线结构及其形成方法 | |
KR20130015694A (ko) | 3차원 구조의 비휘발성 메모리 소자 제조 방법 | |
KR100430377B1 (ko) | 반도체장치의 제조방법 및 반도체장치의 설계방법 | |
CN112563286A (zh) | 半导体器件的制作方法 | |
CN107731733B (zh) | 沟槽外延的填充方法 | |
CN102623339A (zh) | 改善双层栅mos结构的中间氧化层厚度均匀性的方法 | |
CN106206585B (zh) | 自对准埋入式字线隔离结构的形成方法 | |
KR100898220B1 (ko) | 반도체 소자 및 그 제조방법 | |
CN210607187U (zh) | 存储器 | |
CN111564407B (zh) | 一种互连结构的形成方法及互连结构 | |
KR100546167B1 (ko) | Sti cmp 공정에서 발생하는 잔여 질화막 두께변화량 감소 방법 및 이를 이용한 반도체 소자의 소자분리막 제조 방법 | |
CN108666318B (zh) | 形成三维存储器的下部半导体图案的方法以及三维存储器 | |
CN112614845B (zh) | 存储器的制作方法 | |
WO2021232937A1 (zh) | 半导体结构的制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |