CN108493192B - 三维存储器及其制造方法 - Google Patents
三维存储器及其制造方法 Download PDFInfo
- Publication number
- CN108493192B CN108493192B CN201810562651.8A CN201810562651A CN108493192B CN 108493192 B CN108493192 B CN 108493192B CN 201810562651 A CN201810562651 A CN 201810562651A CN 108493192 B CN108493192 B CN 108493192B
- Authority
- CN
- China
- Prior art keywords
- layer
- sacrificial
- dimensional memory
- substrate
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 56
- 239000010410 layer Substances 0.000 claims abstract description 285
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 230000008719 thickening Effects 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims description 31
- 239000011810 insulating material Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000011800 void material Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000003860 storage Methods 0.000 abstract description 15
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 241001391944 Commicarpus scandens Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器，包括：衬底；堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面；绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极。本发明避免了三维存储器易出现失效的问题，提高了三维存储器的存储性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。
一般来说，三维存储器包括由栅极和绝缘层交替堆叠形成的堆叠结构，插塞(Contact)在堆叠结构的台阶区域与栅极电连接。但是，在三维存储器的实际制造过程中，为了实现插塞与堆叠结构中的栅极之间的良好电连接，首先需要在覆盖所述堆叠结构的介质层中刻蚀通孔直至所述台阶区域的栅极表面，然后再在所述通孔中填充用于形成插塞的金属材料。然而，在通孔刻蚀过程中，极易造成栅极击穿，使得通孔穿过两层栅极之间的绝缘层。在这种情况下，于所述通孔中填充用于形成插塞的金属材料后，会导致不同栅极层之间的短接，从而使得对存储单元的控制错误，引发存储失效。
因此，如何提高三维存储器的存储性能，避免存储失效，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器及其制造方法，用于解决现有的三维存储器易出现存储失效的问题，以提高三维存储器的存储性能。
为了解决上述问题，本发明提供了三维存储器，包括：
衬底；
堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；
所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面；
绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极。
优选的，所述栅极具有厚度均匀的栅极本体部，所述增厚部位于所述栅极本体部之上；
所述增厚部的边缘沿水平方向突出于所述栅极本体部的边缘。
优选的，所述栅极本体部的厚度为5nm～25nm，所述增厚部的厚度为15nm～35nm。
优选的，位于台阶区域的所述栅极与插塞的一端连接，所述插塞的另一端与互连结构连接；
若干层所述栅极沿垂直于所述衬底的方向依次排列；
相邻的两个第奇数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于另一层所述栅极的边缘，与所述第奇数层的所述栅极连接的插塞沿第一方向排列。
优选的，相邻的两个第偶数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于所述另一层所述栅极的边缘，与所述第偶数层的所述栅极连接的插塞沿第二方向排列；
所述第一方向与所述第二方向呈设定角。
优选的，所述原子层沉积层的材料为二氧化硅。
优选的，所述原子层沉积层的厚度为5nm～20nm。
优选的，所述三维存储器为3D NAND存储器。
优选的，所述层间绝缘层为化学气相沉积层。
优选的，还包括：至少覆盖若干层台阶的介电层，所述介电层为HDP层或FSG层；
所述介电层至少与所述原子层沉积层、增厚部接触。
为了解决上述问题，本发明还提供了一种三维存储器的制造方法，包括如下步骤：
提供一衬底；
在所述衬底上形成堆叠层，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层与牺牲层，所述堆叠层的端部具有阶梯区域，所述阶梯区域包括若干层阶梯；
形成绝缘的原子层沉积层，所述原子层沉积层至少覆盖所述阶梯的侧壁；
形成位于所述阶梯的顶面上的牺牲增厚部，所述牺牲增厚部至少与所述牺牲层接触；
形成穿过所述堆叠层的栅线隔槽；
去除所述堆叠层中的牺牲层和牺牲增厚部，形成空隙区域；
填充导电层于所述空隙区域，形成栅极。
优选的，形成绝缘的原子层沉积层的具体步骤包括：
采用原子层沉积工艺沉积绝缘材料层于所述阶梯的表面；
去除位于所述阶梯顶面的绝缘材料层和层间绝缘层，以暴露位于所述阶梯顶面的牺牲层，残留在所述阶梯侧壁的绝缘材料层形成所述原子层沉积层。
优选的，采用第一干法刻蚀工艺去除位于所述阶梯顶面的绝缘材料层和层间绝缘层，且所述第一干法刻蚀工艺对所述阶梯顶面的绝缘材料层的刻蚀速率大于对所述阶梯侧壁表面的绝缘材料层的刻蚀速率。
优选的，形成位于所述阶梯的顶面上的牺牲增厚部的具体步骤包括：
沉积牺牲材料层于已暴露牺牲层和原子层沉积层的所述阶梯表面；；
去除沉积于所述原子层沉积层表面的牺牲材料层，残留在所述阶梯顶面的牺牲材料层形成所述牺牲增厚部。
优选的，采用第二干法刻蚀工艺去除沉积于所述原子层沉积层表面的牺牲材料层，且所述第二干法刻蚀工艺对所述原子层沉积层表面的牺牲材料层的刻蚀速率大于对所述阶梯顶面的牺牲材料层的刻蚀速率。
优选的，所述层间绝缘层采用化学气相沉积工艺形成。
优选的，还包括如下步骤：
形成介电层，所述介电层至少覆盖所述若干层阶梯；所述介电层为HDP层或FSG层；所述介电层至少与所述原子层沉积层、所述牺牲增厚部接触。
优选的，所述三维存储器为3D NAND存储器。
本发明提供的三维存储器及其制造方法，通过增加堆叠结构端部栅极的厚度，增大了插塞通孔的刻蚀窗口，避免了插塞与栅极端部连接时易发生击穿的现象，避免了三维存储器易出现失效的问题，提高了三维存储器的存储性能；同时，在堆叠结构端部的台阶侧壁形成原子层沉积层，实现了相邻两层台阶中栅极的电性隔离，避免了在增加堆叠结构端部的栅极厚度时栅极材料残留于台阶侧壁，从而防止了相邻台阶之间栅极的短接，确保了三维存储器存储性能的稳定。
附图说明
附图1是本发明具体实施方式中三维存储器的结构示意图；
附图2是本发明具体实施方式中三维存储器的制造方法流程图；
附图3A-3F是本发明具体实施方式中三维存储器制造过程中的主要工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其制造方法的具体实施方式做详细说明。
三维存储器中具有堆叠结构，所述堆叠结构包括若干层交替排列的栅极和层间绝缘层。所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域，所述核心区域用于数据的存储，所述台阶区域用于与金属插塞的一端连接，金属插塞的另一端用于与互连结构连接。在对位于台阶区域的栅极进行刻蚀以形成插塞通孔的过程中，极易将栅极层击穿，从而导致在通孔中填充金属形成插塞后，相邻层的栅极出现短接，引发存储单元的控制失效。由于核心区域栅极的厚度影响三维存储器制备的众多工艺参数，故不能轻易改动。而台阶区域的栅极厚度可以通过工艺来调整。一般来说，台阶区域栅极层的厚度越厚，通孔刻蚀工艺的窗口越大，从而越不容易出现相邻栅极通过通孔导通的问题。
然而，增加台阶区域栅极层的厚度无法有效实施，主要问题是：一方面，通过直接沉积牺牲层的方法增加牺牲层的厚度，会使台阶顶面和侧壁都覆盖有牺牲层，而台阶的顶面和侧壁是近乎垂直的角度关系，侧壁表面沉积的牺牲层难以通过刻蚀的方法去除，从而使得相邻栅极易通过侧壁导通，造成存储器的失效；另一方面，如果通过增大刻蚀量的方法去除侧壁表面沉积的牺牲层，容易造成相邻台阶在连接角落出现较大的缺口，导致下层台阶中的牺牲层被夹断呈孤岛，最终导致下层台阶中的栅极连线失效。
为了解决上述问题，本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式中三维存储器的结构示意图。本具体实施方式中的三维存储器优选为3D NAND存储器。
如图1所示，本具体实施方式提供的三维存储器，包括：衬底20、形成于所述衬底20之上的堆叠结构以及绝缘的原子层沉积层23。所述堆叠结构，包括沿垂直于所述衬底20的方向交替堆叠的栅极25和层间绝缘层21，并具有位于端部的若干层台阶；所述栅极25具有沿自所述衬底20指向所述堆叠结构的方向突出的增厚部251，所述增厚部251位于所述台阶的顶面。所述原子层沉积层23，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极25。本具体实施方式中的所述层间绝缘层21优选为化学气相沉积层。
优选的，所述原子层沉积层23的材料为二氧化硅。更优选的，所述原子层沉积层23的厚度为5nm～20nm。
所述堆叠结构由所述栅极25与所述层间绝缘层21沿垂直于所述衬底20的方向交替堆叠构成。所述堆叠结构的堆叠层数可以是32层、64层、96层或者其他层数，本领域技术人员可以根据实际需要进行设定。一般来说，堆叠层数越多，所述三维存储器的集成度越高。
具体来说，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域，所述核心区域用于信息的存储，所述台阶区域中的栅极25用于与插塞(图中未示出)的一端连接，所述插塞的另一端用于与互连结构(图中未示出)连接。在所述堆叠结构中，相邻的一层层间绝缘层21与一层栅极25组成一个绝缘/栅极层对。所述台阶区域包括沿垂直于所述衬底20的方向排列的若干层台阶，每层台阶包括一个绝缘/栅极层对或者多个绝缘/栅极层对，且下层台阶中的绝缘/栅极层对沿水平方向突出于上层台阶中的绝缘/栅极层对。
本具体实施方式通过在所述台阶的侧壁形成原子层沉积层23，避免在形成增厚部的过程中出现相邻两层台阶中的栅极通过台阶侧壁导通的现象，也避免了过刻蚀导致的栅极夹断，在有效增加台阶区域栅极厚度的同时，确保了三维存储器存储性能的稳定，防止了存储失效的发生。
优选的，所述栅极25具有厚度均匀的栅极本体部252，所述增厚部251位于所述栅极本体部252之上；所述增厚部251的边缘沿水平方向突出于所述栅极本体部252的边缘。更优选的，所述栅极本体部252的厚度为5nm～25nm，所述增厚部251的厚度为15nm～35nm。
其中，所述栅极本体部252与所述增厚部251的材料优选为相同，以简化所述三维存储器的制造工艺。通过将所述增厚部251的边缘沿水平方向突出于所述栅极本体部252的边缘，增大了栅极的整体长度，进而增大了所述栅极25用于刻蚀的窗口范围，降低了对准难度，进一步提高了三维存储器的生产效率和成品率。
为了实现各层栅极与位线的连接，避免相邻插塞之间的电信号干扰，优选的，位于台阶区域的所述栅极25与插塞的一端连接，所述插塞的另一端与互连结构连接；若干层所述栅极25沿垂直于所述衬底20的方向依次排列；相邻的两个第奇数层所述栅极25中，较靠近所述衬底20的所述栅极25的边缘沿水平方向突出于另一层所述栅极25的边缘，与所述第奇数层的所述栅极25连接的插塞沿第一方向排列。
更优选的，相邻的两个第偶数层所述栅极25中，较靠近所述衬底20的所述栅极25的边缘沿水平方向突出于所述另一层所述栅极25的边缘，与所述第偶数层的所述栅极25连接的插塞沿第二方向排列；所述第一方向与所述第二方向呈设定角。更优选的，所述设定角为90度。
具体来说，与每一所述第奇数层的所述栅极连接的插塞均与所述衬底20垂直，与多个所述第奇数层的所述栅极连接的多个插塞在与所述衬底20平行的平面内沿第一方向延伸；与每一所述第偶数层的所述栅极连接的插塞也均与所述衬底20垂直，与多个所述第偶数层的所述栅极连接的多个插塞在与所述衬底20平行的平面内沿第二方向延伸。所述第一方向与所述第二方向呈设定角，以避免对相邻层字线之间的信号干扰。
优选的，本具体实施方式提供的三维存储器还包括：至少覆盖所述若干层台阶的介电层，所述介电层为HDP(High Density Plasma，高密度等离子体)层或FSG(FluorinatedSilicate Glass，掺氟硅玻璃)层；所述介电层至少与所述原子层沉积层23、增厚部251接触。
为了解决上述问题，本具体实施方式还提供了一种三维存储器的制造方法。附图2是本发明具体实施方式中三维存储器的制造方法流程图，附图3A-3F是本发明具体实施方式中三维存储器制造过程中的主要工艺截面示意图。本具体实施方式所述的三维存储器优选为所述三维存储器为3D NAND存储器。
如图2、3A-3F所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：
步骤S11，提供一衬底20。所述衬底20可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)或GOI(Germanium On Insulator，绝缘体上锗)等。在本具体实施方式中，所述衬底20优选为硅衬底，用于支撑在其上的器件结构。
步骤S12，在所述衬底20上形成堆叠层，所述堆叠层包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层21与牺牲层22，所述堆叠层的端部具有阶梯区域，所述阶梯区域包括若干层阶梯，如图3A所示。其中，所述堆叠层中的所述层间绝缘层21优选采用化学气相沉积工艺形成。
在所述堆叠层中，相邻的一层层间绝缘层21与一层牺牲层22组成绝缘/牺牲层对。所述阶梯区域包括沿垂直于所述衬底20的方向堆叠的若干层阶梯，每层阶梯具有一个绝缘/牺牲层对或多个绝缘/牺牲层对，且下层阶梯中的绝缘/牺牲层对沿水平方向突出于上层阶梯中的绝缘/牺牲层对。所述层间绝缘层21的材料可以是但不限于氧化物，所述牺牲层22的材料可以是但不限于氮化物。
步骤S13，形成绝缘的原子层沉积层23，所述原子层沉积层23至少覆盖所述阶梯的侧壁，如图3C所示。
优选的，形成绝缘的原子层沉积层23的具体步骤包括：
(a)采用原子层沉积(Atomic Layer Deposition，ALD)工艺沉积绝缘材料层231于所述阶梯的表面，如图3B所示。
与化学沉积工艺、物理沉积工艺等其他工艺形成的膜层相比，本具体实施方式采用原子层沉积工艺沉积绝缘材料层于所述阶梯的表面具有如下优势：一方面，原子层沉积工艺形成的膜层密度较大、覆盖性更好，能够更有效的电性隔离相邻两层台阶中的栅极；另一方面，由于阶梯区域结构的限制，相邻两层阶梯中，较靠近衬底20的阶梯顶面与另一阶梯侧壁呈近乎垂直的关系，采用其他工艺难以在阶梯的整个侧壁表面进行绝缘材料层沉积，而原子层沉积工艺却可以克服这一问题，在所述阶梯的侧壁形成致密的绝缘材料层。
(b)去除位于所述阶梯顶面的绝缘材料层231和层间绝缘层21，以暴露位于所述阶梯顶面的牺牲层22，残留在所述阶梯侧壁的绝缘材料层231形成所述原子层沉积层23，如图3C所示。
其中，去除位于所述阶梯顶面的绝缘材料层231和层间绝缘层21的具体方法，可以是但不限于干法刻蚀或湿法刻蚀。
具体来说，采用第一干法刻蚀工艺去除位于所述阶梯顶面的绝缘材料层和层间绝缘层21，且所述第一干法刻蚀工艺对所述阶梯顶面的绝缘材料层的刻蚀速率大于对所述阶梯侧壁表面的绝缘材料层的刻蚀速率。在刻蚀所述绝缘材料层的过程中，采用各向异性控制，通过抓取刻蚀终点信号(Endpoint-Signal)准确控制所述阶梯侧壁与所述阶梯顶面的刻蚀速率，实现在去除所述阶梯顶面绝缘材料层的同时，保留所述阶梯侧壁表面的绝缘材料层以形成所述原子层沉积层23。
步骤S14，形成位于所述阶梯的顶面上的牺牲增厚部24，所述牺牲增厚部24至少与所述牺牲层22接触，如图3E所示。
为了进一步提高三维存储器的存储性能，避免存储失效，优选的，形成位于所述阶梯的顶面上的牺牲增厚部的具体步骤包括：
(Ⅰ)沉积牺牲材料层241于已暴露牺牲层22和原子层沉积层23的所述阶梯表面，如图3D所示；
(Ⅱ)去除沉积于所述原子层沉积层23表面的牺牲材料层241，残留在所述阶梯顶面的牺牲材料层241形成所述牺牲增厚部24，如图3E所示。
更优选的，采用第二干法刻蚀工艺去除沉积于所述原子层沉积层23表面的牺牲材料层241，且所述第二干法刻蚀工艺对所述原子层沉积层23表面的牺牲材料层的刻蚀速率大于对所述阶梯顶面的牺牲材料层的刻蚀速率。具体来说，在刻蚀所述牺牲材料层的过程中，采用各向异性控制，通过抓取刻蚀终点信号(Endpoint-Signal)准确控制所述阶梯侧壁与所述阶梯顶面的刻蚀速率，实现在去除所述原子层沉积层23表面的牺牲材料层的同时，保留所述阶梯顶面的牺牲材料层，从而形成牺牲增厚部24。
步骤S15，形成穿过所述堆叠层的栅线隔槽。所述栅线隔槽用于将所述三维存储器中的一个块存储区划分为若干指存储区；阵列共源极位于所述栅线隔槽内。
步骤S16，去除所述堆叠层中的牺牲层22和牺牲增厚部24，形成空隙区域。其中，去除所述堆叠层中的牺牲层22和牺牲增厚部24的具体方式，可以是采用酸性刻蚀液进行湿法刻蚀。
步骤S17，填充导电层于所述空隙区域，形成栅极25，如图3F所示。其中，所述导电层的材料优选为钨。具体来说，所述栅极25包括增厚部251和本体部252，所述增厚部251位于所述本体部252的端部。所述增厚部251是在去除所述牺牲增厚部24后形成的空隙区域内填充所述导电层形成的；所述本体部是在去除所述牺牲层22后形成的空隙区域内填充所述导电层形成的。
为了确保所述堆叠层上方结构的平坦性，确保后续工艺的实施，优选的，本具体实施方式提供的三维存储器制造方法，还包括如下步骤：
形成介电层，所述介电层至少覆盖所述若干层阶梯；所述介电层为HDP层或FSG层；所述介电层至少与所述原子层沉积层23、所述牺牲增厚部24接触。
在本具体实施方式中，所述介电层可以是采用HDP工艺沉积介电材料形成的膜层；也可以是采用FSG作为沉积材料沉积形成的膜层。
优选的，所述栅极的端部与插塞的一端连接，所述插塞的另一端用于与互连结构连接；若干层所述栅极沿垂直于所述衬底的方向依次排列；相邻的两个第奇数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于另一层所述栅极的边缘，与所述第奇数层的所述字线连接的插塞沿第一方向排列。
更优选的，相邻的两个第偶数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于所述另一层所述栅极的边缘，与所述第偶数层的所述栅极连接的插塞沿第二方向排列；所述第一方向与所述第二方向呈设定角。更优选的，所述设定角为90度。
本具体实施方式提供的三维存储器及其制造方法，通过增加堆叠层中牺牲层的厚度，使得后续生成的栅极在端部的厚度增加，避免了插塞与栅极端部连接时易发生击穿的现象，避免了三维存储器易出现失效的问题，提高了三维存储器的存储性能；同时，在沉积用于增加牺牲层厚度的牺牲材料层之前，在堆叠层台阶的侧壁表面形成了原子层沉积层，避免了牺牲材料层残留于台阶侧壁，进而实现了相邻两层台阶中的栅极的电性隔离，确保了三维存储器存储性能的稳定。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (14)
1.一种三维存储器，其特征在于，包括：
衬底；
堆叠结构，形成于所述衬底之上，包括沿垂直于所述衬底的方向交替堆叠的栅极和层间绝缘层，并具有位于端部的若干层台阶；
所述栅极具有沿自所述衬底指向所述堆叠结构的方向突出的增厚部，所述增厚部位于所述台阶的顶面，所述栅极具有厚度均匀的栅极本体部，所述增厚部位于所述栅极本体部之上，所述增厚部的边缘沿水平方向突出于所述栅极本体部的边缘；
绝缘的原子层沉积层，与所述台阶的侧壁接触以用于电性隔离相邻两层台阶中的所述栅极，对于相邻的两层台阶，所述原子层沉积层的一端位于一层所述台阶中的所述层间绝缘层的表面、另一端与另一层所述台阶中的所述增厚部的底面接触；
位于台阶区域的所述栅极与插塞的一端连接，所述插塞的另一端与互连结构连接；
若干层所述栅极沿垂直于所述衬底的方向依次排列；
相邻的两个第奇数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于另一层所述栅极的边缘，与所述第奇数层的所述栅极连接的插塞沿第一方向排列，与每一所述第奇数层的所述栅极连接的插塞均与所述衬底垂直。
2.根据权利要求1所述的三维存储器，其特征在于，所述栅极本体部的厚度为5nm~25nm，所述增厚部的厚度为15nm~35nm。
3.根据权利要求1所述的三维存储器，其特征在于，相邻的两个第偶数层所述栅极中，较靠近所述衬底的所述栅极的边缘沿水平方向突出于所述另一层所述栅极的边缘，与所述第偶数层的所述栅极连接的插塞沿第二方向排列；
所述第一方向与所述第二方向呈设定角。
4.根据权利要求1所述的三维存储器，其特征在于，所述原子层沉积层的材料为二氧化硅。
5.根据权利要求4所述的三维存储器，其特征在于，所述原子层沉积层的厚度为5nm~20nm。
6.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器为3D NAND存储器。
7.根据权利要求1所述的三维存储器，其特征在于，所述层间绝缘层为化学气相沉积层。
8.根据权利要求1所述的三维存储器，其特征在于，还包括：至少覆盖所述若干层台阶的介电层，所述介电层为HDP层或FSG层；
所述介电层至少与所述原子层沉积层、增厚部接触。
9.一种如权利要求1所述的三维存储器的制造方法，其特征在于，包括如下步骤：
提供一衬底；
在所述衬底上形成堆叠层，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层与牺牲层，所述堆叠层的端部具有阶梯区域，所述阶梯区域包括若干层阶梯；
采用原子层沉积工艺沉积绝缘材料层于所述阶梯的表面；
采用第一干法刻蚀工艺去除位于所述阶梯顶面的绝缘材料层和层间绝缘层，且所述第一干法刻蚀工艺对所述阶梯顶面的绝缘材料层的刻蚀速率大于对所述阶梯侧壁表面的绝缘材料层的刻蚀速率，以暴露位于所述阶梯顶面的牺牲层，残留在所述阶梯侧壁的绝缘材料层形成原子层沉积层，对于相邻的两层台阶，所述原子层沉积层的一端位于一层所述台阶中的所述层间绝缘层的表面、另一端与另一层所述台阶中的所述增厚部的底面接触；
形成位于所述阶梯的顶面上的牺牲增厚部，所述牺牲增厚部至少与所述牺牲层接触；
形成穿过所述堆叠层的栅线隔槽；
去除所述堆叠层中的牺牲层和牺牲增厚部，形成空隙区域；
填充导电层于所述空隙区域，形成栅极，所述栅极具有厚度均匀的栅极本体部，所述增厚部位于所述栅极本体部之上，所述增厚部的边缘沿水平方向突出于所述栅极本体部的边缘。
10.根据权利要求9所述的三维存储器的制造方法，其特征在于，形成位于所述阶梯的顶面上的牺牲增厚部的具体步骤包括：
沉积牺牲材料层于已暴露牺牲层和原子层沉积层的所述阶梯表面；
去除沉积于所述原子层沉积层表面的牺牲材料层，残留在所述阶梯顶面的牺牲材料层形成所述牺牲增厚部。
11.根据权利要求10所述的三维存储器的制造方法，其特征在于，采用第二干法刻蚀工艺去除沉积于所述原子层沉积层表面的牺牲材料层，且所述第二干法刻蚀工艺对所述原子层沉积层表面的牺牲材料层的刻蚀速率大于对所述阶梯顶面的牺牲材料层的刻蚀速率。
12.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述层间绝缘层采用化学气相沉积工艺形成。
13.根据权利要求9所述的三维存储器的制造方法，其特征在于，还包括如下步骤：
形成介电层，所述介电层至少覆盖所述若干层阶梯；所述介电层为HDP层或FSG层；所述介电层至少与所述原子层沉积层、所述牺牲增厚部接触。
14.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述三维存储器为3DNAND存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810562651.8A CN108493192B (zh) | 2018-06-04 | 2018-06-04 | 三维存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810562651.8A CN108493192B (zh) | 2018-06-04 | 2018-06-04 | 三维存储器及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108493192A CN108493192A (zh) | 2018-09-04 |
| CN108493192B true CN108493192B (zh) | 2024-04-02 |
Family
ID=63341974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810562651.8A Active CN108493192B (zh) | 2018-06-04 | 2018-06-04 | 三维存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108493192B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109244077B (zh) * | 2018-09-05 | 2020-07-03 | 长江存储科技有限责任公司 | 三维存储器的制作方法 |
| CN108831886A (zh) * | 2018-09-21 | 2018-11-16 | 长江存储科技有限责任公司 | 三维存储器 |
| WO2020073184A1 (en) | 2018-10-09 | 2020-04-16 | Yangtze Memory Technologies Co., Ltd. | Inter-deck plug in three-dimensional memory device and method for forming same |
| KR102613951B1 (ko) | 2018-10-18 | 2023-12-13 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 지그재그 슬릿 구조를 갖는 3차원 메모리 장치 및 이를 형성하기 위한 방법 |
| WO2020113538A1 (en) * | 2018-12-07 | 2020-06-11 | Yangtze Memory Technologies Co., Ltd. | Staircase and contact structures for three-dimensional memory |
| CN109716521A (zh) | 2018-12-12 | 2019-05-03 | 长江存储科技有限责任公司 | 用于三维存储器件的接触结构 |
| CN112670299B (zh) * | 2019-09-29 | 2023-09-19 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| KR20210039183A (ko) * | 2019-10-01 | 2021-04-09 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| CN111033729A (zh) * | 2019-11-05 | 2020-04-17 | 长江存储科技有限责任公司 | 用于在三维存储器件中形成阶梯的方法和结构 |
| CN111952319A (zh) * | 2020-08-21 | 2020-11-17 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN112038347B (zh) * | 2020-09-10 | 2022-10-04 | 长江存储科技有限责任公司 | 三维存储器及三维存储器制作方法 |
| CN112164696B (zh) * | 2020-09-24 | 2022-01-25 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112687695A (zh) * | 2020-12-24 | 2021-04-20 | 长江存储科技有限责任公司 | 一种三维存储器的制造方法 |
| CN113013174A (zh) * | 2021-03-26 | 2021-06-22 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104733462A (zh) * | 2013-12-20 | 2015-06-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104979313A (zh) * | 2014-04-08 | 2015-10-14 | 三星电子株式会社 | 具有导电衬垫的半导体器件及三维半导体器件 |
| CN107579039A (zh) * | 2017-08-31 | 2018-01-12 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107768377A (zh) * | 2016-08-16 | 2018-03-06 | 三星电子株式会社 | 半导体装置 |
| CN107863350A (zh) * | 2017-11-21 | 2018-03-30 | 中国科学院微电子研究所 | 一种三维存储器及其制备方法 |
| CN107968094A (zh) * | 2017-11-21 | 2018-04-27 | 长江存储科技有限责任公司 | 一种用于3d nand闪存的台阶结构成形工艺 |
| CN208298828U (zh) * | 2018-06-04 | 2018-12-28 | 长江存储科技有限责任公司 | 三维存储器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102424720B1 (ko) * | 2015-10-22 | 2022-07-25 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| KR102508897B1 (ko) * | 2015-12-17 | 2023-03-10 | 삼성전자주식회사 | 수직형 메모리 소자 및 그 형성 방법 |
-
2018
- 2018-06-04 CN CN201810562651.8A patent/CN108493192B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104733462A (zh) * | 2013-12-20 | 2015-06-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104979313A (zh) * | 2014-04-08 | 2015-10-14 | 三星电子株式会社 | 具有导电衬垫的半导体器件及三维半导体器件 |
| CN107768377A (zh) * | 2016-08-16 | 2018-03-06 | 三星电子株式会社 | 半导体装置 |
| CN107579039A (zh) * | 2017-08-31 | 2018-01-12 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107863350A (zh) * | 2017-11-21 | 2018-03-30 | 中国科学院微电子研究所 | 一种三维存储器及其制备方法 |
| CN107968094A (zh) * | 2017-11-21 | 2018-04-27 | 长江存储科技有限责任公司 | 一种用于3d nand闪存的台阶结构成形工艺 |
| CN208298828U (zh) * | 2018-06-04 | 2018-12-28 | 长江存储科技有限责任公司 | 三维存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108493192A (zh) | 2018-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108493192B (zh) | 三维存储器及其制造方法 | |
| EP3420591B1 (en) | Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof | |
| CN106876397B (zh) | 三维存储器及其形成方法 | |
| CN108140645B (zh) | 具有凹陷的非活性的半导体沟道截面的3d半圆形垂直nand串 | |
| US10249640B2 (en) | Within-array through-memory-level via structures and method of making thereof | |
| CN106024794B (zh) | 半导体器件及其制造方法 | |
| US9379134B2 (en) | Semiconductor memory devices having increased distance between gate electrodes and epitaxial patterns and methods of fabricating the same | |
| CN108766971B (zh) | 三维存储器及其制造方法 | |
| KR101731060B1 (ko) | 수직형 반도체 소자 및 그 제조 방법 | |
| KR20130127793A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20110029672A (ko) | 반도체 소자 및 그 형성방법 | |
| CN110299366B (zh) | 三维存储器及其形成方法 | |
| US11257708B2 (en) | Gap-fill layers, methods of forming the same, and semiconductor devices manufactured by the methods of forming the same | |
| CN109411475A (zh) | 存储器及其形成方法 | |
| US20230422474A1 (en) | Memory and forming method thereof | |
| CN208298828U (zh) | 三维存储器 | |
| CN109273456B (zh) | 三维存储器的制造方法 | |
| CN106469725B (zh) | 存储元件及其制造方法 | |
| CN114388519A (zh) | 三维存储器及其制备方法 | |
| CN108933145B (zh) | 三维存储器 | |
| US20230413512A1 (en) | Memory and forming method thereof | |
| US20240057326A1 (en) | Semiconductor device and fabrication method therefor | |
| CN113517298B (zh) | 三维存储器、其制作方法及具有其的存储系统 | |
| CN113838852B (zh) | 半导体存储装置及其形成方法 | |
| US20240172421A1 (en) | Semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |