KR101731060B1 - 수직형 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

수직형 반도체 소자 및 그 제조 방법에서, 수직형 반도체 소자는 기판 상부면과 접촉하면서 상기 기판 상부면 위로 돌출되는 반도체 패턴을 포함한다. 상기 반도체 패턴 양 측벽에서 서로 이격되면서 복층으로 적층되는 게이트 구조물들을 포함한다. 상기 기판 상에 상기 복층으로 적층되는 게이트 구조물들의 이격된 부위를 채우고, 상기 반도체 패턴보다 낮은 상부면을 갖는 층간 절연막들을 포함한다. 상기 기판 표면과 접촉하면서 상기 층간 절연막들 위로 돌출되는 공통 소오스 라인을 포함한다. 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 양 측벽에 식각 저지막 패턴이 구비된다. 상기 층간 절연막 위로 상부 층간 절연막이 구비되고, 상기 상부 층간 절연막을 관통하여 콘택 플러그가 구비된다.

Description

수직형 반도체 소자 및 그 제조 방법{A vertical type semiconductor device and method of manufacturing the same}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 기판에 대해 수직한 방향으로 채널이 형성되는 셀들을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 수직 채널을 갖는 NAND 플래시 메모리 소자의 경우, 상부 선택 트랜지스터 위쪽에 위치하는 반도체 패턴 부위가 불순물 영역이 되고, 상기 수직 채널을 이루는 반도체 패턴 상부면과 비트 라인 콘택이 서로 접촉하게 된다. 그런데, 상기 반도체 패턴의 직경이 매우 감소되고 상기 반도체 패턴 사이의 간격도 좁아짐에 따라, 상기 반도체 패턴의 상부면과 비트 라인 콘택이 정확하게 얼라인하여 접촉하는 것이 용이하지 않다. 또한, 공통 소오스 라인에 형성되는 콘택 플러그의 경우에도 미스얼라인이 빈번하게 발생된다. 상기와 같은 콘택들의 미스얼라인에 의해 수직형 반도체 소자의 동작 불량이 야기된다.
본 발명의 목적은 콘택들의 미스얼라인에 따른 동작 불량이 감소되는 수직형 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 기판 상부면과 접촉하면서 상기 기판 상부면 위로 돌출되는 반도체 패턴이 구비된다. 상기 반도체 패턴 양 측벽에서 서로 이격되면서 복층으로 적층되는 게이트 구조물들이 구비된다. 상기 기판 상에 상기 복층으로 적층되는 게이트 구조물들의 이격된 부위를 채우고, 상기 반도체 패턴보다 낮은 상부면을 갖는 층간 절연막들이 구비된다. 상기 기판 표면과 접촉하면서 상기 층간 절연막들 위로 돌출되는 공통 소오스 라인이 구비된다. 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 양 측벽에 식각 저지막 패턴이 구비된다. 상기 층간 절연막 위로 상부 층간 절연막이 구비된다. 또한, 상기 상부 층간 절연막을 관통하여 상기 반도체 패턴 및 공통 소오스 라인 상부면과 각각 접촉하는 콘택 플러그가 구비된다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴은 상기 반도체 패턴 및 공통 소오스 라인의 측벽에 구비되고 스페이서 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴은 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 증착된 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴은 상부면이 막혀있는 실린더 형상을 가질 수 있다. 상기 반도체 패턴의 실린더 내부에는 내부 절연막 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 구조물은 터널 절연막, 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 구조물에 포함된 각 층의 콘트롤 게이트 전극은 가장자리 부위가 측방으로 길게 연장되는 형상을 가질 수 있고, 하부층에 위치한 콘트롤 게이트 전극은 상부층에 위치한 콘트롤 게이트 전극에 비해 수평방향으로 더 길게 연장될 수 있다.
본 발명의 일 실시예에서, 상기 각 층의 콘트롤 게이트의 가장자리 부위는 상부 층간 절연막으로부터 하방으로 관통하는 패드 콘택들과 접촉될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 희생막 및 층간 절연막이 반복 적층되고 기판을 노출하는 제1 개구부들이 생성된 몰드막 패턴을 형성한다. 상기 기판과 접촉하면서 제1 개구부들 내부에 구비되고, 상기 층간 절연막 위로 돌출되는 반도체 패턴을 형성한다. 상기 반도체 패턴들 사이에 상기 기판 표면을 노출하는 제2 개구부를 형성한다. 상기 희생막들을 선택적으로 제거하여 그루부를 형성한다. 상기 희생막들이 제거된 그루부 내에, 상기 반도체 패턴 양 측벽에서 서로 이격되면서 복층으로 적층되는 게이트 구조물들을 형성한다. 상기 제2 개구부 내부에 상기 기판 표면과 접촉하면서 상기 층간 절연막 위로 돌출되는 공통 소오스 라인을 형성한다. 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 양 측벽에 식각 저지막 패턴을 형성한다. 상기 층간 절연막 위로 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막을 관통하여 상기 반도체 패턴 및 공통 소오스 라인 상부면과 각각 접촉하는 콘택 플러그를 형성한다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴을 형성하기 이 전에 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 버퍼 산화막을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴을 형성하기 위하여, 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 식각 저지막을 형성한다. 또한, 상기 식각 저지막을 이방성 식각하여 상기 반도체 패턴 및 공통 소오스 라인의 측벽에 스페이서 형상의 식각 저지막 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴은 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 형성될 수 있다.
본 발명의 일 실시예에서, 상기 공통 소오스 라인을 형성하기 위하여, 상기 제2 개구부 내측벽 및 제2 개구부 저면에 절연막을 형성한다. 상기 절연막을 이방성 식각하여 제2 개구부 저면에 위치하는 절연막을 제거함으로써 절연막 패턴을 형성한다. 또한, 상기 제2 개구부 내부를 채우도록 도전 물질을 형성한다.
본 발명의 일 실시예에서, 상기 층간 절연막 위로 돌출되는 반도체 패턴에 문턱 전압 조절을 위한 이온 주입 공정을 수행할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴을 형성하기 위하여, 상기 제1 개구부 측벽 및 저면을 따라 반도체막을 형성한다. 상기 반도체막 상에 상기 제1 개구부 내부를 채우는 내부 절연막을 형성한다. 상기 내부 절연막 및 반도체막을 에치백하여 상기 제1 개구부 상부면보다 낮은 상부면을 가지면서 상기 제1 개구부 내부에 제1 반도체 패턴 및 내부 절연막 패턴을 형성한다. 상기 제1 반도체 패턴 및 내부 절연막 패턴 상에 상기 제1 개구부를 완전히 채우는 제2 반도체 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 게이트 구조물을 형성하기 위하여, 상기 그루부 표면 및 제2 개구부 표면을 따라 터널 절연막, 전하 저장막, 블록킹 유전막을 순차적으로 형성한다. 상기 블록킹 유전막 상에 상기 그루부 내부를 채우면서 상기 제2 개구부 일부를 채우는 도전막을 형성한다. 또한, 상기 그루부 내부에만 도전막이 남도록 상기 도전막의 일부를 식각하여 콘트롤 게이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 도전막은 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그는 금속 물질을 포함할 수 있다.
설명한 것과 같이, 본 발명에 따른 수직형 반도체 소자는 상기 수직 채널을 이루는 반도체 패턴 상부면과 비트 라인 콘택이 서로 정확하게 얼라인되지 않더라도 미스얼라인에 따른 동작 불량이 발생되지 않는다. 즉, 상기 비트 라인 콘택 형성 시의 공정 마진이 증가하게 되어 상기 비트 라인 콘택의 접촉 불량을 감소시킬 수 있다. 따라서, 상기 수직형 반도체 소자의 제조 수율을 높힐 수 있다.
도 1은 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 2a는 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 2b는 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자에서 콘트롤 게이트 전극의 가장자리의 패드 부위를 나타내는 단면도이다.
도 3a 내지 도 3l은 도 2a 및 도 2b에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 본 발명의 실시예 2에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 5a 내지 도 5c는 도 4a 및 도 4b에 도시된 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 다른 실시예를 도시한 것이다.
도 7은 또 다른 실시예를 도시한 것이다.
도 8은 또 다른 실시예를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 1을 참조하면, 수직형 비휘발성 메모리 소자(10)는 기판 표면에 대해 수직한 방향으로 메모리 셀들이 적층된 구조의 셀 스트링을 갖는다. 셀 스트링은 셀 트랜지스터들 및 선택 트랜지스터들을 포함하며, 이들이 직렬 연결된 구조를 갖는다.
각 셀 트랜지스터들은 터널 절연막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 전극을 포함한다. 상기 콘트롤 게이트 전극은 워드 라인(W/L0~W/L3)으로도 기능한다. 또한, 상기 각 셀 트랜지스터들은 기판 표면에 대해 수직한 방향으로 직렬 연결된 형상을 갖는다. 상기 각 셀 트랜지스터들의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 상기 그라운드 선택 트랜지스터의 게이트 전극은 그라운드 선택 라인(GSL)으로 제공될 수 있고, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택 라인(SSL)으로 제공될 수 있다. 도시하지는 않았지만, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 각각 2개 이상을 직렬 연결하여 배치시킬 수도 있다. 또한, 그라운드 선택 트랜지스터와 연결되어 공통 소오스 라인이 구비된다.
동일한 층에 형성된 워드 라인들은 모두 전기적으로 연결되어 있을 수 있다.
도 1에 도시된 회로는 기판 상에 도 2a 및 도 2b에 도시된 것과 같이 구현된다. 이하의 설명에서, 워드 라인의 연장 방향은 제1 방향(Y 방향)이라 하고, 비트 라인의 연장 방향은 제2 방향(X 방향)이라 한다. 또한, 기판 표면으로부터 수직한 방향을 제3 방향(Z 방향)이라 한다.
도 2a는 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다. 도 2b는 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자에서 콘트롤 게이트 전극의 가장자리의 패드 부위를 나타내는 단면도이다.
도 2a는 워드 라인과 수직한 방향으로 절단된 단면도이고, 도 2b는 워드 라인 방향으로 절단된 단면도이다.
본 실시예에서는 하나의 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터와, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터 사이에 4개의 셀 트랜지스터가 구비되는 구조이다. 그러나, 이와는 달리, 상기 선택 트랜지스터 및 셀 트랜지스터는 더 많아질 수도 있다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 반도체 패턴(112)이 구비된다. 상기 반도체 패턴(112)은 단결정 실리콘 또는 폴리실리콘으로 이루어질 수 있다. 본 실시예에서 반도체 패턴(112)은 폴리실리콘으로 이루어진다.
도시된 것과 같이, 반도체 패턴(112)은 상부면이 막혀있는 실린더 형상을 가질 수 있다. 상기 반도체 패턴(112)이 실린더 형상을 갖는 경우, 채널 부위의 깊이가 감소되어, 트랜지스터들의 동작 속도가 빠르다. 상기 반도체 패턴(112)은 P형 불순물이 도핑되어 있을 수 있다. 상기 반도체 패턴(112)의 실린더 내부를 채우는 형상을 갖는 내부 절연막 패턴(114)이 구비된다.
기판(100) 표면으로부터 수직 돌출된 하나의 반도체 패턴(112)에는 하나의 셀 스트링을 이루는 셀 트랜지스터들이 형성되며, 상기 각 셀 트랜지스터들은 기판(100) 표면과 수직한 방향인 제3 방향으로 직렬 연결될 수 있다. 상기 셀 트랜지스터들은 상기 반도체 패턴(112)의 측면으로부터 측방으로 터널 절연막(120a), 전하 저장막(120b), 블록킹 유전막(120c) 및 콘트롤 게이트 전극(122)이 적층된 셀 게이트 구조물을 포함한다.
또한, 상기 셀 트랜지스터들의 상기 제3 방향으로의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 각각 구비된다. 일 예로, 최 하부의 트랜지스터가 그라운드 선택 트랜지스터(T1)로 제공되고, 최상부의 트랜지스터가 스트링 선택 트랜지스터(T2)로 제공될 수 있다. 본 실시예에서, 상기 그라운드 선택 트랜지스터(T1) 및 스트링 선택 트랜지스터(T2)는 상기 셀 트랜지스터와 동일한 구성을 가지므로 이에 대해 별도로 설명하지 않는다. 다만, 상기 그라운드 선택 트랜지스터(T1) 및 스트링 선택 트랜지스터(T2)는, 셀 트랜지스터의 터널 절연막(120a), 전하 저장막(120b) 및 블록킹 유전막(120c)의 적층 구조가 게이트 절연막으로 제공되고, 콘트롤 게이트 전극(122)이 게이트 전극으로 제공된다.
기판(100) 표면과 수직한 방향인 상기 제3 방향으로 적층되어 있는 셀 게이트 구조물들 사이에는 각 셀 게이트 구조물들을 절연시키기 위한 층간 절연막들(106a~106f)이 구비된다. 즉, 상기 셀 게이트 구조물들은 상기 층간 절연막들(106a~106f) 사이에 생성된 그루부 내에 위치한다.
상기 반도체 패턴(112)의 상부면은 상기 최 상부에 위치하는 층간 절연막(106f)보다 더 높게 위치한다. 그러므로, 상기 반도체 패턴(112)은 상기 층간 절연막(106f) 위로 돌출되는 형상을 갖는다. 상기 반도체 패턴(112)에서 상기 실린더를 막는 부위는 상기 층간 절연막(106f)보다 더 높게 위치한다.
상기 셀 게이트 구조물들에 포함되는 터널 절연막(120a)은 실리콘 산화물로 형성될 수 있다. 상기 전하 저장막(120b)은 실리콘 질화물로 형성될 수 있다. 상기 블로킹 유전막(120c)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물로 사용될 수 있는 물질의 예로는 알루미늄 산화물을 들 수 있다. 상기 콘트롤 게이트 전극(122)은 베리어 금속 및 금속을 포함할 수 있다. 일 예로, 상기 베리어 금속으로 사용될 수 있는 물질의 예로는 티타늄/티타늄 질화물을 들 수 있고, 금속으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다.
상기 각 층의 콘트롤 게이트 전극(122)은 수평 방향으로 가장자리 부위에 패드 콘택으로 제공되는 제2 콘택 플러그(138c)와 각각 연결되어야 한다. 그러므로, 하부층에 위치한 콘트롤 게이트 전극(122)은 상부층에 위치한 콘트롤 게이트 전극(122)에 비해 수평방향으로 더 길게 연장되는 형상을 갖는다.
상기 반도체 패턴들(112) 사이에는 공통 소오스 라인으로 제공되는 도전막 패턴(126)이 구비된다. 상기 도전막 패턴(126)은 상기 기판(100)으로부터 수직하게 돌출되고 상기 반도체 패턴(112)과 서로 대향한다. 상기 도전막 패턴(126)과 상기 셀 게이트 구조물의 측벽 사이에는 제1 절연막 패턴(124)이 구비되며, 상기 제1 절연막 패턴(124)에 의해 상기 도전막 패턴(126)과 셀 게이트 구조물이 서로 절연된다. 상기 도전막 패턴(126)은 상기 반도체 패턴(112)과 동일한 높이를 가질 수 있다.
상기 최상부 층간 절연막(106f) 상에서, 상기 반도체 패턴(112) 및 도전막 패턴(126)의 양 측에는 스페이서 형상의 식각 저지막 패턴(132)이 구비된다. 상기 반도체 패턴(112) 및 도전막 패턴(126) 사이의 갭이 매우 좁은 경우, 상기 식각 저지막 패턴(132)은 스페이서 형상을 가지면서 상기 갭을 채우는 형상을 가질 수도 있다.
상기 식각 저지막 패턴(132)은 층간 절연막들(106a~106f)과의 식각 선택비가 높은 물질로 이루어질 수 있다. 일 예로, 상기 식각 저지막 패턴(132)은 실리콘 질화물로 이루어질 수 있다. 또한, 상기 식각 저지막 패턴(132)과 상기 반도체 패턴(112)이 직접 접촉하는 경우 스트레스가 발생하게 되므로, 상기 식각 저지막 패턴(132) 하부면에는 버퍼 산화막(130a)이 구비된다.
상기 층간 절연막(106f) 상에는 상부 층간 절연막(134)이 구비된다. 상부 층간 절연막(134)은 금속간 층간 절연막으로 제공된다.
상기 상부 층간 절연막(134)을 관통하여 상기 반도체 패턴(112)과 접촉하는 비트 라인 콘택(138a)이 구비된다. 또한, 상기 상부 층간 절연막(134)을 관통하여 상기 도전막 패턴(126)과 접촉하는 제1 콘택 플러그들(138b)이 구비된다. 상기 비트 라인 콘택(138a) 상부면과 접촉하는 비트 라인(140a)이 구비된다. 또한, 상기 제1 콘택 플러그(138b) 상부면과 접촉하는 제1 도전 라인(140b)이 구비된다.
상기 각 층의 콘트롤 게이트 전극은 수평 방향으로 가장자리 부위에는 패드 콘택으로 제공되는 제2 콘택 플러그(138c)들과 접촉된다. 즉, 상기 제2 콘택 플러그(138c)들은 상기 상부 층간 절연막(134)으로부터 상기 각 층 콘트롤 게이트 전극(122) 상부면까지 관통하는 형상을 갖는다. 상기 콘트롤 게이트 전극(122)의 수평 방향 가장자리 부위 위로는 상기 식각 저지막 패턴(132)이 구비되지 않는다. 즉, 상기 식각 저지막 패턴(132)은 상기 반도체 패턴(112) 및 도전막 패턴(126)의 측벽 부위에만 위치하게 된다. 그러므로, 상기 제2 콘택 플러그(138c)를 형성할 시에 상기 식각 저지막 패턴(132)을 별도로 식각하지 않아도 된다.
상기 비휘발성 메모리 소자는 상기 반도체 패턴(112) 및 도전막 패턴(126)의 상부 측벽에 스페이서 형상의 식각 저지막 패턴(132)이 구비된다. 상기 식각 저지막 패턴(132)이 구비됨으로써, 상기 비트 라인 콘택(138a)이 정 위치에 위치하지 않더라도 상기 비트 라인 콘택(138a)을 형성할 때 하부의 층간 절연막들(106a~106f)이 손상되지 않는다. 또한, 상기 도전막 패턴(126)과 접촉하는 제1 콘택 플러그(138b)가 정 위치에 위치하지 않더라도 상기 제1 콘택 플러그(138b)를 형성할 때 하부의 층간 절연막들(106a~106f)이 손상되지 않는다.
도 3a 내지 도 3l은 도 2a 및 도 2b에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3i 및 3k는 워드 라인과 수직한 방향으로 절단된 단면도이고, 도 3j 및 도 3l은 워드 라인 방향으로 절단된 단면도이다.
도 3a를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102)은 기판을 열산화시키거나 증착 공정을 통해 형성할 수 있다. 상기 패드 절연막은 실리콘 산화물로 형성할 수 있다.
상기 패드 절연막(102) 상에 희생막들(104a~104f) 및 층간 절연막들(106a~106f)을 기판 표면과 수직한 방향으로 반복하여 적층한다. 즉, 패드 절연막(102) 상에 제1 희생막(104a)을 형성한 다음 제1 층간 절연막(106a), 제2 희생막(104b) 순으로 막들을 반복 적층한다. 상기 희생막들(104a~104f) 및 층간 절연막들(106a~106f)은 화학 기상 증착 공정을 통해 형성될 수 있다. 이 때, 최 상부에 형성되는 층간 절연막(106f)은 하부의 다른 층간 절연막(106a~106e)에 비해 두껍게 형성한다.
상기 희생막들(104a~104f)이 제거된 부위에 각 층의 게이트 구조물들이 형성된다. 즉, 희생막들(104a~104f)이 제거된 부위의 내부 폭에 따라 각 층 트랜지스터의 게이트 패턴의 사이즈가 달라지게 된다. 그러므로, 상기 희생막들(104a~104f)은 각 층의 게이트 패턴 아래의 유효 채널 길이(effective channel length)와 같거나 더 두껍게 형성할 수 있다.
상기 희생막들(104a~104f)은 층간 절연막들(106a~106f)과 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 희생막들(104a~104f)은 반도체 패턴을 이루는 물질과도 식각 선택비를 가져야 한다. 즉, 상기 희생막들(104a~104f)은 폴리실리콘과 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 희생막들(104a~104f)은 습식 식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다.
본 실시예에서, 적합한 층간 절연막들(106a~106f)은 실리콘 산화물(SiO2)을 사용하여 형성할 수 있다. 또한, 적합한 상기 희생막들(104a~104f)은 실리콘 질화물을 들 수 있다.
한편, 희생막들(104a~104f)이 제거된 부위에 각 층의 트랜지스터들이 형성되므로, 상기 희생막들(104a~104f) 및 층간 절연막들(106a~106f)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(104a~104f) 및 층간 절연막들(106a~106f)이 적층되어야 한다.
본 실시예에서는 상기 제3 방향으로 4개의 트랜지스터가 적층된 것으로 설명하지만, 상기 트랜지스터의 수는 더 많거나 작아질 수 있다.
다음에, 최 상부에 위치하는 층간 절연막(106f) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 층간 절연막들(106a~106f), 희생막들(104a~104f) 및 패드 절연막(102)을 순차적으로 식각함으로써 제1 개구부들(110)을 갖는 몰드 구조물(111)을 형성한다. 이 때, 각 제1 개구부들(110)의 저면에는 기판(100) 표면이 노출된다. 상기 제1 개구부들(110)들은 상기 제1 방향 및 제2 방향으로 각각 규칙적인 배열을 가질 수 있다. 또한, 제1 개구부(110)들은 홀의 형상을 가질 수 있다.
도 3b를 참조하면, 상기 제1 개구부들(110)의 측벽 및 저면을 따라 제1 폴리실리콘막(도시안함)을 형성한다. 상기 제1 개구부들(110) 내부에 절연막을 채워넣고 상기 절연막을 에치백하여 상기 제1 개구부(110) 상부면보다 낮은 상부면을 갖는 내부 절연막 패턴(114)을 형성한다. 상기 내부 절연막 패턴(114) 상에 상기 제1 개구부들(110)을 채우도록 제2 폴리실리콘막(도시안함)을 형성한다.
이 후, 최 상부의 층간 절연막(106f)이 노출되도록 상기 제2 폴리실리콘막 및 제1 폴리실리콘막을 연마하여 제1 및 제2 폴리실리콘 패턴(112a, 112b)을 형성한다. 상기 제1 및 제2 폴리실리콘 패턴(112a, 112b)은 채널 영역으로 제공되는 반도체 패턴(112)이 된다. 상기 반도체 패턴(112)은 상부면이 막혀있는 실린더 형상을 갖는다.
도 3c를 참조하면, 상기 반도체 패턴들(112) 사이에 위치하는 희생막들(104a~104f) 및 층간 절연막들(106a~106f)을 식각하여 제2 개구부들(116)을 형성한다. 예를들어, 층간 절연막들(106a~106f) 상에 식각 마스크 패턴(도시안함)을 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(106a~106f) 및 희생막들(104a~104f)을 순차적으로 식각하여 제2 개구부들(116)을 형성할 수 있다. 제2 개구부들(116)은 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다.
상기 제2 개구부들(116)의 측벽에 노출되어 있는 희생막들(104a~104f)을 선택적으로 제거한다. 희생막들(104a~104f)은 선택적 습식 식각 공정을 통해 제거될 수 있다.
상기 공정을 수행하면, 상기 반도체 패턴들(112)의 외측면에는 일정 간격을 두고 이격되어 있는 층간 절연막들(106a~106f)이 남아있게 된다. 상기 희생막들(104a~104f)이 제거된 부위에는 반도체 패턴들(112)의 외측벽을 노출하는 그루부들(118)이 형성된다.
도 3d를 참조하면, 그루부들(118) 및 상기 층간 절연막들(106a~106f)의 표면을 따라 터널 절연막(120a)을 형성한다. 상기 터널 절연막(120a)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 터널 절연막(120a) 상에 전하 저장막(120b)을 형성한다. 상기 전하 저장막(120b)은 화학기상증착법으로 형성될 수 있다. 상기 전하 저장막(120b)은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 전하 저장막(120b) 상에 블로킹 유전막(120c)을 형성한다. 상기 블로킹 유전막(120c)은 실리콘 산화물, 알루미늄 산화물 또는 다른 금속 산화물을 증착시켜 형성할 수 있다.
상기 블로킹 유전막(120c) 상에, 상기 그루부들(118) 내부를 완전히 채우면서 상기 제2 개구부(116)의 일부만을 채우는 도전막(도시안함)을 형성한다. 상기 도전막은 스텝 커버러지 특성이 양호하면서 저저항을 갖는 금속 물질을 포함할 수 있다. 상기 금속 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.
상기 그루부(118) 내부의 도전막만을 남기면서, 상기 제2 개구부들(116) 내부에 형성된 도전막을 식각한다. 이로써, 상기 그루부(118) 내부에 콘트롤 게이트 전극들(122)을 형성한다. 상기 콘트롤 게이트 전극은 제1 방향으로 연장되는 라인 형상을 가지며, 워드 라인의 기능을 한다.
상기 제2 개구부들(116) 저면 즉, 기판 표면 상에 위치하는 터널 절연막(120a), 전하 저장막(120b), 블로킹 유전막(120c)을 제거한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 도시하지는 않았지만, 상기 제거 공정을 수행할 때, 상기 제2 개구부(116) 측벽에 노출되어 있는 블록킹 유전막(120c), 전하 저장막(120b)도 일부 제거될 수 있다. 이 경우, 상기 그루부(118) 내에만 상기 블록킹 유전막(120c) 및 전하 저장막(120b)이 남아있을 수도 있다.
한편, 상기 각 층의 콘트롤 게이트 전극(122)에서 수평 방향으로 가장자리 부위는 후속 공정을 통해 패드 콘택들과 각각 연결되어야 한다. 즉, 하부층에 위치한 콘트롤 게이트 전극은 상부층에 위치한 콘트롤 게이트 전극에 비해 수평방향으로 더 길게 연장되는 형상을 갖도록 형성한다.
도 3e를 참조하면, 상기 제2 개구부(116)의 측벽 및 저면을 따라 절연막을 형성한다. 이 후, 상기 절연막을 이방성 식각하여 상기 제2 개구부(116) 측벽에 제1 절연막 패턴(124)을 형성한다. 즉, 상기 기판(100) 표면 상에는 상기 제1 절연막 패턴(124)이 형성되지 않는다.
상기 제1 절연막 패턴(124)이 형성된 상기 제2 개구부(116)를 완전히 채우도록 도전막(도시안함)을 형성한다. 또한, 상기 도전막을 연마하여 상기 제2 개구부(116) 내부를 채우는 도전막 패턴(126)을 형성한다. 상기 도전막 패턴(126)은 트렌치 내부를 채우는 라인 형상을 갖는다. 상기 도전막 패턴(126)은 기판과 접촉하며, 공통 소오스 라인으로 제공된다.
도 3f를 참조하면, 상기 최상부의 층간 절연막(106f)을 일부 두께만큼 식각하여 상기 반도체 패턴(112) 및 도전막 패턴(126)의 상부면과 상부 측벽이 노출되도록 한다. 즉, 상기 반도체 패턴(112) 및 도전막 패턴(126)은 상기 최상부의 층간 절연막(106f) 위로 돌출되는 형상을 갖는다.
계속하여, 상기 반도체 패턴(112) 표면에 문턱 전압 조절을 위한 불순물 주입 공정을 수행한다. 상기 불순물 주입 공정을 통해, 상기 반도체 패턴 최상부에 위치하는 셀 선택 트랜지스터의 문턱 전압이 조절된다.
도 3g를 참조하면, 상기 최상부 층간 절연막(106f), 반도체 패턴(112) 및 도전막 패턴(126)의 상부 표면을 따라 버퍼 산화막(130a)을 형성한다. 상기 버퍼 산화막(130a)은 식각 저지막(130b)과 상기 반도체 패턴(112)이 직접 접촉하였을 때 발생되는 스트레스를 감소시켜주기 위한 막이다.
또한, 상기 버퍼 산화막(130a) 상에 식각 저지막(130b)을 형성한다. 상기 식각 저지막(130b)은 실리콘 질화물로 형성될 수 있다. 상기 식각 저지막(130b)은 상기 반도체 패턴(112) 및 도전막 패턴(126) 사이의 갭 부위를 완전하게 매립하지 않도록 형성한다.
도 3h를 참조하면, 상기 식각 저지막(130b)을 이방성으로 식각함으로써, 상기 반도체 패턴(112) 및 도전막 패턴(126)의 노출된 양 측벽에 스페이서 형상의 식각 저지막 패턴(132)을 형성한다.
상기 이방성 식각 공정을 수행하면, 상기 반도체 패턴(112) 및 도전막 패턴(126)이 형성되어 있지 않은 부위의 상기 최상부 층간 절연막(106f) 상에는 상기 식각 저지막(130b)은 모두 제거된다.
도 3i를 참조하면, 상기 최상부 층간 절연막(106f) 상에 상부 층간 절연막(134)을 형성한다. 상기 상부 층간 절연막(134)의 일부분을 식각함으로써 상기 반도체 패턴(112)의 상부면을 노출하는 비트 라인 콘택홀(136a)을 형성한다. 또한, 상기 상부 층간 절연막(134)의 일부분을 식각함으로써, 상기 도전막 패턴(126)의 상부면을 노출하는 제1 콘택홀(136b)을 형성한다.
상기 비트 라인 콘택홀(136a) 및 제1 콘택홀들(136b)을 형성하는 공정에서, 상기 반도체 패턴(112) 및 상기 도전막 패턴(126)과 미스얼라인이 발생할 수 있다. 그러나, 상기 미스얼라인이 발생되더라도 상기 비트 라인 콘택홀(136a) 및 제1 콘택홀(136b)의 저면에는 상기 식각 저지막 패턴(132)이 노출되며 상기 식각 저지막 패턴(132) 아래의 층간 절연막은 식각되지 않는다. 즉, 상기 비트 라인 콘택홀(136a) 및 제1 콘택홀들(136b)을 형성하기 위한 상부 층간 절연막(134)의 식각 공정에서는 상기 실리콘 질화물로 이루어지는 식각 저지막 패턴(132)이 거의 식각되지 않기 때문이다. 따라서, 상기 미스얼라인에 의해 하부의 층간 절연막(106f) 및 콘트롤 게이트 전극(122)까지 식각되어 상기 비트 라인 콘택홀(136a) 및 제1 콘택홀(136b)에 상기 층간 절연막들 및 콘트롤 게이트 전극(122)이 노출되는 등의 불량이 발생되지 않는다.
도 3j를 참조하면, 상기 상부 층간 절연막(134)으로부터 상기 층간 절연막들(106a~106f)을 식각하여 각 층 콘트롤 게이트 전극들(122)과 접촉하는 서로 다른 깊이의 제2 콘택홀들(136c)을 형성한다. 상기 각 층의 콘트롤 게이트 전극(122)의 가장자리 부위에는 상기 식각 저지막 패턴(132)이 구비되지 않는다. 그러므로, 상기 제2 콘택홀들(136c)을 형성하는 공정에서 식각 저지막 패턴(132)을 식각하는 공정이 별도로 요구되지 않는다. 그러므로, 실리콘 산화물을 식각하는 식각 공정만으로 상기 제2 콘택홀들(136c)을 형성할 수 있다.
이 후, 상기 비트 라인 콘택홀(136a) 및 제1 콘택홀(136b) 내부에 도전 물질을 형성하여 비트 라인 콘택(138a) 및 제1 콘택 플러그들(138b)을 각각 형성한다. 상기 제2 콘택홀들(136c) 내부를 채우도록 도전막을 형성하고 평탄화함으로써 제2 콘택 플러그들(138c)을 형성한다.
상기 제2 콘택 플러그(138c)는 상기 각 층의 콘트롤 게이트 전극(122)의 가장자리 부위와 접촉하는 패드 콘택으로 제공된다.
도 3k 및 도 3l을 참조하면, 상기 비트 라인 콘택(138a) 상부면과 접촉하는 비트 라인들(140a)과 상기 제1 콘택 플러그(138b)들 상부면과 접촉하는 제1 배선 라인들(140b)을 형성한다. 또한, 상기 제2 콘택 플러그(138c)들 상부면과 접촉하는 제2 배선 라인들(140c)을 형성한다. 상기 비트 라인들(140a)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 반도체 패턴들(112)과 전기적으로 연결될 수 있다.
상기에서 설명한 것과 같이, 본 실시예에 의하면 수직형 비휘발성 메모리 소자의 제조에서 상기 반도체 패턴의 상부 측벽에 스페이서 형상의 식각 저지막 패턴이 구비된다. 그러므로, 상기 비트 라인 콘택 및 상기 반도체 패턴이 서로 미스얼라인되어 접촉하더라도 상기 비트 라인 콘택이 상기 층간 절연막 패턴까지 연장되는 등의 불량이 발생되지 않는다. 따라서, 공정 불량이 감소되고 높은 신뢰성을 갖는 수직형 비휘발성 메모리 소자를 제조할 수 있다.
실시예 2
도 4a 및 도 4b는 본 발명의 실시예 2에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 4a는 워드 라인과 수직한 방향으로 절단된 단면도이고, 도 4b는 워드 라인 방향으로 절단된 단면도이다.
본 실시예의 수직형 비휘발성 메모리 소자는 상기 식각 저지막 패턴의 형상을 제외하고 실시예 1의 수직형 비휘발성 메모리 소자와 동일한 형상을 갖는다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 반도체 패턴(112)이 구비된다. 도시된 것과 같이, 반도체 패턴(112)은 상부면이 막혀있는 실린더 형상을 가질 수 있다. 상기 반도체 패턴(112)의 실린더 내부를 채우는 형상을 갖는 내부 절연막 패턴(114)이 구비된다.
기판(100) 표면으로부터 수직 돌출된 하나의 반도체 패턴(112)에는 하나의 셀 스트링을 이루는 셀 트랜지스터들이 형성된다. 또한, 상기 셀 트랜지스터들의 상기 제3 방향으로의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 각각 구비된다.
기판(100) 표면과 수직한 방향인 상기 제3 방향으로 적층되어 있는 셀 게이트 구조물들 사이에는 각 셀 게이트 구조물들을 절연시키기 위한 층간 절연막들(106a~106f)이 구비된다.
상기 각 층의 콘트롤 게이트 전극(122)은 수평 방향으로 가장자리 부위에 패드 콘택으로 제공되는 제2 콘택 플러그(138c)와 각각 연결되어야 한다. 그러므로, 하부층에 위치한 콘트롤 게이트 전극(122)은 상부층에 위치한 콘트롤 게이트 전극(122)에 비해 수평방향으로 더 길게 연장되는 형상을 갖는다.
상기 반도체 패턴들(112) 사이에는 공통 소오스 라인으로 제공되는 도전막 패턴(126)이 구비된다. 상기 도전막 패턴(126)은 상기 기판(100)으로부터 수직하게 돌출되고 상기 반도체 패턴(112)과 서로 대향한다. 상기 도전막 패턴(126)과 상기 셀 게이트 구조물의 측벽 사이에는 제1 절연막 패턴(124)이 구비된다. 상기 도전막 패턴(126)은 상기 반도체 패턴(112)과 동일한 높이를 가질 수 있다.
상기 층간 절연막(106f) 상부면, 상기 반도체 패턴(112) 및 도전막 패턴(126)의 상부면을 따라 식각 저지막(150b)이 구비된다. 상기 식각 저지막(150b)은 상기 비트 라인 콘택(138a), 제1 및 제2 콘택 플러그들(138b, 138c)이 형성되는 부위를 제외하고는 상기 층간 절연막(106f) 상부면, 상기 반도체 패턴(112) 및 도전성 패턴(126)의 상부면 전체를 덮는 형상을 갖는다. 즉, 상기 식각 저지막(150b)은 상기 최상부 층간 절연막(106f) 상부면, 상기 반도체 패턴(112) 및 도전막 패턴(126)의 상부면을 따라 형성되는 라이너 형상을 갖는다. 상기 식각 저지막(150b)은 층간 절연막들(106a~106f)과의 식각 선택비가 높은 물질로 이루어질 수 있다. 일 예로, 상기 식각 저지막(150b)은 실리콘 질화물로 이루어질 수 있다. 상기 식각 저지막(150b) 저면에는 버퍼 산화막(150a)이 구비된다.
상기 층간 절연막(106f) 상에는 상부 층간 절연막(134)이 구비된다.
상기 상부 층간 절연막(134)을 관통하여 상기 반도체 패턴(112)과 접촉하는 비트 라인 콘택(138a)이 구비된다. 또한, 상기 상부 층간 절연막(134)을 관통하여 상기 도전막 패턴(126)과 접촉하는 제1 콘택 플러그들(138b)이 구비된다. 상기 비트 라인 콘택(138a) 상부면과 접촉하는 비트 라인(140a)이 구비된다. 또한, 상기 제1 콘택 플러그(138b) 상부면과 접촉하는 제1 배선 라인(140b)이 구비된다.
상기 각 층의 콘트롤 게이트 전극(122)은 수평 방향으로 가장자리 부위에는 패드 콘택들로 제공되는 제2 콘택 플러그들(138c)과 각각 접촉된다. 즉, 상기 제2 콘택 플러그들(138c)은 상기 상부 층간 절연막(134)으로부터 상기 각 층 콘트롤 게이트 전극(122) 상부면까지 관통하는 형상을 갖는다. 상기 콘트롤 게이트 전극(122)의 수평 방향 가장자리 부위 위에도 상기 식각 저지막(150b)이 구비된다.
상기 비휘발성 메모리 소자는 상기 식각 저지막이 구비됨으로써, 상기 비트 라인 콘택 및 제1 콘택 플러그를 용이하게 형성할 수 있다.
도 5a 내지 도 5c는 도 4a 및 도 4b에 도시된 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 5a는 워드 라인과 수직한 방향으로 절단된 단면도이고, 도 5b 및 도 5c는 워드 라인 방향으로 절단된 단면도들이다.
도 5a 및 도 5b를 참조하면, 먼저 도 3a 내지 도 3f를 참조로 설명한 것과 동일한 공정을 수행하여 도 3f의 구조를 형성한다.
이 후, 상기 최상부 층간 절연막(106f), 반도체 패턴(112) 및 도전막 패턴(126)의 상부 표면을 따라 버퍼 산화막(150a)을 형성한다. 상기 버퍼 산화막(150)은 식각 저지막(150b)과 상기 반도체 패턴(112)이 직접 접촉하였을 때 발생되는 스트레스를 감소시켜주기 위한 막이다.
또한, 상기 버퍼 산화막(150a) 상에 식각 저지막(150b)을 형성한다. 상기 식각 저지막(150b)은 실리콘 질화물로 형성될 수 있다. 상기 식각 저지막(150b)은 상기 반도체 패턴(112) 및 도전막 패턴(126) 사이의 갭 부위를 완전하게 매립하지 않도록 형성한다. 상기 식각 저지막(150b)은 후속 공정에서 패드 콘택으로 제공되는 제2 콘택 플러그들을 형성하는 공정에서 제거되어야 한다. 그러므로, 상기 식각 저지막(150b)은 식각 공정에 의해 용이하게 제거될 수 있도록 500Å이하의 얇은 두께로 형성한다.
도 5c를 참조하면, 상기 층간 절연막(106f) 상에 상부 층간 절연막(134)을 형성한다. 상기 상부 층간 절연막(134)의 일부분을 식각함으로써 상기 반도체 패턴(112)의 상부면을 노출하는 비트 라인 콘택홀(136a)을 형성한다. 또한, 상기 상부 층간 절연막(134)의 일부분을 식각함으로써, 상기 도전막 패턴(126)의 상부면을 노출하는 제1 콘택홀(136b)을 형성한다.
또한, 상기 상부 층간 절연막(134)으로부터 상기 층간 절연막들(106a~106f)을 식각하여 각 층 콘트롤 게이트 전극들(122)과 각각 접촉하는 서로 다른 깊이의 제2 콘택홀들(136c)을 형성한다. 본 실시예의 경우, 상기 각 층의 콘트롤 게이트 전극(122)의 수평 방향의 가장자리 부위 위로는 상기 식각 저지막(150b)이 구비된다. 그러므로, 상기 제2 콘택홀들(136c)을 형성하기 위한 식각 공정 중에 상기 식각 저지막(150b)을 식각하는 공정이 수반된다. 계속하여, 상기 제2 콘택홀들(136c) 내부를 채우도록 도전막을 형성하고 평탄화함으로써 제2 콘택 플러그들(138c)을 형성한다.
상기 비트 라인 콘택(138a) 상부면과 접촉하는 비트 라인들(140a)과 상기 제1 콘택 플러그(138b)들 상부면과 접촉하는 제1 배선 라인들(140b)을 형성한다. 또한, 상기 제2 콘택 플러그들(138c) 상부면과 접촉하는 제2 배선 라인들(140c)을 형성한다. 상기 비트 라인들(140a)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 반도체 패턴들(112)과 전기적으로 연결될 수 있다.
상기에서 설명한 것과 같이, 본 실시예에 의하면 수직형 비휘발성 메모리 소자의 제조에서 상기 반도체 패턴의 상부 측벽에 라이너 형상의 식각 저지막이 구비된다. 그러므로, 상기 비트 라인 콘택 및 상기 반도체 패턴이 서로 미스얼라인되어 접촉하더라도 상기 비트 라인 콘택이 상기 층간 절연막 패턴까지 연장되는 등의 불량이 발생되지 않는다. 따라서, 공정 불량이 감소되고 높은 신뢰성을 갖는 수직형 비휘발성 메모리 소자를 제조할 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 6은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 7은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 8은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 성능을 갖고 공정 불량이 감소되는 수직형 비휘발성 메모리 소자를 제공할 수 있다. 상기 수직형 비휘발성 메모리 소자는 고집적화된 반도체 소자의 제조에 적극적으로 응용할 수 있다.
100 : 기판 102 : 패드 절연막
104a~104f : 희생막들 106a~106f : 층간 절연막들
112a : 제1 폴리실리콘 패턴 112b : 제2 폴리실리콘 패턴
112 : 반도체 패턴 114 : 내부 절연막 패턴
116 : 제2 개구부 118 : 그루부들
120a : 터널 절연막 120b : 전하 저장막
120c : 블록킹 유전막 122 : 콘트롤 게이트 전극
124 : 제1 절연막 패턴 126 : 도전막 패턴
130a : 버퍼 산화막 130b : 식각 저지막
132 : 식각 저지막 패턴 134 : 상부 층간 절연막
136a : 비트 라인 콘택홀 136b : 제1 콘택홀
136c : 제2 콘택홀 138a : 비트 라인 콘택
138b : 제1 콘택 플러그 138c : 제2 콘택 플러그
140a : 비트 라인 140b : 제1 배선 라인
140c : 제2 배선 라인 150a : 버퍼 산화막
150b : 식각 저지막

Claims (10)

  1. 기판 상에 희생막 및 층간 절연막이 반복 적층되고 기판을 노출하는 제1 개구부들이 생성된 몰드막 패턴을 형성하는 단계;
    상기 기판과 접촉하면서 제1 개구부들 내부에 구비되고, 상기 층간 절연막 위로 돌출되는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴들 사이에 상기 기판 표면을 노출하는 제2 개구부를 형성하는 단계;
    상기 희생막들을 선택적으로 제거하여 그루부를 형성하는 단계;
    상기 희생막들이 제거된 그루부 내에, 상기 반도체 패턴 양 측벽에서 서로 이격되면서 복층으로 적층되는 게이트 구조물들을 형성하는 단계;
    상기 제2 개구부 내부에 상기 기판 표면과 접촉하면서 상기 층간 절연막 위로 돌출되는 공통 소오스 라인을 형성하는 단계;
    상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 양 측벽에 식각 저지막 패턴을 형성하는 단계;
    상기 층간 절연막 위로 상부 층간 절연막을 형성하는 단계; 및
    상기 상부 층간 절연막을 관통하여 상기 반도체 패턴 및 공통 소오스 라인 상부면과 각각 접촉하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 식각 저지막 패턴은 실리콘 질화물을 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 식각 저지막 패턴을 형성하기 이 전에 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 식각 저지막 패턴을 형성하는 단계는,
    상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 식각 저지막을 형성하는 단계; 및
    상기 식각 저지막을 이방성 식각하여 상기 반도체 패턴 및 공통 소오스 라인의 측벽에 스페이서 형상의 식각 저지막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 형성되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 공통 소오스 라인을 형성하는 단계는,
    상기 제2 개구부 내측벽 및 제2 개구부 저면에 절연막을 형성하는 단계;
    상기 절연막을 이방성 식각하여 제2 개구부 저면에 위치하는 절연막을 제거함으로써 절연막 패턴을 형성하는 단계; 및
    상기 제2 개구부 내부를 채우도록 도전 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 층간 절연막 위로 돌출되는 반도체 패턴에 문턱 전압 조절을 위한 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  8. 기판 상부면과 접촉하면서 상기 기판 상부면 위로 돌출되는 반도체 패턴;
    상기 반도체 패턴 양 측벽에서 서로 이격되면서 복층으로 적층되는 게이트 구조물들;
    상기 기판 상에 상기 복층으로 적층되는 게이트 구조물들의 이격된 부위를 채우고, 상기 반도체 패턴보다 낮은 상부면을 갖는 층간 절연막들;
    상기 기판 표면과 접촉하면서 상기 층간 절연막들 위로 돌출되는 공통 소오스 라인;
    상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 양 측벽에 구비되는 식각 저지막 패턴;
    상기 층간 절연막 위로 구비되는 상부 층간 절연막; 및
    상기 상부 층간 절연막을 관통하여 상기 반도체 패턴 및 공통 소오스 라인 상부면과 각각 접촉하는 콘택 플러그를 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  9. 제8항에 있어서, 상기 식각 저지막 패턴은 상기 반도체 패턴 및 공통 소오스 라인의 측벽에 구비되고 스페이서 형상을 갖는 것을 특징으로 하는 수직형 반도체 소자.
  10. 제8항에 있어서, 상기 식각 저지막 패턴은 상기 층간 절연막 및 상기 층간 절연막 위로 돌출되는 반도체 패턴 및 공통 소오스 라인의 표면을 따라 형성된 것을 특징으로 하는 수직형 반도체 소자.
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