KR101964263B1 - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

불휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

불휘발성 메모리 장치가 제공된다. 상기 불휘발성 메모리 장치는, 기판 상에서 수직 방향으로 연장하는 채널 영역들; 상기 채널 영역들의 외측벽을 따라 수직 방향 및 수평 방향으로 서로 이격하여 배치되는 게이트 전극들; 상기 기판 내에 제공되며, 상기 채널 영역 하부에 형성되는 제1 불순물 영역; 상기 기판 내에 제공되며 상기 제1 불순물 영역과 교차하는 제2 불순물 영역; 상기 기판 상에 형성되며 상기 게이트 전극들 및 채널 영역들을 덮는 제1 층간 절연막; 상기 제1 층간 절연막을 관통하며, 인접한 상기 게이트 전극들 사이에 형성되는 콘택 홀; 상기 콘택 홀 내에 형성되며 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및 상기 콘택 플러그 및 상기 제1 층간 절연막 상에 형성되는 식각 저지막 패턴을 포함한다. 상기 불휘발성 메모리 장치는 신뢰성이 우수하다.

Description

불휘발성 메모리 장치 및 그 제조 방법{Nonvolatile memory device and manufacturing the same}
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 수직 구조의 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 불휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 신뢰성이 향상된 불휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는 기판 상에서 수직 방향으로 연장하는 채널 영역들; 상기 채널 영역들의 외측벽을 따라 수직 방향 및 수평 방향으로 서로 이격하여 배치되는 게이트 전극들; 상기 기판 내에 제공되며, 상기 채널 영역 하부에 형성되는 제1 불순물 영역; 상기 기판 내에 제공되며 상기 제1 불순물 영역과 교차하는 제2 불순물 영역; 상기 기판 상에 형성되며 상기 게이트 전극들 및 채널 영역들을 덮는 제1 층간 절연막; 상기 제1 층간 절연막을 관통하며, 인접한 상기 게이트 전극들 사이에 형성되는 콘택 홀; 상기 콘택 홀 내에 형성되며 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및 상기 콘택 플러그 및 상기 제1 층간 절연막 상에 형성되는 식각 저지막 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 콘택 홀에 의해 노출된 상기 제1 층간 절연막의 측벽을 감싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그의 상면이 상기 제1 층간 절연막의 상면보다 낮게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 콘택 플러그 상부로부터 상기 제1 층간 절연막 측벽 상으로 연장되고, 상기 게이트 전극들과 오버랩(overlap)되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 바닥부가 오픈된 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 콘택 플러그 상부로부터 상기 제1 층간 절연막 상면 상으로 연장되어, 상기 게이트 전극들과 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 제1 층간 절연막의 전면 상에 형성되고, 상기 콘택 플러그 상부에서 아래로 돌출할 수 있다.
예시적인 실시예들에 있어서, 상기 불휘발성 메모리 장치는 상기 식각 저지막 패턴 및 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막; 상기 제2 층간 절연막을 관통하여 상기 채널 영역 및 상기 콘택 플러그에 각각 전기적으로 연결되는 제1 플러그 및 제2 플러그; 상기 제2 층간 절연막 상에 형성되며, 제1 플러그 및 제2 플러그에 각각 전기적으로 연결되는 비트 라인 및 공통 소스 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 제2 층간 절연막과 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플러그는 상기 식각 저지막 패턴 및 상기 제2 층간 절연막을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그의 상면이 상기 제1 층간 절연막의 상면과 실질적으로 동일 평면 상에 있도록 형성될 수 있다. 또한, 상기 식각 저지막 패턴은 상기 콘택 플러그 및 상기 제1 층간 절연막의 전면 상에 형성되며, 상기 게이트 전극과 오버랩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는, 기판 상에서 수직 방향으로 연장하는 채널 영역; 상기 채널 영역의 외측벽을 따라 수직 방향 및 수평 방향으로 서로 이격하여 배치되는 게이트 전극들; 상기 기판 내에 제공되며, 상기 채널 영역 하부에 형성되는 공통 소스 영역; 상기 기판 내에 제공되며 상기 공통 소스 영역과 교차하는 공통 소스 라인 스트래핑 영역(common source line strapping region); 상기 게이트 전극들 및 상기 채널 영역 상에 형성된 제1 층간 절연막; 상기 제1 층간 절연막을 관통하며, 수평 방향으로 인접한 상기 게이트 전극들 사이에서 상기 공통 소스 라인 스트래핑 영역의 일부를 노출하는 콘택 홀; 상기 콘택 홀 내에 형성되며 상기 공통 소스 라인 스트래핑 영역과 전기적으로 연결되는 콘택 플러그; 상기 콘택 플러그 및 상기 제1 층간 절연막의 일부 상에 형성되는 식각 저지막 패턴; 및 상기 제1 층간 절연막 및 상기 식각 저지막 패턴 상에 형성되는 제2 층간 절연막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 콘택 홀에 의해 노출된 상기 제1 층간 절연막의 측벽을 감싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 콘택 플러그 상부로부터 상기 제1 층간 절연막 상으로 연장되어, 상기 게이트 전극과 오버랩될 수 있다.
본 발명에 따르면, 상기 불휘발성 메모리 장치는 상기 공통 소스 라인 스트래핑 영역 상에 형성되는 상기 콘택 플러그 및 식각 저지막 패턴을 구비함에 따라, 상기 기판의 전체 영역 상에서 상기 층간 절연막들의 높이가 균일하게 형성될 수 있다. 이에 따라, 상기 플러그들의 깊이가 균일하게 형성될 수 있고, 상기 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 불휘발성 메모리 장치의 레이아웃을 나타내는 개략도이다.
도 3a는 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 사시도이고, 도 3b 내지 도 3c는 상기 불휘발성 메모리 장치를 나타내는 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 단면도들이다.
도 6a 내지 도 6k은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 메모리 셀 어레이의 등가 회로도이다. 도 1에는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 장치의 등가 회로도를 예시적으로 표시하였다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들(memory cell strings)(11)을 포함할 수 있다. 메모리 셀 어레이(10)는 복수의 비트 라인들(BL1, BL2, …, BLm-1, BLm), 워드 라인들(WL1, WL2, …, WLn-1, WLn), 상부 및 하부 선택 라인들(USL1, USL2, LSL1, LSL2) 및 공통 소스 라인(CSL)을 포함한다. 비트 라인(BL1, BL2, …, BLm-1, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(11)이 형성된다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성된다.
상부 선택 라인(USL1, USL2)은 스트링 선택 라인(string selection line: SSL)일 수 있고, 하부 선택 라인(LSL1, LSL2)은 그라운드 선택 라인(ground selection line: GSL)일 수 있다. 이와는 달리, 상부 선택 라인(USL1, USL2)이 그라운드 선택 라인이고, 하부 선택 라인(LSL1, LSL2)이 스트링 선택 라인일 수도 있다.
각각의 메모리 셀 스트링(11)은 상부 선택 트랜지스터(upper selection transistor, UST), 하부 선택 트랜지스터(lower selection transistor, LST) 및 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)을 포함한다. 상부 선택 트랜지스터들(UST)의 드레인 영역은 비트 라인들(BL1, BL2, …, BLm-1, BLm)과 연결되며, 하부 선택 트랜지스터들(LST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소스 영역이 공통으로 연결된 영역이다.
상부 선택 트랜지스터(UST)는 상부 선택 라인(USL1, USL2)과 연결될 수 있고, 하부 선택 트랜지스터(LST)는 하부 선택 라인(LSL1, LSL2)과 연결될 수 있다. 또한, 각각의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 워드 라인들(WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
메모리 셀 어레이(10)는 3차원 구조로 배열된다. 메모리 셀 스트링(11) 내의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 기판(도시되지 않음)의 상부면과 평행한 x-y 평면에 대해 수직인 z 축을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 상부 및 하부 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)의 채널 영역이 상기 x-y 평면에 대하여 실질적으로 수직하도록 형성될 수 있다. 각각의 x-y 평면마다 m 개의 메모리 셀들이 제공될 수 있고, x-y 평면이 기판에 z 축 방향으로 n 개 적층될 수 있다. 이에 따라, 각각의 셀 스트링에 연결되는 비트 라인들(BL1, BL2, …, BLm-1, BLm)이 m 개, 메모리 셀들에 연결되는 워드 라인들(WL1, WL2, …, WLn-1, WLn)이 각각 n 개 형성될 수 있다.
도 2는 예시적인 실시예들에 따른 불휘발성 메모리 장치의 레이아웃을 나타내는 개략도이다.
도 2를 참조하면, 복수의 비트 라인들(BL)이 일 방향(도 2의 x 방향)을 따라 연장하며, 복수의 워드 라인들(WL)이 상기 제1 방향과 소정의 각도를 갖는 제2 방향(도 2의 y 방향)을 따라 연장한다. 복수의 비트 라인들(BL) 사이에 공통 소스 라인(CSL)이 비트 라인(BL)의 연장 방향을 따라 연장한다.
복수의 워드 라인들(WL) 사이의 기판(100) 상부에는 워드 라인(WL)의 연장 방향을 따라 연장하는 공통 소스 영역(104)이 형성된다. 공통 소스 영역(104)은 제1 도전형을 갖는 제1 불순물 영역일 수 있다.
공통 소스 라인 스트래핑 영역(102)은 공통 소스 라인(CSL)이 형성된 기판(100) 상부에서 공통 소스 영역(104)과 교차하도록 형성된다. 공통 소스 라인 스트래핑 영역(102)은 공통 소스 영역(104)의 제1 도전형과 동일한 도전형을 갖는 제2 불순물 영역일 수 있다. 공통 소스 라인 스트래핑 영역(102)은 공통 소스 영역(104)과 전기적으로 연결된다.
공통 소스 라인 스트래핑 영역(102) 상에 콘택 플러그(170)가 형성되어, 공통 소스 라인 스트래핑 영역(102) 및 공통 소스 라인(CSL)을 전기적으로 연결시킨다. 이에 따라, 공통 소스 영역(104)은 공통 소스 라인(CSL)을 통하여 공통 소스 라인 스트래핑 영역(102)에 인가되는 전압에 의해 동시에 동작될 수 있다. 공통 소스 라인 스트래핑 영역(102)이 공통 소스 영역(104)과 교차함에 따라 공통 소스 라인(CSL)을 비트 라인(BL)의 연장 방향과 평행한 방향으로 형성할 수 있다.
도 3a는 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 사시도이고, 도 3b 내지 도 3c는 상기 불휘발성 메모리 장치를 나타내는 단면도들이다. 도 3b는 도 2의 I-I´ 선을 따라 자른 단면을 도시한 단면도이고, 도 3c는 도 2의 II-II´ 선을 따라 자른 단면을 도시한 단면도이다.
도 3a 내지 도 3c를 참조하면, 상기 불휘발성 메모리 장치는 기판(100) 상에 형성된 복수의 메모리 셀 스트링(11)을 포함할 수 있다. 각각의 메모리 셀 스트링(11)은 채널 영역(112) 및 채널 영역(112)의 측벽을 따라 배치된 하부 선택 트랜지스터(LST1, LST2), 복수의 메모리 셀 트랜지스터들(MC1~MC4) 및 상부 선택 트랜지스터(UST1, UST2)를 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 기판 등을 포함할 수 있다.
채널 영역(112)은 기판(100) 상에서 z 축으로 연장하도록 형성될 수 있다. 복수의 채널 영역(112)들이 x 축 및 y 축 방향으로 이격되어 형성될 수 있다. 도 3a 내지 도 3c에는 복수의 채널 영역(112)들이 x 축 및 y 축 방향으로 소정의 간격으로 이격되어 배치하는 것을 도시하였으나, 이와는 달리 y 축으로 지그재그 형상으로 오프셋되어 배열할 수도 있다. 채널 영역(112)은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘 등을 포함하는 반도체 패턴일 수 있다. 도 3a 내지 도 3c에는 실린더 형상의 채널 영역(112)을 도시하였으나, 이와는 달리 채널 영역(112)은 필라(pillar) 형상으로 형성될 수 있다.
매립 절연층(114)은 채널 영역(112) 내벽 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 매립 절연층(114)은 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다. 도 3a 내지 도 3c에 도시된 바와 같이, 매립 절연층(114)의 상면은 채널 영역(112)의 상면보다 낮게 형성될 수 있다. 한편, 채널 영역(112)이 필라 형상으로 형성되는 경우 매립 절연층(114)이 형성되지 않을 수 있다.
도전 패턴(116)은 채널 영역(112)의 내벽 및 매립 절연층(114) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 도전 패턴(116)의 상면은 채널 영역(112)의 상면과 실질적으로 동일 평면 상에 있도록 형성될 수 있다. 이와는 달리, 도전 패턴(116)의 상면이 채널 영역(112)의 상면으로부터 돌출하도록 형성될 수 있다. 도전 패턴(116)은 채널 영역(112)과 전기적으로 연결될 수 있고, 스트링 선택 트랜지스터의 드레인 영역으로 작용할 수 있다. 예시적인 실시예들에 있어서, 도전 패턴(116)은 도핑된 폴리실리콘을 포함할 수 있다.
복수의 게이트 전극들(151~158: 150)은 채널 영역(112)의 측벽을 따라 기판(100)으로부터 z 축 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 하부 선택 트랜지스터(LST1, LST2), 메모리 셀 트랜지스터(MC1~MC4) 및 상부 선택 트랜지스터(UST1, UST2)의 게이트들일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링(11)에 공통으로 연결된다. 인접한 메모리 셀 스트링(11)에 공통으로 연결되는 상부 선택 트랜지스터(UST)의 게이트 전극들(157, 158)은 상부 선택 라인(도 1의 USL1, USL2)으로 작용할 수 있다. 인접한 메모리 셀 스트링(11)에 공통으로 연결되는 메모리 셀 트랜지스터(MC1~MC4)의 게이트 전극(153~156)들은 워드 라인(도 1의 WL1, WL2, …, WLn)으로 작용할 수 있다. 인접한 메모리 셀 스트링(11)에 공통으로 연결되는 하부 선택 트랜지스터(LST)의 게이트 전극들(151, 152)은 하부 선택 라인(도 1의 LSL1, LSL2)으로 작용할 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(150)은 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 루테늄 등의 금속 물질을 포함할 수 있다. 도시되지는 않았지만, 게이트 전극들(150)의 측벽에 확산 방지막(diffusion barrier layer)이 더 형성될 수 있다. 상기 확산 방지막은 텅스텐 질화물, 탄탈륨 질화물 또는 티타늄 질화물을 포함할 수 있다.
게이트 절연막(140)이 채널 영역(112)과 게이트 전극(150) 사이에 형성될 수 있다. 게이트 절연막(140)은 채널 영역(112) 상에 순차적으로 형성된 터널 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 포함할 수 있다. 예시적인 실시예들에 있어서, 터널 절연층(142)은 실리콘 산화물을 포함할 수 있다. 전하 저장층(144)은 전하 트랩층(charge trapping layer) 또는 플로팅 게이트층(floating gate layer)일 수 있다. 전하 저장층(144)은 양자 도트(quantum dot) 또는 나노 크리스탈(nanocrystal)을 포함할 수 있다. 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블로킹 절연층(146)은 높은 유전 상수(dielectric constant)를 갖는 고유전 물질(high-k dielectric material)을 포함할 수 있다.
복수의 절연층들(121~129: 120)이 게이트 전극(150)들의 사이에 배열될 수 있다. 예를 들면, 기판(100) 상에 제1 절연층(121)이 형성되고, 제1 절연층(121) 상부에 제1 게이트 전극(151)이 형성되며, 제1 게이트 전극(151) 상부에 제2 절연층(122)이 형성될 수 있다. 절연층들(120)은 z 축 방향으로 서로 이격되며, y 축 방향으로 연장되도록 배열될 수 있다. 절연층들(120)의 일 측면은 채널 영역(112)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 절연층들(120)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물을 포함할 수 있다.
도 3a 내지 도 3c에서는 두 개의 게이트 전극들(157, 158)을 갖는 두 개의 상부 선택 트랜지스터들(UST1, UST2)을 도시하였다. 이러한 경우, 게이트 전극들(157, 158)의 길이를 줄일 수 있고, 보이드(void) 없이 절연층들(120) 사이를 채울 수 있다. 그러나 상부 선택 트랜지스터들(UST1, UST2)의 개수는 이에 한정되지 않고, 더 많거나 적게 형성될 수 있다. 또한, 두 개의 게이트 전극들(151, 152)을 갖는 두 개의 하부 선택 트랜지스터들(LST1, LST2)을 도시하였으나, 이와는 달리 하부 선택 트랜지스터들(LST1, LST2)은 더 많거나 적게 형성될 수 있다. 또한, 메모리 셀 트랜지스터들(MC1~MC4)은 4개가 배열되는 것으로 예시적으로 도시하였지만, 메모리 장치의 용량에 따라 더 많거나 적게 배열될 수 있다.
게이트 전극들(150)에 인접한 기판(100) 상부에 공통 소스 영역(104)이 형성될 수 있다. 공통 소스 영역(104)은 게이트 전극들(150)의 연장 방향을 따라 연장될 수 있다. 예를 들면, 게이트 전극들(150)이 y 축 방향으로 연장되는 경우, 공통 소스 영역(104)은 기판(100) 상부에서 y 축 방향으로 연장될 수 있다. 공통 소스 영역(104)은 인, 비소와 같은 n형 불순물들을 포함하거나, 보론과 같은 p형 불순물들을 포함하는 제1 불순물 영역일 수 있다.
공통 소스 라인 스트래핑 영역(common source line strapping region)(102)은 기판(100) 상부에 게이트 전극들(150)과 교차하는 방향으로 연장하도록 형성되며, 공통 소스 영역(104)과 전기적으로 연결될 수 있다. 이에 따라, 공통 소스 라인 스트래핑 영역(102)은 기판(100) 상부에서 공통 소스 영역(104)과 교차할 수 있다. 공통 소스 라인 스트래핑 영역(102)은 공통 소스 영역(104)의 도전형과 동일한 도전형을 갖는 불순물을 포함하는 제2 불순물 영역일 수 있다. 공통 소스 영역(104)이 공통 소스 라인 스트래핑 영역(102)과 전기적으로 연결됨으로써, 공통 소스 영역(104)은 공통 소스 라인 스트래핑 영역(102)에 인가되는 전압에 의해 동시에 동작될 수 있다.
기판(100)의 공통 소스 영역(104) 상부에 형성되며, 인접한 게이트 전극들(150) 사이의 공간을 채우는 제1 층간 절연막(162)이 형성될 수 있다. 제1 층간 절연막(162)은 게이트 전극(150)의 연장 방향을 따라 y 축 방향으로 연장할 수 있다.
제2 층간 절연막(164)은 제1 층간 절연막(162), 채널 영역(112), 도전 패턴(116) 및 최상부 절연층(159)을 덮도록 기판(100) 상에 형성될 수 있다.
인접한 게이트 전극들(150) 사이에서 기판(100) 상면을 노출하는 개구부(T3)가 형성된다. 개구부(T3)는 게이트 전극(150)의 연장 방향을 따라 제1 폭(D1)을 가지며 y 축 방향으로 연장될 수 있다.
개구부(T3) 내부에 공통 소스 라인 스트래핑 영역(102)을 노출하는 콘택 홀(T5)이 형성된다. 콘택 홀(T5)은 제2 폭(D2)을 가질 수 있고, 제2 폭(D2)은 개구부(T3)의 제1 폭(D1)보다 클 수 있다. 콘택 홀(T5)은 원형, 타원형, 다각형 등 다양한 형상의 수직 방향 단면을 가질 수 있다.
측면 절연층(166)은 개구부(T3) 및 콘택 홀(T5)의 측벽 상에 형성될 수 있다. 측면 절연층(166)은 개구부(T3) 내부를 매립할 수 있고, 콘택 홀(T5)의 측벽 상에만 형성될 수 있다. 이에 따라, 콘택 홀(T5)의 저면 상에서 기판(100) 상면이 노출될 수 있다. 개구부(T3)를 매립하는 측면 절연층(166)은 제2 층간 절연막(164)의 상면과 실질적으로 동일 평면 상에 형성될 수 있고, 콘택 홀(T5) 측벽 상의 측면 절연층(166)은 제2 층간 절연막(164) 상면보다 낮게 형성될 수 있다.
콘택 홀(T5) 내의 측면 절연층(166)의 측벽 상에, 노출된 기판(100)의 공통 소스 라인 스트래핑 영역(102)과 전기적으로 연결되는 콘택 플러그(170)가 형성된다. 예시적인 실시예들에 있어서, 콘택 플러그(170)의 상면이 제2 층간 절연막(164)의 상면보다 낮게 형성될 수 있다. 예를 들면, 콘택 플러그(170)는 콘택 홀(T5)을 완전히 매립하지 않음에 따라 콘택 홀(T5)의 측벽 상부에는 콘택 플러그(170)가 형성되지 않을 수 있다. 예시적인 실시예들에 따르면, 콘택 플러그(170)의 상면은 콘택 홀(T5) 내의 측면 절연층(166)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다.
콘택 홀(T5)의 측벽 상부, 제2 층간 절연막(164) 및 콘택 플러그(170) 상에는 식각 저지막 패턴(182)이 형성될 수 있다. 식각 저지막 패턴(182)은 콘택 홀(T5)에 의해 노출된 제2 층간 절연막(164)의 측벽을 감싸도록 형성될 수 있다. 예시적인 실시예들에 있어서, 식각 저지막 패턴(182)은 측면 절연층(166), 콘택 플러그(170) 및 콘택 홀(T5)의 측벽의 상부 상에 컨포말(conformal)하게 형성되어 바닥부가 오픈된 컵 형상을 가질 수 있다. 식각 저지막 패턴(182)은 콘택 플러그(170) 상부로부터 제2 층간 절연막(164)의 측벽 상으로 연장될 수 있다. 식각 저지막 패턴(182)은 제2 층간 절연막(164)의 측벽 상에만 형성되고 제2 층간 절연막(164)의 상면 상으로 연장되지 않을 수 있다. 이에 따라, 식각 저지막 패턴(182)은 게이트 전극(150)과 오버랩(overlap)되지 않을 수 있다. 예시적인 실시예들에 있어서, 식각 저지막 패턴(182)은 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 식각 저지막 패턴(182)은 제2 층간 절연막(164)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제2 층간 절연막(164), 측면 절연층(166) 및 식각 저지막 패턴(182) 상에 제3 층간 절연막(168)이 형성될 수 있다. 제3 층간 절연막(168)은 제2 층간 절연막(164)과 실질적으로 동일한 물질을 포함할 수 있다.
제2 및 제3 층간 절연막들(164, 168)을 관통하여 도전 패턴(116) 및 채널 영역(112)에 전기적으로 연결되는 제1 플러그(192)가 형성된다. 제3 층간 절연막(168) 및 식각 저지막 패턴(182)을 관통하여 콘택 플러그(170)에 전기적으로 연결되는 제2 플러그(196)가 형성된다. 제1 및 제2 플러그들(192, 196)은 금속, 도핑된 폴리실리콘 등의 도전성 물질을 포함할 수 있다. 제1 플러그(192)는 비트 라인 플러그일 수 있고, 제2 플러그(196)는 공통 소스 라인 플러그일 수 있다.
제3 층간 절연막(168) 상에 복수의 제1 플러그(192)들에 연결되는 비트 라인(194)이 형성될 수 있다. 예를 들면, 비트 라인(194)은 x 축 방향을 따라 배열된 복수의 제1 플러그(192)들과 연결되며, x 축 방향으로 연장할 수 있다.
제3 층간 절연막(168) 상에 제2 플러그(196)에 연결되는 공통 소스 라인들(198)이 형성될 수 있다. 예를 들면, 공통 소스 라인들(198)은 비트 라인(194)의 연장 방향에 실질적으로 평행한 방향으로 연장할 수 있다.
상기 불휘발성 메모리 장치는 공통 소스 라인 스트래핑 영역(102) 상에 형성되는 콘택 플러그(170) 및 식각 저지막 패턴(182)을 구비함에 따라, 기판(100)의 전체 영역 상에서 제2 및 제3 층간 절연막들(164, 168)의 높이가 균일하게 형성될 수 있다. 이에 따라, 제1 플러그들(192)의 깊이가 균일하게 형성될 수 있고, 상기 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 단면도들이다. 도 4a는 도 2의 I-I´ 선을 따라 자른 단면에 대응하는 단면도이고, 도 4b는 도 2의 II-II´ 선을 따라 자른 단면에 대응하는 단면도이다. 상기 불휘발성 메모리 장치는 식각 저지막 패턴(282)의 형상을 제외하고는 도 3a 내지 도 3c를 참조로 설명한 불휘발성 메모리 장치와 유사하므로, 전술한 차이점을 위주로 설명한다.
도 4a를 참조하면, 기판(200) 상에 z 축 방향으로 신장되는 복수의 채널 영역(212)이 형성된다. 채널 영역(212)의 측벽 상에 복수의 게이트 전극들(251~258: 250) 및 절연층들(221~229: 220)이 교대로 형성된다.
인접한 게이트 전극들(250) 사이의 기판(200) 상부에 게이트 전극들(250)의 연장 방향으로 연장하는 공통 소스 영역(204)이 형성된다. 공통 소스 영역(204) 상부에서 인접한 게이트 전극들(250) 사이의 공간을 채우는 제1 층간 절연막(262)이 형성된다. 또한, 기판(200) 상부에 공통 소스 영역(204)과 교차하는 공통 소스 라인 스트래핑 영역(202)이 형성된다. 채널 영역(212), 최상부 절연층(229) 및 제1 층간 절연막(262) 상에 제2 층간 절연막(264)이 형성된다.
인접한 게이트 전극들(250) 사이에 게이트 전극들(250)의 연장 방향으로 연장하는 개구부(T3)가 형성된다. 개구부(T3) 내부에 공통 소스 라인 스트래핑 영역(202) 일부를 노출하는 콘택 홀(T5)이 형성된다. 개구부(T3) 및 콘택 홀(T5) 측벽 상에 측면 절연층(266)이 형성되고, 콘택 홀(T5) 내의 측면 절연층(266) 측벽 상에 콘택 플러그(270)가 형성된다. 예시적인 실시예들에 있어서, 콘택 플러그(270)의 상면은 제2 층간 절연막(264) 상면보다 낮게 형성될 수 있고, 이에 따라 콘택 홀(T5) 상부의 측벽이 노출될 수 있다.
콘택 플러그(270), 콘택 홀(T5) 상부 측벽 및 제2 층간 절연막(264) 상에 식각 저지막 패턴(282)이 형성된다. 식각 저지막 패턴(282)은 콘택 홀(T5)에 의해 노출된 제2 층간 절연막(264)의 측벽을 감싸도록 형성될 수 있다. 예시적인 실시예들에 있어서, 콘택 플러그(270)의 상면이 제2 층간 절연막(264) 상면보다 낮게 형성됨에 따라, 식각 저지막 패턴(282)은 콘택 홀(T5) 상부 측벽을 따라 컨포말하게 형성될 수 있다. 식각 저지막 패턴(282)은 콘택 플러그(270) 상부로부터 제2 층간 절연막(264) 상면 상으로 연장됨에 따라, 식각 저지막 패턴(282)은 게이트 전극들(250)과 오버랩될 수 있다. 예를 들면, 식각 저지막 패턴(282)은 제2 층간 절연막(264) 전면 상에 형성될 수 있고, 콘택 플러그(270) 상부에서 아래로 돌출하는 형상으로 형성될 수 있다.
식각 저지막 패턴(282) 상에 제3 층간 절연막(268)이 형성된다.
제2 및 제3 층간 절연막들(264, 268) 및 식각 저지막 패턴(282)을 관통하여 도전 패턴(216) 및 채널 영역(212)에 연결되는 제1 플러그(292)가 형성되고, 제3 층간 절연막(268) 및 식각 저지막 패턴(282)을 관통하여 콘택 플러그(270)에 연결되는 제2 플러그(296)가 형성된다.
제3 층간 절연막(268) 상에 각각 제1 플러그(292) 및 제2 플러그(296)와 전기적으로 연결되며, x 축 방향으로 연장되는 비트 라인(294) 및 공통 소스 라인(298)이 형성될 수 있다.
상기 불휘발성 메모리 장치는 공통 소스 라인 스트래핑 영역(202) 상에 형성되는 콘택 플러그(270) 및 식각 저지막 패턴(282)을 구비함에 따라, 기판(200)의 전체 영역 상에서 제2 및 제3 층간 절연막들(264, 268)의 높이가 균일하게 형성될 수 있다. 이에 따라, 제1 플러그들(292)의 깊이가 균일하게 형성될 수 있고, 상기 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 단면도들이다. 도 5a는 도 2의 I-I´ 선을 따라 자른 단면에 대응되는 단면도이고, 도 5b는 도 2의 II-II´ 선을 따라 자른 단면에 대응되는 단면도이다. 상기 불휘발성 메모리 장치는 식각 저지막 패턴(382)의 형상을 제외하고는 도 3a 내지 도 3c를 참조로 설명한 불휘발성 메모리 장치와 유사하므로, 전술한 차이점을 위주로 설명한다.
도 5a를 참조하면, 기판(300) 상에 z 축 방향으로 신장되는 복수의 채널 영역(312)이 형성된다. 채널 영역(312)의 측벽 상에 복수의 게이트 전극들(351-358: 350) 및 절연층들(321-329: 320)이 교대로 형성된다.
인접한 게이트 전극들(350) 사이의 기판(300) 상부에 공통 소스 영역(304)이 형성된다. 공통 소스 영역(304) 상부에서 인접한 게이트 전극들(350) 사이의 공간을 채우는 제1 층간 절연막(362)이 형성된다. 또한, 기판(300) 상부에 공통 소스 영역(304)과 교차하는 공통 소스 라인 스트래핑 영역(302)이 형성된다. 채널 영역(312), 최상부 절연층(329) 및 제1 층간 절연막(362) 상에 제2 층간 절연막(364)이 형성된다.
인접한 게이트 전극들(350) 사이에 게이트 전극들(350)의 연장 방향으로 연장하는 개구부(T3)가 형성된다. 개구부(T3) 내부에 공통 소스 라인 스트래핑 영역(302) 일부를 노출하는 콘택 홀(T5)이 형성된다.
개구부(T3) 및 콘택 홀(T5) 측벽 상에 측면 절연층(366)이 형성되고, 콘택 홀(T5) 내의 측면 절연층(366) 측벽 상에 콘택 플러그(370)가 형성된다. 예시적인 실시예들에 있어서, 콘택 플러그(370)의 상면은 제2 층간 절연막(264) 상면과 실질적으로 동일 평면 상에 위치하도록 형성될 수 있다. 측면 절연층(366)의 상면은 콘택 플러그(370)의 상면과 실질적으로 동일 평면 상에 위치하도록 형성될 수 있다.
제2 층간 절연막(364), 측면 절연층(266) 및 콘택 플러그(370) 상에 식각 저지막 패턴(382)이 형성된다. 예시적인 실시예들에 있어서, 콘택 플러그(370)가 제2 층간 절연막(364)과 실질적으로 동일 평면 상에 형성될 수 있다. 이에 따라, 식각 저지막 패턴(382)은 콘택 플러그(370) 상에서 제2 층간 절연막(364) 전면 상으로 평탄하게 연장됨에 따라, 식각 저지막 패턴(382)은 게이트 전극들(350)과 오버랩될 수 있다.
식각 저지막 패턴(382) 상에 제3 층간 절연막(368)이 형성된다.
제2 및 제3 층간 절연막들(364, 368) 및 식각 저지막 패턴(382)을 관통하여 도전 패턴(316) 및 채널 영역(312)에 연결되는 제1 플러그(392)가 형성되고, 제3 층간 절연막(368) 및 식각 저지막 패턴(382)을 관통하여 콘택 플러그(370)에 연결되는 제2 플러그(396)가 형성된다.
제3 층간 절연막(368) 상에 각각 제1 플러그(392) 및 제2 플러그(396)와 전기적으로 연결되며, x 축 방향으로 연장되는 비트 라인(394) 및 공통 소스 라인(398)이 형성될 수 있다.
상기 불휘발성 메모리 장치는 공통 소스 라인 스트래핑 영역(302) 상에 형성되는 콘택 플러그(370) 및 식각 저지막 패턴(382)을 구비함에 따라, 기판(300)의 전체 영역 상에서 제2 및 제3 층간 절연막들(364, 368)의 높이가 균일하게 형성될 수 있다. 이에 따라, 제1 플러그들(392)의 깊이가 균일하게 형성될 수 있고, 상기 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 6a 내지 도 6k는 예시적인 실시예들에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 도 3a 내지 도 3c를 참조로 설명한 불휘발성 메모리 장치의 제조 방법일 수 있다. 또한, 도 6a 내지 도 6k는 도 2의 I-I´ 선을 따라 자른 단면에 대응되는 단면도들로 도시하였다.
도 6a를 참조하면, 기판(100) 상부에 불순물을 주입하여 공통 소스 라인 스트래핑 영역(102)을 형성한다. 공통 소스 라인 스트래핑 영역(102)은 일 방향(예를 들면, 도 6a의 x 방향)을 따라 연장할 수 있다. 상기 불순물은 인, 비소 등의 n형 불순물 또는 보론 등의 p형 불순물일 수 있다. 도시되지 않았지만, 기판(100)에는 공통 소스 라인 스트래핑 영역(102)의 연장 방향으로 연장하는 웰 영역(도시되지 않음)이 더 형성될 수 있고, 상기 웰 영역은 공통 소스 라인 스트래핑 영역(102)의 상기 불순물의 도전형과는 상이한 도전형을 가질 수 있다.
기판(100) 상에 복수의 희생층들(131~138: 130) 및 복수의 절연층들(121~129: 120)이 교대로 적층된다. 예를 들면, 제1 절연층(121)이 기판 상에 형성되고, 제1 희생층(131)이 제1 절연층(121) 상에 형성되며, 제2 절연층(122)이 제1 희생층(132) 상에 형성된다. 희생층들(130) 및 절연층들(120)의 개수는 메모리 셀 스트링에 형성될 메모리 셀 트랜지스터, 상부 및 하부 선택 트랜지스터들의 개수에 따라 달라질 수 있다. 희생층들(130)은 절연층들(120)에 대해 식각 선택성을 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 절연층들(120)이 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물을 사용하여 형성되는 경우, 희생층들(130)은 실리콘, 실리콘 카바이드, 실리콘 산화물 또는 실리콘 질화물 중 절연층(120)의 물질과는 상이한 물질을 사용하여 형성될 수 있다. 복수의 희생층들(130) 및 복수의 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들면, 최하부의 제1 절연층(121)은 얇은 두께로 형성될 수 있다.
도 6b를 참조하면, 교대로 적층된 복수의 희생층들(130) 및 복수의 절연층들(120)을 관통하는 제1 개구부(T1)가 형성될 수 있다. 제1 개구부(T1)의 z 축 방향으로의 단면은 원형, 타원형, 다각형 등 다양한 형상을 갖도록 형성할 수 있다. 제1 개구부(T1)는 x 축 방향 및 y 축 방향으로 이격되어 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 교대로 적층된 절연층들(120) 및 희생층들(130) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(100) 상부면을 노출할 때까지 절연층들(120) 및 희생층들(130)을 이방성 식각하여 제1 개구부(T1)를 형성할 수 있다. 제1 개구부(T1)는 기판(100) 상부면을 노출할 수 있고, 제1 개구부(T1) 하부의 기판(100)이 소정의 깊이로 식각되어 기판(100)에 리세스가 형성될 수도 있다.
도 6c를 참조하면, 제1 개구부(T1)의 측벽 상에 채널 영역(112)이 형성될 수 있다. 채널 영역(112)은 제1 개구부(T1)의 저면에서 기판(100)과 직접 접촉하여 전기적으로 연결될 수 있다. 예를 들면, 제1 개구부(T1)의 측벽 및 제1 개구부(T1)에 의해 노출된 기판(100) 상면을 균일하게 덮는 채널 영역(112)이 형성될 수 있다. 예시적인 실시예들에 있어서, 채널 영역(112)은 불순물이 도핑된 폴리실리콘을 사용하여 원자층 증착(atomic layer deposition: ALD) 공정 또는 화학 기상 증착(chemical vapor deposition: CVD) 공정을 사용하여 형성될 수 있다.
이후, 제1 개구부(T1)를 매립 절연층(114)으로 매립할 수 있다. 매립 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성할 수 있다. 한편, 매립 절연층(114)을 형성하기 전에 채널 영역(112)이 형성된 구조에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 공정이 더 수행될 수도 있다. 상기 열처리 공정을 수행함에 따라 채널 영역(112) 내에 존재하는 결함(defect)들이 큐어링될 수 있다.
이후, 매립 절연층(114) 상부에 평탄화 공정을 수행하여 제1 개구부(T1) 내의 매립 절연층(114) 상부를 일부분 제거할 수 있다. 이에 따라, 매립 절연층(114) 상면은 채널 영역(112)의 상면보다 낮게 형성될 수 있고, 채널 영역(112)의 측벽 상부가 노출될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing: CMP) 공정 및/또는 에치 백(etch-back) 공정을 사용하여 수행될 수 있다.
이후, 매립 절연층(114) 및 노출된 채널 영역(112)의 측벽 상부 상에 도전 패턴(116)을 형성할 수 있다. 예를 들면, 도전 패턴(116)은 최상부 절연층(129) 상에 제1 개구부(T1)를 채우는 도전층(도시되지 않음)을 형성한 후, 상기 도전층 상부를 평탄화함으로써 제1 개구부(T1) 내부에 도전 패턴(116)을 형성할 수 있다.
도 6d를 참조하면, 기판(100) 상면을 노출하는 제2 개구부(T2) 및 제3 개구부(T3)를 형성한다. 제2 개구부(T2) 및 제3 개구부(T3)는 각각 y 방향으로 연장될 수 있다. 제2 개구부(T2)는 인접한 채널 영역들(112) 사이에 형성될 수 있다. 도 6d에는 y 축 방향으로 연장하는 복수의 제2 개구부(T2)가 x 축 방향으로 이격되도록 형성되고, 인접한 제2 개구부들(T2) 사이에 x 축 방향으로 두 개의 채널 영역들(112)이 배열되도록 도시하였다. 이와는 달리, 인접한 제2 개구부들(T2) 사이에 x 축 방향으로 하나의 채널 영역(112)이 배열되거나, 두 개 이상의 채널 영역들(112)이 배열되도록 복수의 제2 개구부들(T2)이 형성될 수도 있다. 예시적인 실시예들에 있어서, 제2 개구부(T2) 및 제3 개구부(T3)는 절연층들(120) 및 희생층들(130) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 절연층들(120) 및 희생층들(130)을 이방성 식각함에 따라 형성될 수 있다.
이후, 제2 개구부(T2) 및 제3 개구부(T3)에 의해 노출된 희생층들(130)을 제거하고 절연층들(120) 사이의 공간 및 채널 영역(112)의 측벽에 의해 정의되는 복수의 측면 개구부들(T4)을 형성할 수 있다. 희생층들(130)은 습식 식각 공정에 의해 제거될 수 있다. 절연층(120)은 희생층(130)과 식각 선택비를 갖는 물질을 사용하여 형성됨에 따라, 희생층들(130)의 제거 공정에서 절연층들(120)은 제거되지 않고 잔류할 수 있다. 이에 따라, 절연층들(120) 사이에 복수의 측면 개구부들(T4)이 형성될 수 있다.
도 6e를 참조하면, 제2 및 제3 개구부들(T2, T3) 및 측면 개구부들(T4)에 의해 노출되는 채널 영역(112), 절연층들(120) 및 기판(100) 상에 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 채널 영역(112)으로부터 순차적으로 적층된 터널 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 포함할 수 있다. 예시적인 실시예들에 있어서, 터널 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)은 ALD 공정 또는 CVD 공정을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 터널 절연층(142)은 실리콘 산화물을 포함할 수 있다. 전하 저장층(144)은 전하 트랩층 또는 플로팅 게이트층일 수 있다. 전하 저장층(144)은 양자 도트 또는 나노 크리스탈을 포함할 수 있다. 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블로킹 절연층(146)은 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다.
이후, 제2 및 제3 개구부들(T2, T3) 및 측면 개구부들(T4)을 도전층(150a)으로 매립할 수 있다. 예시적인 실시예들에 있어서, 도전층(150a)은 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 루테늄 등의 금속 물질을 사용할 수 있다. 예를 들면, 도전층(150a)은 전기 도금(electroplating) 공정 등을 사용하여 형성될 수 있다. 한편, 도전층(150a)을 형성하기 전에 게이트 절연막(140) 상에 확산 방지막(도시되지 않음)을 형성하는 공정을 더 수행할 수도 있다. 상기 확산 방지막은 텅스텐 질화물, 탄탈륨 질화물 또는 티타늄 질화물을 포함할 수 있다.
도 6f를 참조하면, 도전층(150a)을 일부 식각하여 제2 개구부(T2) 및 제3 개구부(T3)를 다시 형성할 수 있다. 이에 따라, 측면 개구부들(T4) 내에만 도전층(150a)이 매립되어 측면 개구부들(T4) 사이에 복수의 게이트 전극들(151~158: 150)을 형성할 수 있다. 도전층(150a)을 식각하는 공정은 이방성 식각 공정에 의해 수행될 수 있고, 기판(100) 상부면 및 채널 영역(112) 상부에 형성된 게이트 절연막(140)도 이방성 식각 공정에 의해 제거될 수 있다.
한편, 제2 개구부(T2) 및 제3 개구부(T3)는 y 축 방향으로 연장할 수 있다. 제2 개구부(T2) 및 제3 개구부(T3)는 공통 소스 라인 스트래핑 영역(102)과 교차할 수 있고, 공통 소스 라인 스트래핑 영역(102)을 일부 노출할 수 있다. 또한, 제3 개구부(T3)의 폭은 제2 개구부(T2)의 폭보다 크게 형성될 수 있다. 공통 소스 라인 스트래핑 영역(102)과 교차하는 제3 개구부(T3) 내에 후속 공정에서 콘택 플러그(도 6h의 170)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 개구부(T3)는 공통 소스 라인 스트래핑 영역(102) 상부에서 원형 또는 타원형으로 확장되도록 형성될 수 있다. 예를 들면, 제3 개구부(T3)는 공통 소스 라인 스트래핑 영역(102)을 노출하는 제3 개구부(T3) 부분의 폭(도 3a의 D2 참조)이 공통 소스 라인 스트래핑 영역(102)을 노출하지 않는 제3 개구부(T3) 부분의 폭(도 3a의 D1 참조)보다 크게 형성될 수 있다.
이후, 제2 개구부(T2) 및 제3 개구부(T3)에 의해 노출된 기판(100) 상부에 불순물을 주입함으로써 기판(100) 상부에 공통 소스 영역(104)이 형성될 수 있다. 공통 소스 영역(104)은 y 축 방향으로 연장할 수 있고, 공통 소스 라인 스트래핑 영역(102)과 교차하도록 형성될 수 있다. 공통 소스 영역(104)은 공통 소스 라인 스트래핑 영역(102)의 도전형과 동일한 도전형을 갖도록 형성될 수 있다.
도 6g를 참조하면, 기판(100) 상에 제2 개구부(T2) 및 제3 개구부(T3)를 매립하는 절연층(도시되지 않음)을 형성한 후, 상기 절연층 상에 평탄화 공정을 수행함으로써 제2 개구부(T2) 및 제3 개구부(T3)를 매립하는 제1 층간 절연막(162)을 형성한다. 예시적인 실시예들에 있어서, 제1 층간 절연막(162)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다.
이후, 채널 영역(112), 도전 패턴(116), 최상부 절연층(129) 및 제1 층간 절연막(162) 상에 제2 층간 절연막(164)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(164)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다.
이후, 제3 개구부(T3)를 덮는 제1 및 제2 층간 절연막들(162, 164)을 제거하여 공통 소스 라인 스트래핑 영역(102)을 노출하는 콘택 홀(T5)을 형성한다. 예시적인 실시예들에 있어서, y 축 방향으로 연장하는 제3 개구부(T3) 전체가 다시 노출될 수 있고, 제3 개구부(T3) 내에서 공통 소스 라인 스트래핑 영역(102)을 노출하는 부분을 콘택 홀(T5)로 정의할 수 있다.
이와는 달리, 제3 개구부(T3) 내에서 공통 소스 라인 스트래핑 영역(102) 상부의 제1 및 제2 층간 절연막들(162, 164)을 제거함에 따라 공통 소스 라인 스트래핑 영역(102)을 노출하는 콘택 홀(T5)을 형성하고, 콘택 홀(T5)이 형성되지 않은 제3 개구부(T3) 부분에 제1 및 제2 층간 절연막들(162, 164)이 잔류할 수도 있다.
도 6h를 참조하면, 콘택 홀(T5)의 측벽 상에 측면 절연층(166)을 형성한다. 예시적인 실시예들에 있어서, 콘택 홀(T5)의 내벽 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층에 이방성 식각 공정을 수행하여 콘택 홀(T5) 바닥의 기판(100) 상면을 노출시키고, 콘택 홀(T5) 측벽 상에 측면 절연층(166)을 형성할 수 있다. 한편, 콘택 홀(T5) 측벽 상에 측면 절연층(166)을 형성하는 공정에 의하여 제3 개구부(T3)의 측벽 상에 측면 절연층(166)이 형성될 수 있다. 또한, 도 3a에 도시된 바와 같이, 콘택 홀(T5)의 폭(도 3a의 D2)이 제3 개구부(T3)의 폭(도 3a의 D1)보다 넓게 형성됨에 따라 측면 절연층(166)이 제3 개구부(T3)를 매립하도록 형성될 수 있다.
이후, 콘택 홀(T5)을 매립하는 도전층(도시되지 않음)을 형성하고, 상기 도전층 상부에 평탄화 공정을 수행하여 공통 소스 라인 스트래핑 영역(102)에 전기적으로 연결되는 콘택 플러그(170)를 형성한다. 예시적인 실시예들에 있어서, 콘택 플러그(170)는 텅스텐, 구리, 티타늄, 알루미늄, 루테늄, 탄탈륨 등의 금속을 사용하여 형성할 수 있다. 한편, 콘택 플러그(170)를 형성하는 공정에서, 측면 절연층(166) 또한 평탄화되어 측면 절연층(166)의 상면이 콘택 플러그(170) 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 또한, 콘택 플러그(170)의 상면이 제2 층간 절연막(164)의 상면보다 낮게 형성되어, 콘택 홀(T5) 측벽 상부가 노출될 수 있다. 도 6h에는 콘택 플러그(170)의 상면이 제2 층간 절연막(164)의 상면보다 낮게 형성된 것을 도시하였으나, 이와는 달리 콘택 플러그(170)의 상면은 제2 층간 절연막(164)의 상면과 실질적으로 동일 평면 상에 위치할 수도 있다.
도 6i를 참조하면, 제2 층간 절연막(164), 측면 절연층(166) 및 콘택 플러그(170) 상에 식각 저지막(180)을 형성한다. 예시적인 실시예들에 있어서, 식각 저지막(180)은 실리콘 질화물, 실리콘 산질화물, 금속 산화물 등 절연 물질을 사용하여 형성할 수 있다. 또한, 식각 저지막(180)은 제2 층간 절연막(164)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 콘택 플러그(170)의 상면이 제2 층간 절연막(164)의 상면보다 낮게 형성됨에 따라, 식각 저지막(180)은 측면 절연층(166), 콘택 플러그(170) 및 콘택 홀(T5)의 측벽의 상부 상에 컨포말하게 형성될 수 있다. 식각 저지막(180)은 콘택 플러그(170) 상부로부터 제2 층간 절연막(164) 상면 상으로 연장됨에 따라, 식각 저지막(180)은 게이트 전극들(150)과 오버랩될 수 있다. 예를 들면, 식각 저지막(180)은 제2 층간 절연막(164) 전면 상에 형성될 수 있고, 콘택 플러그(170) 상부에서 아래로 돌출하는 형상으로 형성될 수 있다.
이후, 식각 저지막(180) 상에 제3 층간 절연막(168a)을 형성한다. 예시적인 실시예들에 있어서, 제3 층간 절연막(168a)은 식각 저지막(180)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.
도 6j를 참조하면, 식각 저지막(180)의 상면이 노출될 때까지 제3 층간 절연막(168a) 상에 평탄화 공정을 수행한다. 상기 평탄화 공정은 CMP 공정, 에치백 공정 등을 사용하여 수행될 수 있다. 식각 저지막(180)은 제3 층간 절연막(168)과 식각 선택비를 가지므로, 식각 저지막(180)이 일부 노출되더라도 제3 층간 절연막(168a)이 모두 제거될 때까지 식각 저지막(180)이 제거되지 않고 유지될 수 있다.
이후, 식각 저지막(180) 상에 평탄화 공정을 더 수행함으로써 제2 층간 절연막(164) 상에 형성된 식각 저지막(180) 부분을 제거하고, 콘택 플러그(170) 상부에 식각 저지막 패턴(182)을 잔류시킬 수 있다. 이에 따라, 식각 저지막 패턴(182)은 콘택 홀(T5)에 의해 노출된 제2 층간 절연막(164)의 측벽을 감싸도록 형성될 수 있다. 예시적인 실시예들에 있어서, 식각 저지막 패턴(182)은 콘택 플러그(170) 상부로부터 제2 층간 절연막(164)의 측벽 상으로 연장되고, 게이트 전극들(150)과 오버랩되지 않도록 형성될 수 있다. 예를 들면, 식각 저지막 패턴(182)은 콘택 플러그(170) 및 콘택 홀(T5) 측벽 상부에 컨포말하게 형성되고, 후속 공정에서 제2 플러그(도 6k의 196)가 관통함에 따라 바닥부가 오픈된 컵 형상을 가질 수 있다.
다른 실시예들에 따르면, 제2 층간 절연막(164) 상부에 형성된 식각 저지막(180) 부분을 제거하지 않고 잔류시킬 수 있다. 이에 따라, 식각 저지막 패턴(182)은 콘택 플러그(170) 상부로부터 제2 층간 절연막(164) 상면 상으로 연장됨에 따라, 식각 저지막 패턴(182)은 게이트 전극들(150)과 오버랩될 수 있다. 예를 들면, 식각 저지막 패턴(182)은 제2 층간 절연막(164) 전면 상에 형성될 수 있고, 콘택 플러그(170) 상부에서 아래로 돌출하는 형상으로 형성될 수 있다. 이러한 경우, 도 4a 및 도 4b를 참조로 설명한 불휘발성 메모리 장치가 형성될 수 있다.
또 다른 실시예들에 따르면, 콘택 플러그(170)의 상면이 제2 층간 절연막(164)의 상면과 실질적으로 동일 평면 상에 형성될 수 있다. 이에 따라, 식각 저지막(182)은 콘택 플러그(170) 및 제2 층간 절연막(164) 상에 평탄하게 연장할 수 있다. 식각 저지막 패턴(182)은 게이트 전극들(150)과 오버랩될 수 있다. 이러한 경우, 도 5a 및 도 5b를 참조로 설명한 불휘발성 메모리 장치가 형성될 수 있다.
도 6k를 참조하면, 제2 층간 절연막(164), 식각 저지막 패턴(182) 및 제3 층간 절연막(168a) 상에 제4 층간 절연막(168b)을 형성한다.
이후, 제2 및 제4 층간 절연막들(164, 168b)을 관통하며 도전 패턴(116) 및 채널 영역(112)을 노출하는 제5 개구부(T6)을 형성하고, 제3 및 제4 층간 절연층들(168a, 168b) 및 식각 저지막 패턴(182)을 관통하며, 콘택 플러그(170)를 노출하는 제6 개구부(T7)을 형성한다.
상기 제5 및 제6 개구부들(T6, T7)을 채우는 도전층(도시되지 않음)을 제4 층간 절연막(168b) 상에 형성하고, 상기 도전층을 평탄화하여 도전 패턴(116) 및 채널 영역(112)에 연결되는 제1 플러그(192) 및 콘택 플러그(170)에 연결되는 제2 플러그(196)를 형성한다.
이후, 제4 층간 절연막(168b) 상에 도전층(도시되지 않음)을 형성하고, 상기 도전층을 패터닝하여 각각 제1 플러그(192) 및 제2 플러그(196)에 전기적으로 연결되는 비트 라인(도 3c의 194) 및 공통 소스 라인(198)을 형성할 수 있다. 상기 비트 라인은 x 축 방향으로 이격되는 복수의 제1 플러그들(192)에 연결되도록 x 축 방향으로 연장할 수 있다.
전술한 공정들을 수행하여 상기 불휘발성 메모리 장치가 완성된다. 상기 불휘발성 메모리 장치는 공통 소스 라인 스트래핑 영역(102)과 연결되는 콘택 플러그(170) 상부에 식각 저지막 패턴(182)을 형성한 후 층간 절연막들(164, 168a)을 평탄화한다. 이에 따라, 기판(100)의 전체 영역 상에서 제2 및 제4 층간 절연막들(164, 168b)의 높이가 균일하게 형성될 수 있다. 따라서, 제1 플러그(192) 형성을 위한 식각 공정에서 제1 플러그(192)의 깊이를 균일하게 형성할 수 있고, 상기 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 102: 공통 소스 라인 스트래핑 영역
104: 공통 소스 영역 112: 채널 영역
114: 매립 절연층 116: 도전 패턴
120~129: 절연층 130~138: 희생층
140: 게이트 절연막 142: 터널 절연층
144: 전하 저장층 146: 블로킹 절연층
150~159: 게이트 전극 150a: 도전층
162, 164, 168, 168a, 168b: 층간 절연막
166: 측면 절연층 170: 콘택 플러그
180: 식각 저지막 182: 식각 저지막 패턴
192, 194: 플러그 194: 비트 라인
198: 공통 소스 라인

Claims (10)

  1. 제1 불순물 영역과 제2 불순물 영역을 포함하며, 상기 제2 불순물 영역이 상기 제1 불순물 영역과 교차하는, 기판;
    상기 기판 상에서 수직 방향으로 연장하고, 상기 제1 불순물 영역과 전기적으로 연결되는 채널 영역들;
    상기 채널 영역들의 외측벽을 따라 수직 방향 및 수평 방향으로 서로 이격하여 배치되는 게이트 전극들;
    상기 게이트 전극들 및 채널 영역들 상에 배치되고, 인접한 상기 게이트 전극들 사이에 콘택 홀을 한정하는 제1 층간 절연막;
    상기 콘택 홀 내에 형성되며 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및
    상기 콘택 플러그 및 상기 제1 층간 절연막 상에 형성되고, 상기 콘택 홀에 의해 노출된 상기 제1 층간 절연막의 측벽을 감싸도록 형성되는 식각 저지막 패턴을 포함하는 불휘발성 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 콘택 플러그의 상면이 상기 제1 층간 절연막의 상면보다 낮게 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 콘택 플러그 상부로부터 상기 제1 층간 절연막 측벽 상으로 연장되고, 상기 게이트 전극들과 오버랩(overlap)되지 않는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 식각 저지막 패턴은 바닥부가 오픈된 컵 형상을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 콘택 플러그 상부로부터 상기 제1 층간 절연막 상면 상으로 연장되어, 상기 게이트 전극들과 오버랩되는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 제1 층간 절연막의 전면 상에 형성되고, 상기 콘택 플러그 상부에서 아래로 돌출하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1 불순물 영역과 제2 불순물 영역을 포함하며, 상기 제2 불순물 영역이 상기 제1 불순물 영역과 교차하는, 기판;
    상기 기판 상에서 수직 방향으로 연장하고, 상기 제1 불순물 영역과 전기적으로 연결되는 채널 영역들;
    상기 채널 영역들의 외측벽을 따라 수직 방향 및 수평 방향으로 서로 이격하여 배치되는 게이트 전극들;
    상기 게이트 전극들 및 채널 영역들 상에 배치되고, 인접한 상기 게이트 전극들 사이에 콘택 홀을 한정하는 제1 층간 절연막;
    상기 콘택 홀 내에 형성되며 상기 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그;
    상기 콘택 플러그 및 상기 제1 층간 절연막 상에 형성되는 식각 저지막 패턴;
    상기 채널 영역들에 전기적으로 연결되는 비트 라인; 및
    상기 콘택 플러그에 전기적으로 연결되는 공통 소스 라인을 포함하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 식각 저지막 패턴 및 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막; 및
    상기 제2 층간 절연막을 관통하여 상기 채널 영역 및 상기 콘택 플러그에 각각 전기적으로 연결되는 제1 플러그 및 제2 플러그;를 더 포함하고,
    상기 비트 라인과 상기 공통 소스 라인은 상기 제2 층간 절연막 상에 형성되며, 상기 제1 플러그 및 상기 제2 플러그에 각각 전기적으로 연결되는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 제2 플러그는 상기 식각 저지막 패턴 및 상기 제2 층간 절연막을 관통하는 것을 특징으로 하는 불휘발성 메모리 장치.
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