CN106571369B - 半导体装置和非易失性存储装置 - Google Patents

Abstract

公开了半导体装置和非易失性存储装置。垂直NAND型存储装置包括在下面的基底上按交替的顺序布置的栅极间绝缘层和栅电极的垂直堆叠，所述基底包括在其中的单元阵列区和接触区。提供了至少一个NAND型沟道结构，所述NAND型沟道结构穿过栅极间绝缘层和栅电极的垂直堆叠垂直地延伸。栅电极中的在接触区的至少一部分上横向地延伸的一个第一栅电极的端部侧壁的垂直斜率不如在所述一个第一栅电极与基底之间延伸的多个第一栅电极的端部侧壁的垂直斜率陡峭。

Description

半导体装置和非易失性存储装置

本申请要求于2015年10月8日提交的第62/239,048号美国临时专利申请和于2015年11月23日提交的第10-2015-0164177号韩国专利申请的优先权，这些申请的公开通过引用全部包含于此。

技术领域

发明构思的多个实施例涉及半导体装置及其制造方法，更具体地，涉及三维(3D)半导体存储装置及其制造方法。

背景技术

半导体装置已经高度集成以提供高性能和低成本。半导体装置的集成度可以影响半导体装置的成本，从而使得对更高集成度的半导体装置的需求与日俱增。传统二维(2D)或平面存储装置的集成度可由单位存储单元占据的面积来估计。因此，传统2D存储装置的集成度会极大地受到形成精细图案的技术的影响。然而，由于为形成精细图案需要极其昂贵的设备，所以2D存储装置的集成度不断增加，但仍有限。

已经开发出包括三维地布置的存储单元的三维(3D)半导体装置以克服上述限制。然而，3D半导体存储装置的制造与2D半导体存储装置相比会昂贵，并且会有关于良率和提供可靠的装置特性的担忧。

发明内容

发明构思的实施例提供了能够减小工艺风险的半导体装置及其制造方法。

根据发明的一些实施例，一种非易失性存储装置(例如，垂直NAND)包括在下面的基底上按交替的顺序布置的栅极间绝缘层和栅电极的垂直堆叠。基底包括在其中的单元阵列区和接触区。接触区可被构造为邻近单元阵列区延伸的外围电路区。提供了至少一个NAND型沟道结构，所述NAND型沟道结构穿过栅极间绝缘层和栅电极的垂直堆叠垂直地延伸。这种NAND型沟道结构设置在单元阵列区上。根据这些实施例的优选的方面，栅电极中的在接触区的至少一部分上横向地延伸的一个第一栅电极的端部侧壁的垂直斜率(verticalslope)不如在所述一个第一栅电极与基底之间延伸的多个第一栅电极的端部侧壁的垂直斜率陡峭。根据这些实施例的另外的方面，垂直堆叠中的栅电极的端部在接触区上按降低的阶梯图案布置。所述一个第一栅电极的端部侧壁比所述多个第一栅电极的端部侧壁更靠近所述NAND型沟道结构。

根据发明的另外的实施例，半导体装置可以包括：基底，包括第一区和沿着一个方向与第一区分隔开的第二区；第一堆叠结构，包括交替地并重复地堆叠在基底上的第一绝缘层和第一栅电极；以及沟道结构，在第一区的基底上设置的第一堆叠结构中垂直地延伸。第一堆叠结构可具有在第二区的基底上的阶梯式结构。第二区的第一栅电极中的至少一个第一栅电极的端部可包括第一侧壁。第二区的第一栅电极中的其它第一栅电极中的每个的端部可具有第二侧壁，第二侧壁具有比第一侧壁陡峭的斜率。

半导体装置可以包括：基底，包括单元阵列区和沿着一个方向与单元阵列区分隔开的接触区；堆叠结构，包括交替地并重复地堆叠在基底上的绝缘层和栅电极；以及沟道结构，贯穿单元阵列区的堆叠结构以连接到基底。栅电极中的至少一个栅电极可包括在接触区中沿着所述一个方向延伸的第一焊盘部，第一焊盘部在所述一个方向上的长度可从第一焊盘部的顶表面朝向第一焊盘部的底表面逐渐变大。

根据发明的另外的实施例，提供了一种用于制造半导体存储装置的方法，所述方法包括：形成包括交替地并重复地堆叠在基底上的绝缘层和牺牲层的堆叠结构层；在堆叠结构层上形成掩模图案；将掩模图案用作蚀刻掩模使堆叠结构层的一个端部形成为阶梯式结构。使堆叠结构层的一个端部形成为阶梯式结构可以包括重复循环。所述循环可以包括：执行第一蚀刻工艺，第一蚀刻工艺蚀刻通过掩模图案暴露的至少一个绝缘层；执行第二蚀刻工艺，第二蚀刻工艺将掩模图案用作蚀刻掩模来蚀刻在至少一个绝缘层下面的至少一个牺牲层；修整掩模图案以减小掩模图案的宽度和高度。通过重复的循环中的至少一个循环的第二蚀刻工艺的牺牲层的蚀刻速率可以低于通过重复的循环中的另一循环或其它循环的第二蚀刻工艺的牺牲层的蚀刻速率。

附图说明

考虑到附图和所附的详细描述，发明构思将变得更加清楚。

图1是示出根据发明构思的一些实施例的三维(3D)半导体存储装置的单元阵列的示意性电路图。

图2是示出根据发明构思的一些实施例的3D半导体存储装置的平面图。

图3A是沿图2的线I-I'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置。

图3B和图3C是图3A的区域'M'的放大视图。

图4至图26是沿图2的线I-I'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的制造方法。

图27是与图2的线I-I'对应的剖视图以示出用于与发明构思的实施例进行比较的制造方法。

具体实施方式

图1是示出根据发明构思的一些实施例的三维(3D)半导体存储装置的单元阵列的示意性电路图。参照图1，根据发明构思的一些实施例的3D半导体存储装置的单元阵列可以包括共源线CS、多条位线BL和连接在共源线CS与位线BL之间的多个单元串CSTR。

共源线CS可以是设置在基底上的导电层或形成在基底中的掺杂剂区域。在一些实施例中，共源线CS可以是竖直地(或垂直地)与基底分隔开的导电图案(例如，金属线)。位线BL可以是竖直地与基底分隔开的导电图案(例如，金属线)。在一些实施例中，位线BL可以与共源线CS交叉并且可以竖直地与共源线CS分隔开。当从平面图观察时，位线BL可以二维地布置。多个单元串CSTR可以并联地连接到每条位线BL。单元串CSTR可以共同连接到共源线CS。换言之，多个单元串CSTR可以设置在共源线CS与多条位线BL之间。在一些实施例中，共源线CS可以包括二维地布置的多条共源线CS。在一些实施例中，相同的电压可以施加到多条共源线CS。在某些实施例中，共源线CS可被彼此独立地电控制。

每个单元串CSTR可以包括连接到共源线CS的地选择晶体管GST、连接到位线BL的串选择晶体管SST、设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以以提到的顺序彼此串联连接。

共源线CS可以共同连接到地选择晶体管GST的源极。设置在共源线CS和位线BL之间的下选择线LSL、多条字线WL0至WL3和上选择线USL可以分别用作地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。

图2是示出根据发明构思的一些实施例的3D半导体存储装置的平面图。图3A是沿图2的线I-I'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置。图3B和图3C是图3A的区域'M'的放大视图。

参照图2和图3A，可以提供基底100。例如，基底100可以是硅基底、锗基底或硅锗基底。基底100可以包括掺杂有掺杂剂的共源区CSL。在一些实施例中，共源区CSL可以具有沿与基底100的顶表面平行的第二方向D2延伸的线形形状。共源区CSL可以沿与第二方向D2相交的第一方向D1来布置。

堆叠结构ST可以设置在基底100上。每个堆叠结构ST可以包括交替地并重复地堆叠在基底100上的绝缘层110和栅电极WLb1、WLa1、WLb2和WLa2。每个堆叠结构ST的下部可以被定义为第一堆叠结构ST1，每个堆叠结构ST的上部可以定义为第二堆叠结构ST2。换言之，第二堆叠结构ST2可以设置在下方的第一堆叠结构ST1上。第一堆叠结构ST1可以包括第一栅电极WLb1和WLa1，第二堆叠结构ST2可以包括第二栅电极WLb2和WLa2。当从平面图观察时，堆叠结构ST可以具有沿第二方向D2延伸的线形形状并且可以沿第一方向D1来布置。

每个共源区CSL可以在彼此相邻的堆叠结构ST之间设置在基底100中。下绝缘层105可以设置在基底100与第一堆叠结构ST1之间。在一些实施例中，下绝缘层105可以包括氧化硅层和/或高k介电层(例如，氮化硅层、氧化铝层或氧化铪层)。下绝缘层105可以比绝缘层110薄。

栅电极WLb1、WLa1、WLb2和WLa2可以沿与第一方向D1和第二方向D2垂直的第三方向D3堆叠。栅电极WLb1、WLa1、WLb2和WLa2可以通过设置在其间的绝缘层110彼此竖直地分隔开。第一栅电极WLb1和WLa1可以包括与第一栅电极WLb1和WLa1中的最上面的一个对应的第一上栅电极WLa1以及设置在第一上栅电极WLa1下方的第一下栅电极WLb1。第一下栅电极WLb1中最下面的一个可以是下选择线LSL。第二栅电极WLb2和WLa2可以包括与第二栅电极WLb2和WLa2中的最上面的一个对应的第二上栅电极WLa2以及设置在第二上栅电极WLa2下方的第二下栅电极WLb2。第二上栅电极WLa2可以是上选择线USL。例如，栅电极WLb1、WLa1、WLb2和WLa2可以包括掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任意组合。例如，每个绝缘层110可以包括氧化硅层。

下选择线LSL可被用作参照图1描述的地选择晶体管GST的栅电极。上选择线USL可被用作参照图1描述的串选择晶体管SST的栅电极。除了下选择线LSL和上选择线USL之外的栅电极WLb1、WLa1和WLb2可被用作参照图1描述的存储单元晶体管MCT的栅电极。

基底100可以包括单元阵列区CAR、第一接触区CTR1和第二接触区CTR2。堆叠结构ST的至少一个端部可以设置在第一接触区CTR1和第二接触区CTR2的基底100上。第一堆叠结构ST1的一个端部可以设置在第一接触区CTR1的基底100上，第二堆叠结构ST2的一个端部可以设置在第二接触区CTR2的基底100上。在一些实施例中，第二接触区CTR2可以邻近于单元阵列区CAR。当从平面图观察时，第一接触区CTR1可以用置于第一接触区CTR1和单元阵列区CAR之间的第二接触区CTR2与单元阵列区CAR分隔开。单元阵列区CAR、第二接触区CTR2和第一接触区CTR1可以沿第二方向D2来布置。第一堆叠结构ST1可以从单元阵列区CAR穿过第二接触区CTR2延伸到第一接触区CTR1中，第二堆叠结构ST2可以从单元阵列区CAR延伸到第二接触区CTR2中。

为了将栅电极WLb1、WLa1、WLb2和WLa2电连接到外围逻辑结构，每个堆叠结构ST可以具有在第一接触区CTR1和第二接触区CTR2的基底100上的阶梯式结构。第一接触区CTR1和第二接触区CTR2的阶梯式结构的竖直高度可以随着距单元阵列区CAR的距离的减小而增大。换言之，堆叠结构ST可以在第一接触区CTR1和第二接触区CTR2的基底100上具有倾斜的轮廓。

第一接触区CTR1的第一栅电极WLb1和WLa1的平面面积可以随着沿第三方向D3距基底100的顶表面的距离的增大而顺序地减小。因此，与第一栅电极WLb1和WLa1中最下面的一个对应的下选择线LSL可以具有最大的平面面积。第二接触区CTR2的第二栅电极WLb2和WLa2的平面面积可以随着沿第三方向D3距基底100的顶表面的距离的增大而顺序地减小。因此，与第二栅电极WLb2和WLa2中最上面的一个对应的上选择线USL可以具有最小的平面面积。

第一层间绝缘层180可以设置在基底100上以覆盖堆叠结构ST的至少一部分。第一层间绝缘层180可以具有平坦化的顶表面并且可以覆盖堆叠结构ST在第一接触区CTR1和第二接触区CTR2的基底100上的阶梯式结构。第二层间绝缘层190可以设置在第一层间绝缘层180和堆叠结构ST上。

多个沟道结构可以贯穿在单元阵列区CAR的基底100上设置的堆叠结构ST中的每个。多个沟道结构可以分别包括多个沟道层135。在一些实施例中，多个沟道孔CH可以贯穿在单元阵列区CAR的基底100上设置的堆叠结构ST中的每个，沟道层135可以分别沿沟道孔CH的内侧壁朝向基底100延伸。沟道层135可以电连接到基底100。在一些实施例中，沟道层135可以与基底100的顶表面直接接触。当从平面图观察时，贯穿堆叠结构ST中的每个的沟道层135可以沿第二方向D2来布置。在一些实施例中，堆叠结构ST中的每个的沟道层135可以沿第二方向D2布置成行。在一些实施例中，堆叠结构ST中的每个的沟道层135可以以之字形形式沿第二方向D2来布置。

在一些实施例中，沟道层135可以具有具备开放的底端和开放的顶端的管道或通心粉的形状。在一些实施例中，即使未在图中示出，沟道层135也可以具有具备封闭的底端的管道或通心粉的形状。

沟道层135可以未掺杂的，或者可以掺杂有具有与基底100相同的导电类型的掺杂剂。沟道层135可以包括具有多晶结构或单晶结构的半导体材料。例如，沟道层135可以包括硅。由沟道层135围绕的内部空间可以填充有填充绝缘图案150。例如，填充绝缘图案150可以包括氧化硅。

栅极绝缘层145可以设置在每个沟道层135与栅电极WLb1、WLa1、WLb2和WLa2之间。换言之，栅极绝缘层145可以直接覆盖沟道孔CH的内侧壁。栅极绝缘层145可以沿第三方向D3延伸。栅极绝缘层145可以具有其顶端和底端开放的管道或通心粉的形状。

栅极绝缘层145可以包括单层或包括多个层的多层。在一些实施例中，栅极绝缘层145可以包括电荷捕获型闪存晶体管的电荷存储层和隧穿绝缘层。隧穿绝缘层可以包括其能带隙大于电荷存储层的能带隙的材料。例如，隧穿绝缘层可以包括氧化硅层或高k介电层(例如，氧化铝层或氧化铪层)中的至少一种。电荷存储层可以包括富捕获位绝缘层(例如，氮化硅层)、浮栅电极或包括导电纳米点的绝缘层中的至少一种。隧穿绝缘层可以与沟道层135直接接触。即使未在图中示出，也可以在电荷存储层与每个栅电极WLb1、WLa1、WLb2和WLa2之间设置阻挡绝缘层。阻挡绝缘层可以在绝缘层110与每个栅电极WLb1、WLa1、WLb2和WLa2之间延伸。阻挡绝缘层可以包括其能带隙小于隧穿绝缘层的能带隙且大于电荷存储层的能带隙的材料。例如，阻挡绝缘层可以包括氧化硅层或高k介电层(例如，氧化铝层或氧化铪层)中的至少一种。

在某些实施例中，栅极绝缘层145可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。隧穿绝缘层可以与沟道层135直接接触，阻挡绝缘层可以与栅电极WLb1、WLa1、WLb2和WLa2直接接触。电荷存储层可以设置在隧穿绝缘层和阻挡绝缘层之间。在这种情况下，栅电极WLb1、WLa1、WLb2和WLa2可以与绝缘层110直接接触。

填充绝缘层170可以填充沟槽TR，所述沟槽TR中的每个设置在彼此邻近的堆叠结构ST之间。填充绝缘层170可以包括氧化硅层。

沟道层135中的每个的顶端部可以包括漏区DR。导电焊盘(或“导电垫”)160可以与沟道层135中的每个的漏区DR接触。第二层间绝缘层190可以覆盖导电焊盘160。位线塞BPLG可以贯穿第二层间绝缘层190以分别电连接到导电焊盘160。位线BL可以设置在位线塞BPLG上。位线BL可以具有沿第一方向D1延伸的线形形状。每条位线BL可以通过位线塞BPLG电连接到沿第一方向D1布置的导电焊盘160。

用于将栅电极WLb1、WLa1、WLb2和WLa2电连接到外围逻辑结构的互连结构可以设置于在第一接触区CTR1和第二接触区CTR2的基底100上设置的堆叠结构ST的阶梯式结构上。

具体而言，第一接触塞PLG1可以贯穿第二层间绝缘层190和第一层间绝缘层180以分别连接到在第一接触区CTR1的基底100上设置的第一栅电极WLb1和WLa1的端部。第二接触塞PLG2可以贯穿第二层间绝缘层190和第一层间绝缘层180以分别连接到在第二接触区CTR2的基底100上设置的第二栅电极WLb2和WLa2的端部。第一接触塞PLG1和第二接触塞PLG2的竖直长度可以随着距单元阵列区CAR的距离的减小而顺序地减小。第一接触塞PLG1和第二接触塞PLG2的顶表面可以基本上彼此共面。

此外，第一连接线CL1可以设置在第一接触区CTR1的第二层间绝缘层190上以电连接到第一接触塞PLG1。第二连接线CL2可以设置在第二接触区CTR2的第二层间绝缘层190上以电连接到第二接触塞PLG2。

参照图3A和图3B，第一接触区CTR1的第一上栅电极WLa1的端部可以具有第一侧壁SW1。第一上栅电极WLa1的端部可以与连接到第一上栅电极WLa1的第一接触塞PLG1邻近。第一接触区CTR1的第一下栅电极WLb1的端部可以分别具有第二侧壁SW2。第一侧壁SW1可以具有平缓的斜率，第二侧壁SW2中的每个可以具有竖直的斜率。因此，第一侧壁SW1的斜率可以比每个第二侧壁SW2的斜率平缓。

第二接触区CTR2的第二上栅电极WLa2的端部可以具有第三侧壁SW3。第二接触区CTR2的第二下栅电极WLb2的端部可以分别具有第四侧壁SW4。第三侧壁SW3可以具有平缓的斜率，第四侧壁SW4中的每个可以具有竖直的斜率。因此，第三侧壁SW3的斜率可以比每个第四侧壁SW4的斜率平缓。同时，如图3A-图3B所示，第三侧壁SW3可以具有与第一侧壁SW1基本相同的斜率。

具体而言，参照图3B，第二上栅电极WLa2可以具有在第二接触区CTR2中沿第二方向D2延伸的第一焊盘部(或“第一垫部”)CTP1。第二接触塞PLG2可以直接连接到第一焊盘部CTP1。在第二接触区CTR2中，每个第二下栅电极WLb2可以具有沿第二方向D2延伸的第二焊盘部(或“第二垫部”)CTP2，第二接触塞PLG2可以直接连接到第二焊盘部CTP2。

第一焊盘部CTP1的第三侧壁SW3的梯度可以具有第一角度θ1。在一些实施例中，当从沿着第二方向D2截取的剖视图观察时，可以提供连接第三侧壁SW3的顶端和底端的第一线SWL1。第一角度θ1可以与第一线SWL1和设置在第二上栅电极WLa2下面的绝缘层110的顶表面之间的夹角对应。绝缘层110的顶表面可以基本上平行于基底100的顶表面。这里，第一角度θ1可以小于90度。在一些实施例中，第一角度θ1可以在30度至85度的范围内。同时，第二焊盘部CTP2的第四侧壁SW4可以基本上垂直于基底100的顶表面。换言之，第四侧壁SW4的梯度可以为约90度。

由于第一角度θ1小于90度，所以从第一焊盘部CTP1的顶表面朝向第一焊盘部CTP1的底表面，第一焊盘部CTP1的在第二方向D2上的长度可以逐渐变大。例如，第一焊盘部CTP1的上部在第二方向D2上可以具有第一长度W1，第一焊盘部CTP1的下部在第二方向D2上可以具有第二长度W2。这里，第二长度W2可以大于第一长度W1。

在某些实施例中，如图3C所示，第二焊盘部CTP2的第四侧壁SW4的梯度可以具有第二角度θ2。在一些实施例中，当从沿着第二方向D2截取的剖视图观察时，可以提供连接第四侧壁SW4的顶端和底端的第二线SWL2。第二角度θ2可以与第二线SWL2和设置在第二下栅电极WLb2下面的绝缘层110的顶表面之间的夹角对应。这里，第二角度θ2可以大于第一角度θ1。在一些实施例中，第二角度θ2可以在80度至90度的范围内。

在一些实施例中，第一上栅电极WLa1可以具有在第一接触区CTR1中的第三焊盘部，每个第一下栅电极WLb1可以具有在第一接触区CTR1中的第四焊盘部。第三焊盘部和第四焊盘部的结构特征可以与上述参照图3B和图3C描述的第一焊盘部CTP1和第二焊盘部CTP2的结构特征相同或相似。

图4至图26是沿图2的线I-I'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的制造方法。图27是与图2的线I-I'对应的剖视图以示出用于与发明构思的实施例进行比较的制造方法。

参照图2和图4，可以交替地并重复地在基底100上沉积牺牲层HLb1、HLa1、HLb2和HLa2以及绝缘层110以形成堆叠结构层STa。堆叠结构层STa可以包括设置在基底100上的第一堆叠结构层ST1a和设置在第一堆叠结构层ST1a上的第二堆叠结构层ST2a。第一堆叠结构层ST1a可以包括第一牺牲层HLb1和HLa1，第二堆叠结构层ST2a可以包括第二牺牲层HLb2和HLa2。

第一牺牲层HLb1和HLa1可以包括与第一牺牲层HLb1和HLa1中最上面的一个对应的第一上牺牲层HLa1以及设置在第一上牺牲层HLa1下方的第一下牺牲层HLb1。第二牺牲层HLb2和HLa2可以包括与第二牺牲层HLb2和HLa2中最上面的一个对应的第二上牺牲层HLa2以及设置在第二上牺牲层HLa2下方的第二下牺牲层HLb2。

在一些实施例中，牺牲层HLb1、HLa1、HLb2和HLa2可以具有相同的厚度。在一些实施例中，牺牲层HLb1、HLa1、HLb2和HLa2的最下面的第一下牺牲层HLb1和第二上牺牲层HLa2可以比设置于其间的其它牺牲层HLb1、HLa1和HLb2厚。绝缘层110可以具有相同的厚度，或者绝缘层110中的一层或一些层的厚度可以与绝缘层110的另一层或其它层的厚度不同。

可以利用热化学气相沉积(热CVD)方法、等离子体增强CVD方法、物理CVD方法和/或原子层沉积(ALD)方法来沉积牺牲层HLb1、HLa1、HLb2和HLa2以及绝缘层110。例如，可以由氮化硅层、氮氧化硅层或硅层来形成牺牲层HLb1、HLa1、HLb2和HLa2中的每个。在一些实施例中，牺牲层HLb1、HLa1、HLb2和HLa2可以包括多晶结构或单晶结构。例如，可以由氧化硅层形成每个绝缘层110。

此外，可以在基底100和第一堆叠结构层ST1a之间形成下绝缘层105。可以由相对于牺牲层HLb1、HLa1、HLb2和HLa2具有蚀刻选择性的材料来形成下绝缘层105。在一些实施例中，下绝缘层105可以包括氧化硅层和/或高k介电层(例如，氮化硅层、氧化铝层或氧化铪层)。下绝缘层105可以比牺牲层HLb1、HLa1、HLb2和HLa2以及绝缘层110薄。

参照图2和图5，可以形成沟道孔CH以贯穿堆叠结构层STa。沟道孔CH可以暴露基底100。当从平面图观察时，可以以与参照图2和图3A描述的沟道结构(即，沟道层135)相同的形式来布置沟道孔CH。

沟道孔CH的形成可以包括在堆叠结构层STa上形成具有开口的掩模图案且将掩模图案用作蚀刻掩模来蚀刻堆叠结构层STa。掩模图案的开口可以限定将要形成沟道孔CH的区域。然后，可去除掩模图案。同时，可以通过蚀刻堆叠结构层STa的工艺的过蚀刻(over-etching)来使基底100在沟道孔CH下面的顶表面凹进。

参照图2和图6，可以形成栅极绝缘层145和沟道层135以顺序地覆盖每个沟道孔CH的内侧壁。在一些实施例中，栅极绝缘层145可以包括隧穿绝缘层和电荷存储层。在一些实施例中，栅极绝缘层145还可以包括阻挡绝缘层。在这种情况下，可以在电荷存储层与牺牲层HLb1、HLa1、HLb2和HLa2之间形成阻挡绝缘层。可以利用ALD方法或CVD方法形成栅极绝缘层145和沟道层135中的每个。可以形成填充绝缘图案150以完全填充每个沟道孔CH。

参照图2和图7，可以在第二堆叠结构层ST2a上形成第一光致抗蚀剂图案PR1。基底100可以包括单元阵列区CAR、第一接触区CTR1和第二接触区CTR2。第二接触区CTR2可以邻近于单元阵列区CAR，第一接触区CTR1可以用置于第一接触区CTR1和单元阵列区CAR之间的第二接触区CTR2与单元阵列区CAR分隔开。沟道孔CH可以贯穿在单元阵列区CAR的基底100上设置的堆叠结构层STa。可以在单元阵列区CAR和第二接触区CTR2的基底100上设置的堆叠结构层STa上形成第一光致抗蚀剂图案PR1。第一光致抗蚀剂图案PR1可以暴露在第一接触区CTR1的基底100上设置的堆叠结构层STa。

形成第一光致抗蚀剂图案PR1可以包括：准备光致抗蚀剂组合物；将光致抗蚀剂组合物施加到基底100的整个顶表面以形成光致抗蚀剂层；对光致抗蚀剂层执行曝光工艺和显影工艺以形成第一光致抗蚀剂图案PR1。

参照图2和图8，可以将第一光致抗蚀剂图案PR1用作蚀刻掩模顺序地蚀刻第二堆叠结构层ST2a的最上面的绝缘层110和第二上牺牲层HLa2。蚀刻绝缘层110的工艺可被定义为第一蚀刻工艺，蚀刻第二上牺牲层HLa2的工艺可被定义为第二蚀刻工艺。随后将要详细描述第一蚀刻工艺和第二蚀刻工艺。已蚀刻的绝缘层110和已蚀刻的第二上牺牲层HLa2可暴露设置在它们下面的另一绝缘层110和第二下牺牲层HLb2。

参照图2和图9，可以对第一光致抗蚀剂图案PR1执行修整(trimming)工艺。换言之，可以对第一光致抗蚀剂图案PR1执行各向同性蚀刻工艺。因此，可以减小第一光致抗蚀剂图案PR1的宽度和高度。例如，在修整工艺期间，第一光致抗蚀剂图案PR1的宽度可以减小第一长度T1，第一光致抗蚀剂图案PR1的高度可以减小第二长度T2。

修整工艺可以通过利用能够选择性蚀刻第一光致抗蚀剂图案PR1的蚀刻溶液的湿法蚀刻工艺来执行。由于湿法蚀刻工艺的特性，第一光致抗蚀剂图案PR1的高度的减小长度会大于第一光致抗蚀剂图案PR1的宽度的减小长度。这可能是因为第一光致抗蚀剂图案PR1的暴露的顶表面的面积大于第一光致抗蚀剂图案PR1的暴露的侧壁的面积。因此，在修整工艺期间，第二长度T2可以大于第一长度T1。

参照图8和图9描述的工艺可以构成用于形成第二接触区CTR2的第二堆叠结构层ST2a的阶梯式结构的一个循环。换言之，所述循环可以包括：蚀刻通过第一光致抗蚀剂图案PR1暴露的至少一个绝缘层110的工艺(即，第一蚀刻工艺)；蚀刻通过至少一个绝缘层110暴露的至少一个第二牺牲层HLb2和HLa2的工艺(即，第二蚀刻工艺)；修整第一光致抗蚀剂图案PR1以减小第一光致抗蚀剂图案PR1的宽度和高度的工艺。可以重复地执行所述循环。在下文中将描述所述循环的重复。

参照图2和图10，可以将其尺寸已被减小一次的第一光致抗蚀剂图案PR1用作蚀刻掩模来蚀刻最上面的绝缘层110。同时，可以与最上面的绝缘层100一起蚀刻通过第二上牺牲层HLa2暴露的在下面的绝缘层110(第一蚀刻工艺)。随后，可以将第一光致抗蚀剂图案PR1用作蚀刻掩模来蚀刻第二上牺牲层HLa2。同时，可以与第二上牺牲层HLa2一起蚀刻通过第二上牺牲层HLa2暴露的在下面的第二下牺牲层HLb2(第二蚀刻工艺)。已蚀刻的绝缘层110以及已蚀刻的第二上牺牲层HLa2和第二下牺牲层HLb2可暴露设置在它们下面的另一绝缘层110和另一第二下牺牲层HLb2。

参照图2和图11，可以对第一光致抗蚀剂图案PR1再次执行修整工艺。在修整工艺期间，第一光致抗蚀剂图案PR1的宽度可以减小第一长度T1，第一光致抗蚀剂图案PR1的高度可以减小第二长度T2。结果，可以再一次重复所述循环。

参照图2和图12，可以重复所述循环使得第二接触区CTR2的第二堆叠结构层ST2a的端部可以具有阶梯式结构。此外，可以通过重复修整工艺来减小第一光致抗蚀剂图案PR1的尺寸。

同时，可以重复地执行所述循环的绝缘层110的第一蚀刻工艺以及第二牺牲层HLb2和HLa2的第二蚀刻工艺，因此，通过第一光致抗蚀剂图案PR1暴露的绝缘层110的上部可被过蚀刻。因此，可分别在暴露的绝缘层110的上部中形成第一凹进RC1。

参照图2和图13，可以对第一光致抗蚀剂图案PR1执行修整工艺。然后，可以对通过第一光致抗蚀剂图案PR1暴露的绝缘层110执行第一蚀刻工艺ET1。在第一蚀刻工艺ET1期间，被第一凹进RC1减薄的绝缘层110可被快速地去除，然后可通过过蚀刻而蚀刻设置在下面的第二下牺牲层HLb2的上部。因此，可分别在第二下牺牲层HLb2的上部中形成第二凹进RC2。

如果在第一蚀刻工艺ET1之后立即对图13所示的结构执行第二蚀刻工艺ET2，会发生工艺问题。将在下文中描述这个问题。参照图2和图27，可以执行对通过第一光致抗蚀剂图案PR1暴露的第二牺牲层HLb2和HLa2进行蚀刻的第二蚀刻工艺ET2。

第二蚀刻工艺ET2可以通过利用能够蚀刻第二牺牲层HLb2和HLa2的蚀刻气体的等离子体干法蚀刻工艺来执行。例如，当第二牺牲层HLb2和HLa2由氮化硅或氮氧化硅形成时，蚀刻气体可以包括从由CH₃F、CH₂F₂、CF₄和SF₆组成的组中选择的至少一种蚀刻组分。蚀刻组分可以蚀刻氮化硅和/或氮氧化硅。此外，蚀刻组分还可蚀刻其物理和化学耐性比氮化硅的物理和化学耐性低的氧化硅(即，绝缘层110)。然而，可以调整蚀刻气体中的蚀刻组分的比例以增大第二牺牲层HLb2和HLa2的蚀刻速率与绝缘层110的蚀刻速率之间的差异。

然而，在第二蚀刻工艺ET2期间，被第二凹进RC2减薄的第二下牺牲层HLb2可被快速地去除，然后还可去除设置在第二下牺牲层HLb2下面的绝缘层110。这是因为如上所述，第二蚀刻工艺ET2的蚀刻气体还蚀刻绝缘层110。此外，可通过第二蚀刻工艺ET2的过蚀刻而蚀刻设置在已去除的绝缘层110下面的第二下牺牲层HLb2的上部，因此可分别在第二下牺牲层HLb2的上部中形成第三凹进RC3。此外，还可在第一接触区CTR1的第一上牺牲层HLa1的上部中形成第三凹进RC3。

在一些实施例中，如果所述循环以与之前相同的方式执行，那么用于保护第二下牺牲层HLb2的绝缘层110不会被保留而是会被去除。此外，第三凹进RC3会形成在已被去除的绝缘层110下面设置的第二下牺牲层HLb2中。在这种情况下，当用第二下栅电极WLb2替换第二下牺牲层HLb2时，在第二接触区CTR2中不会正常地形成第二下栅电极WLB2。

此外，如果所述循环以与之前相同的方式执行，那么直接设置在第一上牺牲层HLa1上的绝缘层110不会被保留而是会被去除而暴露第一上牺牲层HLa1。在这种情况下，将要描述的另一循环不会正常执行，因此不会在第一接触区CTR1中正常地形成阶梯式结构。

根据发明构思的一些实施例，可以用改变的第二蚀刻工艺ET2'替换最后循环的第二蚀刻工艺ET2。参照图2和图14，可以对图13的所得结构执行改变的第二蚀刻工艺ET2'。换言之，可以选择性地蚀刻通过第一光致抗蚀剂图案PR1暴露的第二牺牲层HLb2和HLa2。

通过改变的第二蚀刻工艺ET2'的第二牺牲层HLb2和HLa2的蚀刻速率可以低于通过参照图27描述的第二蚀刻工艺ET2的第二牺牲层HLb2和HLa2的蚀刻速率。在一些实施例中，改变的第二蚀刻工艺ET2'可以通过利用蚀刻气体的等离子体干法蚀刻工艺来执行，蚀刻气体可以包括从由CH₃F、CH₂F₂、CF₄和SF₆组成的组中选择的至少一种蚀刻组分。然而，与第二蚀刻工艺ET2不同，在改变的第二蚀刻工艺ET2'中，可以减小蚀刻气体中的蚀刻组分的比例并且可以增加蚀刻气体中的其它组分的比例。因此，在改变的第二蚀刻工艺ET2'期间，可以减小第二牺牲层HLb2和HLa2的蚀刻速率。结果，改变的第二蚀刻工艺ET2'所需要的时间可以比第二蚀刻工艺ET2所需要的时间长，改变的第二蚀刻工艺ET2'的蚀刻直线性(etching straight property)(即，蚀刻各向异性)可以弱于第二蚀刻工艺ET2的蚀刻直线性。换言之，改变的第二蚀刻工艺ET2'的效率可以低于第二蚀刻工艺ET2的效率。然而，由于通过改变的第二蚀刻工艺ET2'的氧化硅层(即，绝缘层110)的蚀刻速率比通过第二蚀刻工艺ET2的氧化硅层的蚀刻速率低很多，所以能够增大第二牺牲层HLb2和HLa2的蚀刻速率与绝缘层110的蚀刻速率的比率。

由于执行改变的第二蚀刻工艺ET2'，所以被第二凹进RC2减薄的第二下牺牲层HLb2可以不被快速地去除而是可以被缓慢地去除。此外，由于增大了第二牺牲层HLb2和HLa2的蚀刻速率与绝缘层110的蚀刻速率的比率，所以能够抑制在第二下牺牲层HLb2下面设置的绝缘层110被蚀刻。换言之，在改变的第二蚀刻工艺ET2'之后可以保留绝缘层110。

由于改变的第二蚀刻工艺ET2'的蚀刻直线性弱，所以具有初始厚度且被暴露的第二上牺牲层HLa2在改变的第二蚀刻工艺ET2'之后可以具有具备平缓的斜率的第五侧壁SW5。另一方面，由于暴露的第二下牺牲层HLb2具有相对薄的厚度，每个第二下牺牲层HLb2在改变的第二蚀刻工艺ET2'之后可以具有具备基本上竖直的斜率的第六侧壁SW6。换言之，第五侧壁SW5的斜率可以比每个第六侧壁SW6的斜率更平缓。

结果，根据发明构思的一些实施例，可以在最后的循环中使用改变的第二蚀刻工艺ET2'，因此能够解决参照图27描述的工艺问题。换言之，由于正常地保留了绝缘层100以保护设置在其下面的第二下牺牲层HLb2，在后续的工艺中第二下栅电极WLb2可以正常地形成在第二接触区CTR2的基底100上。此外，可以解决第一上牺牲层HLa1被暴露的问题。

参照图2和图15，可以去除第一光致抗蚀剂图案PR1，然后，可以形成光致抗蚀剂层PL以覆盖堆叠结构层STa。可以通过用如上描述的光致抗蚀剂组合物来涂覆基底100的整个顶表面来形成光致抗蚀剂层PL。光致抗蚀剂层PL可以具有基本上均匀的厚度，因此第二接触区CTR2的光致抗蚀剂层PL的顶表面可以是倾斜的。

参照图2和图16，可以对光致抗蚀剂层PL执行曝光工艺和显影工艺以形成第二光致抗蚀剂图案PR2。可以在单元阵列区CAR、第二接触区CTR2和第一接触区CTR1的堆叠结构层STa上形成第二光致抗蚀剂图案PR2。第二光致抗蚀剂图案PR2可以暴露在单元阵列区CAR、第二接触区CTR2和第一接触区CTR1之外设置的绝缘层110和第一牺牲层HLb1和HLa1。

参照图2和图17，可以将第二光致抗蚀剂图案PR2用作蚀刻掩模顺序地蚀刻第一堆叠结构层ST1a的最上面的绝缘层110和第一上牺牲层HLa1。已蚀刻的绝缘层110和已蚀刻的第一上牺牲层HLa1可暴露设置在它们下面的另一绝缘层110和第一下牺牲层HLb1。

参照图2和图18，可以对第二光致抗蚀剂图案PR2执行修整工艺。在修整工艺期间，第二光致抗蚀剂图案PR2的宽度可以减小第一长度T1，第二光致抗蚀剂图案PR2的高度可以减小第二长度T2。

换言之，参照图17和图18描述的工艺可以与参照图8和图9描述的一个循环相同。接下来，可以重复所述循环。

参照图2和图19，可以将其尺寸已被减小一次的第二光致抗蚀剂图案PR2用作蚀刻掩模来蚀刻第一堆叠结构层ST1a的最上面的绝缘层110。同时，还可以蚀刻通过第一上牺牲层HLa1暴露并设置在第一上牺牲层HLa1下面的绝缘层110(第一蚀刻工艺)。随后，可以将第二光致抗蚀剂图案PR2用作蚀刻掩模来蚀刻第一上牺牲层HLa1。同时，还可以蚀刻通过最上面的第一上牺牲层HLa1暴露并设置在最上面的第一上牺牲层HLa1下面的第一下牺牲层HLb1(第二蚀刻工艺)。

参照图2和图20，可以对第二光致抗蚀剂图案PR2再次执行修整工艺。因此，可以再一次重复所述循环。

参照图2和图21，可以重复所述循环使得第一接触区CTR1的第一堆叠结构层ST1a的端部可以具有阶梯式结构。此外，可以通过重复修整工艺来减小第二光致抗蚀剂图案PR2的尺寸。

同时，如参照图12所述，由于重复了所述周期的第一蚀刻工艺和第二蚀刻工艺，通过第二光致抗蚀剂图案PR2暴露的绝缘层110的上部可被过蚀刻。因此，可分别在第一堆叠结构层ST1a的上绝缘层110中形成第一凹进RC1。

参照图2和图22，可以对第二光致抗蚀剂图案PR2执行修整工艺。然后，可以对通过第二光致抗蚀剂图案PR2暴露的绝缘层110执行第一蚀刻工艺ET1。在这时，如参照图13所述，可通过过蚀刻而蚀刻第一下牺牲层HLb1的上部，因此可分别在第一下牺牲层HLb1的上部中形成第二凹进RC2。

参照图2和图23，可以执行改变的第二蚀刻工艺ET2'以选择性地蚀刻通过第二光致抗蚀剂图案PR2暴露的第一牺牲层HLb1和HLa1。所述改变的第二蚀刻工艺ET2'可以与参照图14所描述的相同。

第一上牺牲层HLa1在改变的第二蚀刻工艺ET2'之后可以具有具备平缓的斜率的第七侧壁SW7。另一方面，由于暴露的第一下牺牲层HLb1具有相对薄的厚度，第一下牺牲层HLb1在改变的第二蚀刻工艺ET2'之后可以分别具有具备基本上竖直的斜率的第八侧壁SW8。换言之，第七侧壁SW7的斜率可以比第八侧壁SW8的斜率更平缓。

参照图2和图24，可以去除第二光致抗蚀剂图案PR2，然后可在基底100上形成第一层间绝缘层180以覆盖具有阶梯式结构的堆叠结构层STa。第一层间绝缘层180可以形成为覆盖在第一接触区CTR1和第二接触区CTR2的基底100上设置的堆叠结构层STa的阶梯式结构。可以平坦化第一层间绝缘层180以暴露在单元阵列区CAR的基底100上设置的第二堆叠结构层ST2a的顶表面。

接下来，可以图案化堆叠结构层STa以形成暴露基底100的沟槽TR。沟槽TR可以与沟道孔CH分隔开。沟槽TR的形成可以包括在堆叠结构层STa上形成限定沟槽TR的掩模图案且将掩模图案用作蚀刻掩模来蚀刻堆叠结构层STa。

沟槽TR可以形成为覆盖牺牲层HLb1、HLa1、HLb2和HLa2的侧壁和绝缘层110的侧壁。在一些实施例中，沟槽TR还可以暴露下绝缘层105的侧壁。即使附图中未示出，沟槽TR的宽度也可以根据距基底100的竖直距离而变化。

可以用沟槽TR将堆叠结构层STa分为多个堆叠段。每个堆叠段可以具有沿第二方向D2延伸的线形形状。多个沟道层135可以贯穿堆叠段中的每个。

参照图2和图25，可以选择性地去除通过沟槽TR暴露的牺牲层HLb1、HLa1、HLb2和HLa2以形成凹进区155。凹进区155可以与通过去除牺牲层HLb1、HLa1、HLb2和HLa2形成的空的区域对应。当牺牲层HLb1、HLa1、HLb2和HLa2包括氮化硅或氮氧化硅时，可以利用包括磷酸的蚀刻溶液来执行牺牲层HLb1、HLa1、HLb2和HLa2的去除工艺。可以通过凹进区155来暴露栅极绝缘层145的侧壁的一部分。

同时，通过凹进区155暴露的第一层间绝缘层180可以具有第九侧壁SW9和第十侧壁SW10。第九侧壁SW9可以分别对应于第二上牺牲层HLa2的第五侧壁SW5和第一上牺牲层HLa1的第七侧壁SW7。因此，第九侧壁SW9可以是倾斜的侧壁。第十侧壁SW10可以分别对应于第二下牺牲层HLb2的第六侧壁SW6和第一下牺牲层HLb1的第八侧壁SW8。第十侧壁SW10可以是基本上竖直的侧壁。

参照图2和图26，可以分别在凹进区155中形成栅电极WLb1、WLa1、WLb2和WLa2。因此，可以形成图3A的堆叠结构ST。在一些实施例中，栅电极WLb1、WLa1、WLb2和WLa2的形成可以包括形成填充凹进区155的导电层并去除设置在凹进区155之外的导电层。

第一上栅电极WLa1可以具有具备平缓斜率的第一侧壁SW1，第二上栅电极WLa2可以具有具备平缓斜率的第三侧壁SW3。第一下栅电极WLb1可以分别具有基本上竖直的第二侧壁SW2，第二下栅电极WLb2可以分别具有基本上竖直的第四侧壁SW4。第一侧壁SW1和第三侧壁SW3可以分别对应于第九侧壁SW9，第二侧壁SW2和第四侧壁SW4可以分别对应于第十侧壁SW10。

可以在形成栅电极WLb1、WLa1、WLb2和WLa2之后在基底100中形成共源区CSL。可以利用离子注入工艺来形成共源区CSL并且可以形成在沟槽TR下面的基底100中。共源区CSL中的每个与基底100可以构成PN结。可以通过离子注入工艺在沟道层135的上部中分别形成漏区DR。

当栅极绝缘层145包括隧穿绝缘层和电荷存储层时，可以在形成栅电极WLb1、WLa1、WLb2和WLa2之前在凹进区155中额外地形成阻挡绝缘层(未示出)。随后，可以分别在凹进区155中在阻挡绝缘层上形成栅电极WLb1、WLa1、WLb2和WLa2。

再次参照图2和图3A，可以形成填充绝缘层170以填充沟槽TR。填充绝缘层170可以包括氧化硅层。

可以形成导电焊盘160以分别与沟道层135的顶表面相接触。接下来，可以形成第二层间绝缘层190以覆盖填充绝缘层170、导电焊盘160和第一层间绝缘层180。可以形成位线塞BPLG以贯穿第二层间绝缘层190。位线塞BPLG可以分别与导电焊盘160相接触。

可以形成第一接触塞PLG1以贯穿第二层间绝缘层190和第一层间绝缘层180。第一接触塞PLG1可以分别连接到第一接触区CTR1的第一栅电极WLb1和WLa1。可以形成第二接触塞PLG2以贯穿第二层间绝缘层190和第一层间绝缘层180。第二接触塞PLG2可以分别连接到第二接触区CTR2的第二栅电极WLb2和WLa2。

可以在第二层间绝缘层190上形成沿第一方向D1延伸的位线BL。位线BL中的每条可以连接到沿第一方向D1布置的多个位线塞BPLG。可以在第二层间绝缘层190上形成第一连接线CL1和第二连接线CL2以分别连接到第一接触塞PLG1和第二接触塞PLG2。

如上所述，可以降低用于形成堆叠结构层的阶梯式结构的循环中的最后一个循环的蚀刻工艺的蚀刻速率，以减小工艺风险并形成正常的阶梯式结构。结果，在根据发明构思的一些实施例的半导体装置中，堆叠的栅电极中的至少一个栅电极的侧壁相对于堆叠的栅电极中其它栅电极的侧壁可以具有更平缓的斜率。

虽然已经参照示例实施例描述了发明构思，但是本领域技术人员将理解的是，在不脱离发明构思的精神和范围的情况下，可以做出各种改变与修改。因此，应该理解，以上实施例不是限制性的，而是说明性的。因此，发明构思的范围由权利要求及其等同物的可允许的最宽解释限定，而不应被前面的描述所局限或限制。

Claims (22)

1.一种半导体装置，所述半导体装置包括：

基底，包括第一区和沿着一个方向与第一区分隔开的第二区；

第一堆叠结构，包括交替地并重复地堆叠在基底上的第一绝缘层和第一栅电极；以及

沟道结构，在第一区的基底上设置的第一堆叠结构中垂直地延伸，

其中，第一堆叠结构具有在第二区的基底上的阶梯式结构，

其中，第二区的第一栅电极中的至少一个第一栅电极的端部包括第一侧壁，

其中，第二区的第一栅电极中的其它第一栅电极中的每个的端部具有第二侧壁，第二侧壁具有比第一侧壁陡峭的斜率，

其中，第一栅电极中的所述至少一个第一栅电极包括与第一栅电极中最上面的一个对应的第一上栅电极，

其中，第一栅电极中的其它第一栅电极包括在第一上栅电极下面的第一下栅电极。

2.如权利要求1所述的半导体装置，其中，当从沿着所述一个方向截取的剖视图观察时，第一线与在第一栅电极中的所述至少一个第一栅电极的下面设置的第一绝缘层的顶表面成第一角度，

其中，当从沿着所述一个方向截取的剖视图观察时，第二线与在第一栅电极中的其它第一栅电极中的每个的下面设置的第一绝缘层的顶表面成第二角度，

其中，第一线是连接第一侧壁的顶端和底端的线，

其中，第二线是连接第二侧壁的顶端和底端的线，以及

其中，第二角度大于第一角度。

3.如权利要求2所述的半导体装置，其中，第一角度在30度至85度的范围内。

4.如权利要求1所述的半导体装置，其中，第一栅电极中的所述至少一个第一栅电极包括在第二区中沿着所述一个方向延伸的第一焊盘部，以及

其中，第一焊盘部在所述一个方向上的长度从第一焊盘部的顶表面朝向第一焊盘部的底表面逐渐变大。

5.如权利要求4所述的半导体装置，其中，第一栅电极中的其它第一栅电极分别包括在第二区中沿着所述一个方向延伸的第二焊盘部，所述半导体装置还包括：

接触塞，贯穿第一绝缘层以分别连接到第一焊盘部和第二焊盘部。

6.如权利要求1所述的半导体装置，所述半导体装置还包括：

第二堆叠结构，包括交替地并重复地堆叠在第一堆叠结构上的第二绝缘层和第二栅电极，

其中，基底还包括在第一区和第二区之间设置的第三区，

其中，第二堆叠结构从第一区延伸到第三区中，

其中，沟道结构还向上延伸到第二堆叠结构中，

其中，第二堆叠结构具有在第三区的基底上的阶梯式结构，

其中，第三区的第二栅电极中的至少一个第二栅电极的端部具有第三侧壁，以及

其中，第三区的第二栅电极中的其它第二栅电极中的每个的端部具有第四侧壁，第四侧壁具有比第三侧壁陡峭的斜率。

7.如权利要求6所述的半导体装置，其中，第三侧壁具有与第一侧壁基本上相同的斜率。

8.如权利要求6所述的半导体装置，其中，第一栅电极的数量等于第二栅电极的数量。

9.如权利要求6所述的半导体装置，其中，第二栅电极中的所述至少一个第二栅电极包括与第二栅电极中最上面的一个对应的第二上栅电极，以及

其中，第二栅电极中的其它第二栅电极包括在第二上栅电极下面设置的第二下栅电极。

10.如权利要求1所述的半导体装置，所述半导体装置还包括：

设置在沟道结构与第一栅电极之间的栅极绝缘层。

11.如权利要求1所述的半导体装置，其中，第一堆叠结构包括多个第一堆叠结构，以及

其中，所述多个第一堆叠结构沿着所述一个方向彼此平行地延伸。

12.一种半导体装置，所述半导体装置包括：

基底，包括单元阵列区和沿着一个方向与单元阵列区分隔开的接触区；

堆叠结构，包括交替地并重复地堆叠在基底上的绝缘层和栅电极；以及

沟道结构，贯穿单元阵列区的堆叠结构以连接到基底，

其中，栅电极中的至少一个栅电极包括在接触区中沿着所述一个方向延伸的第一焊盘部，以及

其中，第一焊盘部在所述一个方向上的长度从第一焊盘部的顶表面朝向第一焊盘部的底表面逐渐变大，

其中，栅电极中的所述至少一个栅电极包括栅电极中的最上面的一个，

其中，除了所述至少一个栅电极之外的其它栅电极分别包括在接触区中的第二焊盘部，

其中，第一焊盘部的端部的第一侧壁具有比每个第二焊盘部的端部的第二侧壁平缓的斜率。

13.如权利要求12所述的半导体装置，其中，当从沿着所述一个方向截取的剖视图观察时，第一线与在第一焊盘部的下面设置的绝缘层的顶表面成第一角度，

其中，第一线是连接第一焊盘部的端部的第一侧壁的顶端和底端的线，以及

其中，第一角度在30度至85度的范围内。

14.如权利要求12所述的半导体装置，其中，包括第一焊盘部的所述至少一个栅电极包括两个或更多个栅电极，所述两个或更多个栅电极分别包括第一焊盘部，以及

其中，至少两个其它的栅电极设置在分别包括第一焊盘部的所述两个或更多个栅电极之间。

15.如权利要求12所述的半导体装置，其中，堆叠结构具有在接触区的基底上的阶梯式结构。

16.如权利要求12所述的半导体装置，所述半导体装置还包括：

顺序地堆叠在沟道结构和栅电极之间的隧穿绝缘层、电荷存储层和阻挡绝缘层。

17.一种非易失性存储装置，所述非易失性存储装置包括：

在下面的基底上按交替的顺序布置的栅极间绝缘层和栅电极的垂直堆叠，所述基底具有在其中的单元阵列区和接触区，单元阵列区和接触区在基底中的相邻位置处；以及

NAND型沟道结构，在单元阵列区上穿过栅极间绝缘层和栅电极的所述垂直堆叠垂直地延伸；

其中，栅电极中的在接触区的至少一部分上横向地延伸的最上面的一个第一栅电极的端部侧壁的垂直斜率不如在所述最上面的一个第一栅电极与基底之间延伸的多个第一栅电极的端部侧壁的垂直斜率陡峭。

18.如权利要求17所述的存储装置，其中，所述垂直堆叠中的栅电极的端部在接触区上按降低的阶梯图案布置。

19.如权利要求17所述的存储装置，其中，所述最上面的一个第一栅电极的端部侧壁比所述多个第一栅电极的端部侧壁更靠近所述NAND型沟道结构。

20.如权利要求18所述的存储装置，其中，所述最上面的一个第一栅电极的端部侧壁的垂直斜率不如在所述最上面的一个第一栅电极上延伸的多个第二栅电极的端部侧壁的垂直斜率陡峭；其中，所述最上面的一个第一栅电极被夹在所述多个第一栅电极与所述多个第二栅电极之间。

21.如权利要求20所述的存储装置，其中，栅电极中的在接触区的至少一部分上横向地延伸的最上面的一个第二栅电极的端部侧壁的垂直斜率不如所述多个第二栅电极的端部侧壁的垂直斜率陡峭；其中，所述多个第二栅电极在所述最上面的一个第二栅电极与所述最上面的一个第一栅电极之间延伸。

22.如权利要求17所述的存储装置，其中，接触区沿着一个方向与单元阵列区分隔开，

其中，当从沿着所述一个方向截取的剖视图观察时，第一线与在所述最上面的一个第一栅电极的下面设置的栅极间绝缘层的顶表面成第一角度，

其中，第一线是连接所述最上面的一个第一栅电极的端部侧壁的顶端和底端的线，

其中，第一角度在30度至85度的范围内。

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