KR102171221B1 - 수직형 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층한다. 적층된 절연막들 및 희생막들 중 최상층 막 상에 참조 패턴을 형성한다. 참조 패턴을 커버하되 참조 패턴의 주변부를 부분적으로 노출시키는 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴의 면적을 단계적으로 축소시키면서 이를 식각 마스크로 사용하여 절연막들 및 희생막들 중 적어도 일부를 순차적으로 식각함으로써, 각각 제1 절연막 패턴 및 제1 희생막 패턴을 형성한다. 제1 절연막 패턴 및 제1 희생막 패턴을 관통하는 채널을 기판 상에 형성한다. 제1 희생막 패턴을 게이트 전극으로 치환한다.

Description

수직형 불휘발성 메모리 장치 및 그 제조 방법{VERTICAL NON-VOLATILE MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 계단 형상의 워드 라인 패드를 포함하는 수직형 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 집적도 증가를 위해 수직형 불휘발성 메모리 장치가 개발되고 있다. 수직형 불휘발성 메모리 장치 제조 시, 계단 형상의 워드 라인 패드를 형성한다. 이를 위한 포토레지스트 패턴들을 형성할 때, 주변 영역에 이에 각각 대응하는 TEG 패턴들을 형성하여 서로 비교함으로써, 상기 각 포토레지스트 패턴들의 사이즈를 상기 TEG 패턴들의 사이즈를 통해 간접적으로 모니터링할 수 있다. 하지만, 상기 TEG 패턴들은 상기 포토레지스트 패턴들에 비해 매우 작은 사이즈를 가지므로, 이들의 사이즈가 정확하게 대응하지 못하여 상기 모니터링이 부정확하게 수행될 수 있다.
본 발명의 일 목적은 우수한 전기적 특성을 갖는 수직형 불휘발성 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 우수한 전기적 특성을 갖는 수직형 불휘발성 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층한다. 상기 적층된 절연막들 및 희생막들 중 최상층 막 상에 참조 패턴(reference pattern)을 형성한다. 상기 참조 패턴을 커버하되 상기 참조 패턴의 주변부를 부분적으로 노출시키는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴의 면적을 단계적으로 축소시키면서 이를 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 적어도 일부를 순차적으로 식각함으로써, 각각 제1 절연막 패턴 및 제1 희생막 패턴을 형성한다. 상기 제1 절연막 패턴 및 제1 희생막 패턴을 관통하는 채널을 상기 기판 상에 형성한다. 상기 제1 희생막 패턴을 게이트 전극으로 치환한다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴을 형성할 때, 상기 노출된 참조 패턴 주변부의 둘레와 이에 수직한 방향을 따라 상기 제1 포토레지스트 패턴의 둘레 사이의 제1 거리가 제1 기준치가 되도록 상기 제1 포토레지스트 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 거리는 노출되지 않은 상기 참조 패턴 부분의 둘레와 이에 수직한 방향을 따라 상기 제1 포토레지스트 패턴의 둘레 사이의 제2 거리에 반비례할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴을 형성할 때, 상기 참조 패턴을 커버하는 예비 제1 포토레지스트 막을 형성하고, 상기 예비 제1 포토레지스트 막을 식각하여, 상기 참조 패턴을 커버하되 상기 참조 패턴의 주변부를 부분적으로 노출시키는 예비 제1 포토레지스트 패턴을 형성하며, 상기 예비 제1 포토레지스트 패턴에 의해 노출된 상기 참조 패턴의 주변부의 둘레와 이에 수직한 방향을 따라 상기 예비 제1 포토레지스트 패턴의 둘레 사이의 제3 거리를 측정하여 상기 제1 기준치와 비교할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 거리가 상기 제1 기준치보다 작은 경우, 상기 예비 제1 포토레지스트 패턴보다 작은 면적을 갖도록 상기 제1 포토레지스트 패턴을 형성하고, 상기 제3 거리가 상기 제1 기준치보다 큰 경우, 상기 예비 제1 포토레지스트 패턴보다 큰 면적을 갖도록 상기 제1 포토레지스트 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 제1 희생막 패턴을 형성할 때, 순차적으로 적층되어 실질적으로 서로 동일한 폭을 갖는 하나의 제1 희생막 패턴 및 하나의 제1 절연막 패턴으로 각각 구성되며 복수 개의 층에 적층되는 복수 개의 제1 패턴 구조물들을 형성할 수 있으며, 상기 적층된 제1 패턴 구조물들은 측면에서 보았을 때 전체적으로 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 제1 희생막 패턴을 형성한 이후에, 상기 제1 패턴 구조물들을 커버하되 이들 중 적어도 일부의 주변부를 부분적으로 노출시키는 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴의 면적을 단계적으로 축소시키면서 이를 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 적어도 일부를 순차적으로 식각함으로써, 각각 제2 절연막 패턴 및 제2 희생막 패턴을 형성할 수 있다. 이때, 상기 채널은 상기 제1 및 제2 절연막 패턴들 및 제1 및 제2 희생막 패턴들을 관통하도록 형성되고, 상기 게이트 전극은 상기 제1 및 제2 희생막 패턴들을 치환하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 포토레지스트 패턴을 형성할 때, 상기 노출된 제1 패턴 구조물들 중 적어도 일부의 주변부의 둘레와 이에 수직한 방향을 따라 상기 제2 포토레지스트 패턴의 둘레 사이의 제4 거리가 제2 기준치가 되도록 상기 제2 포토레지스트 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 거리는 상기 노출된 주변부를 갖는 상기 제1 패턴 구조물의 노출되지 않은 부분의 둘레와 이에 수직한 방향을 따라 상기 제2 포토레지스트 패턴의 둘레 사이의 제5 거리에 반비례할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 포토레지스트 패턴을 형성할 때, 상기 제1 패턴 구조물들을 커버하는 예비 제2 포토레지스트 막을 형성하고, 상기 예비 제2 포토레지스트 막을 식각하여, 상기 제1 패턴 구조물들을 커버하되 이들 중 적어도 일부의 주변부를 부분적으로 노출시키는 예비 제2 포토레지스트 패턴을 형성하며, 상기 예비 제2 포토레지스트 패턴에 의해 노출된 상기 제1 패턴 구조물들 중 적어도 일부의 주변부의 둘레와 이에 수직한 방향을 따라 상기 예비 제2 포토레지스트 패턴의 둘레 사이의 제6 거리를 측정하여 상기 제2 기준치와 비교할 수 있다.
예시적인 실시예들에 있어서, 상기 제6 거리가 상기 제2 기준치보다 작은 경우, 상기 예비 제2 포토레지스트 패턴보다 작은 면적을 갖도록 상기 제2 포토레지스트 패턴을 형성하고, 상기 제6 거리가 상기 제2 기준치보다 큰 경우, 상기 예비 제2 포토레지스트 패턴보다 큰 면적을 갖도록 상기 제2 포토레지스트 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연막 패턴 및 제2 희생막 패턴을 형성할 때, 순차적으로 적층되어 실질적으로 서로 동일한 폭을 갖는 하나의 제2 희생막 패턴 및 하나의 제2 절연막 패턴으로 각각 구성되며 복수 개의 층에 적층되는 복수 개의 제2 패턴 구조물들을 형성할 수 있으며, 상기 복수 개의 제2 패턴 구조물들은 측면에서 보았을 때 전체적으로 계단 형상으로 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 상면에서 보았을 때 한 쌍의 서로 마주 보는 두 변 중 적어도 한 변에 상기 참조 패턴의 주변부를 부분적으로 노출시키는 제1 리세스와, 상기 제1 패턴 구조물들 중 적어도 일부의 주변부를 부분적으로 노출시키는 제2 리세스를 각각 갖는 직사각 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴 및 상기 제1 포토레지스트 패턴은 상면에서 보았을 때 한 쌍의 서로 마주 보는 두 변 중 적어도 한 변에 각각 제1 돌출부 및 제2 돌출부를 갖는 직사각 형상이고, 상기 제2 포토레지스트 패턴은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 제1 돌출부는 상기 제1 포토레지스트 패턴에 의해 부분적으로 노출되고, 상기 제2 돌출부 하부에 형성되는 상기 제1 패턴 구조물 부분은 상기 제2 포토레지스트 패턴에 의해 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴은 상면에서 보았을 때 한 쌍의 서로 마주 보는 두 변 중 적어도 한 변에 제1 및 제2 돌출부들을 갖는 직사각 형상이고, 상기 제1 및 제2 포토레지스트 패턴들 각각은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 제1 돌출부는 상기 제1 포토레지스트 패턴에 의해 부분적으로 노출되고, 상기 제2 돌출부 하부에 형성되는 상기 제1 패턴 구조물 부분은 상기 제2 포토레지스트 패턴에 의해 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 제1 및 제2 포토레지스트 패턴들은 상면에서 보았을 때 내부에 상기 참조 패턴의 주변부를 부분적으로 노출시키는 제1 개구와, 상기 제1 패턴 구조물들 중 적어도 일부의 주변부를 부분적으로 노출시키는 제2 개구를 각각 갖는 직사각 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴을 형성할 때, 상기 적층된 절연막들 및 희생막들 중 최상층 막 상에 참조막(reference layer)을 형성하고, 상기 참조막 상에 제3 포토레지스트 패턴을 형성하며, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 참조막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 포토레지스트 패턴은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 제1 포토레지스트 패턴은 상면에서 보았을 때 한 쌍의 서로 마주 보는 두 변 중 적어도 한 변에 상기 참조 패턴의 주변부를 부분적으로 노출시키는 리세스를 갖는 직사각 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 제3 포토레지스트 패턴은 상면에서 보았을 때 한 쌍의 서로 마주 보는 두 변 중 적어도 한 변에 돌출부를 갖는 직사각 형상이고, 상기 제1 포토레지스트 패턴은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 돌출부는 상기 제1 포토레지스트 패턴에 의해 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 포토레지스트 패턴은 상면에서 보았을 때 직사각 형상일 수 있으며, 상기 제1 포토레지스트 패턴은 상면에서 보았을 때 내부에 상기 참조 패턴의 주변부를 부분적으로 노출시키는 개구를 갖는 직사각 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴은 순차적으로 적층된 연마 저지막 패턴 및 상부 절연막 패턴을 포함할 수 있으며, 상기 채널을 형성하기 이전에, 상기 기판 상에 상기 제1 절연막 패턴, 제1 희생막 패턴 및 참조 패턴을 커버하는 층간 절연막을 형성하고, 상기 연마 저지막 패턴이 노출될 때까지 상기 층간 절연막 상부 및 상기 상부 절연막 패턴을 평탄화하며, 상기 연마 저지막 패턴을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 연마 저지막 패턴은 상기 희생막과 실질적으로 동일한 물질을 포함하도록 형성될 수 있고, 상기 상부 절연막 패턴은 상기 절연막 및 상기 층간 절연막과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층한다. 상기 기판의 제1 구역(1st district) 상에 형성되는 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 일부를 식각함으로써, 각각 제1 절연막 패턴 및 제1 희생막 패턴을 형성한다. 상기 제1 구역의 주변부 일부를 제외하고는 상기 제1 구역을 커버하며 상기 제1 구역보다 큰 면적을 갖는 상기 기판의 제2 구역(2nd district) 상에 형성되는 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 적어도 일부를 식각함으로써, 각각 제2 절연막 패턴 및 제2 희생막 패턴을 형성한다. 상기 제1 및 제2 절연막 패턴들 및 제1 및 제2 희생막 패턴들을 관통하는 채널을 상기 기판 상에 형성한다. 상기 제1 및 제2 희생막 패턴들을 각각 게이트 전극으로 치환한다.
예시적인 실시예들에 있어서, 상기 제2 포토레지스트 패턴을 형성할 때, 상기 제2 구역에 커버되지 않는 상기 제1 구역의 주변부 일부의 둘레와 이에 수직한 방향을 따라 상기 제2 구역의 둘레 사이의 제1 거리가 제1 기준치가 되도록 상기 제2 포토레지스트 패턴을 형성할 수 있으며, 상기 제1 거리는 상기 제2 구역에 커버되는 상기 제1 구역의 둘레와 이에 수직한 방향을 따라 상기 제2 구역의 둘레 사이의 제2 거리에 반비례할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 및 제1 희생막 패턴을 형성할 때, 상기 제1 포토레지스트 패턴의 면적을 단계적으로 축소시키면서 이를 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 일부를 순차적으로 식각할 수 있으며, 이에 따라 순차적으로 적층되어 실질적으로 서로 동일한 폭을 갖는 하나의 제1 희생막 패턴 및 하나의 제1 절연막 패턴으로 각각 구성되며 복수 개의 층에 적층되는 복수 개의 제1 패턴 구조물들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연막 패턴 및 제2 희생막 패턴을 형성할 때, 상기 제2 포토레지스트 패턴의 면적을 단계적으로 축소시키면서 이를 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 적어도 일부를 순차적으로 식각할 수 있으며, 이에 따라 순차적으로 적층되어 실질적으로 서로 동일한 폭을 갖는 하나의 제2 희생막 패턴 및 하나의 제2 절연막 패턴으로 각각 구성되며 복수 개의 층에 적층되는 복수 개의 제2 패턴 구조물들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 절연막 및 희생막을 교대로 반복적으로 적층한 이후에, 상기 적층된 절연막들 및 희생막들 중 최상층 막 상에 참조막을 형성하고, 상기 기판의 제3 구역(3rd district) 상에 형성되는 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 참조막을 식각함으로써 참조 패턴을 형성할 수 있다. 이때, 상기 제1 구역은 상기 제3 구역의 주변부 일부를 제외하고는 상기 제3 구역을 커버하며 상기 제3 구역보다 큰 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴을 형성할 때, 상기 제1 구역에 커버되지 않는 상기 제3 구역의 주변부 일부의 둘레와 이에 수직한 방향을 따라 상기 제1 구역의 둘레 사이의 제3 거리가 제2 기준치가 되도록 상기 제1 포토레지스트 패턴을 형성할 수 있으며, 상기 제3 거리는 상기 제1 구역에 커버되는 상기 제3 구역의 둘레와 이에 수직한 방향을 따라 상기 제1 구역의 둘레 사이의 제4 거리에 반비례할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 불휘발성 메모리 장치는 게이트 전극들, 도전성 패드들, 절연성 패드들 및 채널을 포함한다. 상기 게이트 전극들은 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된다. 상기 도전성 패드들은 상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층되며, 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 제1 비율로 점차 짧아진다. 상기 절연성 패드들은 상기 게이트 전극들 중 적어도 일부로부터 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 각각 연장되어 적층되며, 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제2 비율로 점차 짧아지는 제2 지역(2nd area)을 포함한다. 상기 채널은 상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된다.
예시적인 실시예들에 있어서, 상기 절연성 패드들은 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제3 비율로 점차 짧아지며 상기 제2 지역으로부터 상기 제1 방향으로 이격된 제3 지역(3rd area)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연성 패드들은 상기 제2 및 제3 지역들을 제외한 나머지 제1 지역(1st area)에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 상기 제1 비율로 점차 짧아질 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 불휘발성 메모리 장치는 상기 도전성 패드들에 각각 전기적으로 연결된 콘택 플러그들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 패드들은 상기 게이트 전극들과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 불휘발성 메모리 장치는 상기 채널과 상기 각 게이트 전극들 사이에 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 수직형 불휘발성 메모리 장치는 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들, 상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층된 도전성 패드들, 및 상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함한다. 이때, 상기 게이트 전극들 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 둘레들 및 상기 기판 상면에 평행하며 상기 제1 방향에 수직한 제2 방향으로 서로 마주 보는 제2 쌍의 둘레들을 가지되, 상기 제2 쌍의 직선 둘레들 중 적어도 하나에는 상기 제2 방향으로의 리세스 혹은 돌출부가 형성된다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 쌍의 둘레들은 모두 직선일 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 불휘발성 메모리 장치는 상기 게이트 전극들 중 적어도 하나로부터 상기 제2 방향으로 각각 연장되어 적층된 절연성 패드들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 패드들은 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 제1 비율로 점차 짧아질 수 있으며, 상기 절연성 패드들은 제1 지역(1st area)에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 상기 제1 비율로 점차 짧아지되, 제2 지역(2nd area)에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제2 비율로 점차 짧아질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 수직형 불휘발성 메모리 장치는 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들, 상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층되며, 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 비율로 점차 짧아지는 도전성 패드들, 및 상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함한다. 이때, 상기 게이트 전극들 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 직선 둘레들 및 상기 기판 상면에 평행하며 상기 제1 방향에 수직한 제2 방향으로 서로 마주 보는 제2 쌍의 직선 둘레들을 가지되, 상기 제2 쌍의 직선 둘레들 중 적어도 하나에는 상기 제2 방향으로의 리세스가 형성되며, 상기 리세스의 깊이는 서로 인접하는 상하층에 배치된 상기 도전성 패드들의 상기 제1 방향으로의 길이 차이보다 크다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 수직형 불휘발성 메모리 장치는 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들, 상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층된 도전성 패드들, 및 상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함한다. 이때, 상기 게이트 전극들 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 직선 둘레들 및 상기 기판 상면에 평행하며 상기 제1 방향에 수직한 제2 방향으로 서로 마주 보는 제2 쌍의 직선 둘레들을 가지되, 상기 제2 쌍의 직선 둘레들 중 적어도 하나에는 상기 게이트 전극에 대응하는 도전성 패드의 크기를 모니터링하는 모니터링 부를 포함한다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법에서, 상층으로 갈수록 폭이 일정하게 줄어드는 계단 형상의 몰드 구조물을 형성하기 위해서, 먼저 참조 패턴을 형성한 후, 절연막 및 희생막을 식각하는 데 식각 마스크로 사용되는 포토레지스트 패턴이 상기 참조 패턴의 주변부 일부를 노출시키면서 이보다 큰 면적을 갖도록 형성한다. 이에 따라, 상기 노출된 참조 패턴의 주변부의 둘레와 상기 포토레지스트 패턴의 둘레 사이의 거리를 측정함으로써, 상기 포토레지스트 패턴이 상기 참조 패턴에 비해 원하는 비율로 확장된 크기를 갖도록 형성되었는지를 확인할 수 있다.
도 1 내지 도 47은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 48 내지 도 52는 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치를 제조하는 데 사용되는 제1 내지 제3 포토레지스트 패턴들을 각각 설명하기 위한 평면도들이다.
도 53 내지 도 87은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 88 내지 도 91은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치를 제조하는 데 사용되는 제1 내지 제3 포토레지스트 패턴들을 각각 설명하기 위한 평면도들이다.
도 92 내지 도 106은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 불휘발성 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 47은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 9, 10, 13, 16, 19, 23, 27, 31, 37 및 40은 평면도들이고, 도 2, 4-5, 7-8, 11-12, 14-15, 17-18, 20-22, 24-26, 28-30, 32-36, 38-39 및 41-47은 단면도들이다. 이때, 도 2, 4, 5, 7, 11, 14, 17, 20, 24, 28 및 32는 기판 상면에 평행한 제1 방향으로 연장되는 A-A'선을 따라 절단한 단면도들이고, 도 8, 12, 15, 18, 21, 25, 29, 33, 36, 38, 42, 44 및 46은 상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되는 B-B'선을 따라 절단한 단면도들이며, 도 22, 26, 30, 34, 39 및 47은 상기 제2 방향으로 연장되는 C-C'선을 따라 절단한 단면도들이고, 도 35, 41, 43 및 45는 상기 제1 방향으로 연장되는 D-D'선을 따라 절단한 단면도들이다. 한편, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의하며, 이하 모든 도면들에서 상기 제1 내지 제3 방향은 위와 같이 정의된다.
도 1 및 도 2를 참조하면, 제1 영역(1st region)(I) 및 제2 영역(2nd region)(II)을 포함하는 기판(100) 상에 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 절연막들(110) 및 복수의 희생막들(120)이 상기 제3 방향을 따라 교대로 적층될 수 있다. 도 1에는 예시적으로, 12개 층의 절연막들(110) 및 11개 층의 희생막들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 절연막들(110) 및 희생막들(120)의 개수는 이에 한정되지 않는다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 채널 및 게이트 전극을 포함하는 메모리 셀들이 형성되는 셀 어레이 영역이고, 제2 영역(II)은 상기 게이트 전극들로부터 각각 연장된 패드들이 형성되는 패드 영역이다. 한편, 제1 및 제2 영역들(I, II)은 함께 셀 영역을 정의할 수 있으며, 기판(100)은 상기 셀 영역의 주변에 배치되어 상기 메모리 셀들을 구동하는 회로들이 형성되는 주변 회로 영역(도시되지 않음)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 상면에서 보았을 때 직사각 형상을 가질 수 있다. 이때, 상기 직사각 형상이 갖는 두 쌍의 네 변들 중에서, 제1 쌍의 서로 마주 보는 두 변들은 각각 상기 제2 방향을 따라 연장될 수 있고, 제2 쌍의 서로 마주 보는 두 변들은 각각 상기 제1 방향을 따라 연장될 수 있다. 한편, 제2 영역(II)은 제1 영역(I)을 둘러싸는 직사각 고리 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 절연막들(110) 및 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
절연막들(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라즈마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(120)은 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 상기 적층된 절연막들(110) 및 희생막들(120) 중 최상층 막 상에 연마 저지막(130) 및 상부 절연막(140)을 순차적으로 형성한다.
도 1에는 예시적으로 최상층에 절연막(110)이 형성되어 있으므로, 연마 저지막(130)은 최상층 절연막(110) 상에 형성될 수 있다.
연마 저지막(130) 및 상부 절연막(140)은 각각 희생막(120) 및 절연막(110)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 이에 따라, 연마 저지막(130)은 예를 들어 실리콘 질화물을 사용하여 형성될 수 있으며, 상부 절연막(140)은 예를 들어 실리콘 산화물을 사용하여 형성될 수 있다. 일 실시예에 있어서, 연마 저지막(130) 및 상부 절연막(140)은 각각 희생막(120) 및 절연막(110)보다 큰 두께로 형성될 수 있다.
연마 저지막(130) 및 상부 절연막(140)은 함께 참조막(reference layer)으로 정의될 수 있다.
도 3 및 도 4를 참조하면, 상기 참조막 상에 제1 포토레지스트 패턴(150)을 형성한다.
제1 포토레지스트 패턴(150)은 기판(100)의 제2 영역(II)은 커버하지 않으며, 제1 영역(I)을 부분적으로 커버하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(150)은 상면에서 보았을 때, 직사각 형상의 제1 영역(I)을 일정한 비율로 축소한 직사각 형상을 가질 수 있다. 이에 따라, 제1 포토레지스트 패턴(150)의 네 변들은 제1 영역(I)의 네 변들과 각각 실질적으로 동일한 간격으로 이격될 수 있다.
한편, 상면에서 보았을 때 제1 포토레지스트 패턴(150)이 커버하는 구역(district)을 제1 구역(1st district)으로 정의하기로 한다. 즉, 상기 제1 구역은 상면에서 보았을 때 직사각 형상을 가질 수 있다.
도 5를 참조하면, 제1 포토레지스트 패턴(150)을 식각 마스크로 사용하여 상부 절연막(140) 및 연마 저지막(130)을 식각함으로써, 각각 상부 절연막 패턴(145) 및 연마 저지막 패턴(135)을 형성한다. 즉, 상기 참조막을 패터닝하여, 순차적으로 적층된 연마 저지막 패턴(135) 및 상부 절연막 패턴(145)을 포함하는 참조 패턴(reference pattern)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(150)의 형상에 대응하여, 상기 참조 패턴은 상부에서 보았을 때 직사각 형상을 가질 수 있으며, 상기 직사각 형상의 네 변들은 직사각 형상의 제1 영역(I)의 네 변들과 각각 실질적으로 동일한 간격으로 이격될 수 있다.
이후 제1 포토레지스트 패턴(150)은 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거될 수 있다.
도 6 내지 도 8을 참조하면, 상기 참조 패턴을 커버하는 예비 제2 포토레지스트 막을 최상층 절연막(110) 상에 형성하고 이를 패터닝하여 예비 제2 포토레지스트 패턴(60)을 형성한다.
예비 제2 포토레지스트 패턴(60)은 노광 공정을 통해 제1 레티클(reticle)(도시되지 않음)을 투과하는 광을 상기 예비 제2 포토레지스트 막 상에 조사하여 노광부(도시되지 않음)를 형성한 후, 현상 공정을 통해 상기 노광부를 제거함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 예비 제2 포토레지스트 패턴(60)은 상기 참조 패턴을 커버하되 이의 주변부를 부분적으로 노출시키도록 형성될 수 있다. 상기 참조 패턴이 상면에서 보았을 때 직사각 형상을 갖는 경우, 예비 제2 포토레지스트 패턴(60)은 전체적으로 이보다 큰 면적을 갖는 직사각 형상을 가질 수 있다. 이때, 상기 직사각 형상에 포함되는 제1 쌍의 두 변들은 각각 상기 제2 방향을 따라 연장될 수 있으며, 제2 쌍의 두 변들은 각각 상기 제1 방향을 따라 연장되되 상기 참조 패턴의 주변부를 부분적으로 노출시키는 예비 제1 리세스(71)를 가질 수 있다.
예비 제1 리세스(71)에 의해 노출된 상기 참조 패턴의 주변부의 둘레는 상기 제2 방향을 따라 예비 제2 포토레지스트 패턴(60)의 둘레 즉, 예비 제1 리세스(71)의 바닥면(bottom surface)과 제1 거리(D1)만큼 이격될 수 있다. 한편, 예비 제1 리세스(71)에 의해 노출되지 않는 상기 참조 패턴의 둘레는 예비 제2 포토레지스트 패턴(60)의 둘레와 제2 거리(D2)만큼 이격될 수 있다. 이때, 예비 제2 포토레지스트 패턴(60)이 상기 참조 패턴을 커버하고 있으므로 제2 거리(D2)는 직접 측정할 수 없다. 하지만, 예시적인 실시예들에 있어서, 예비 제2 포토레지스트 패턴(60)은 상기 참조 패턴의 주변부를 부분적으로 노출시키는 예비 제1 리세스(71)를 가지며, 예비 제1 리세스(71)의 깊이에 따라 변동하는 제1 거리(D1)가 제2 거리(D2)와 일정한 대응 관계를 갖도록 예비 제2 포토레지스트 패턴(60)을 형성함으로써, 제1 거리(D1)를 통해 제2 거리(D2)를 알 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴은 직사각 형상을 갖고, 예비 제2 포토레지스트 패턴(60)은 상기 참조 패턴을 일정한 비율로 확대시킨 직사각 형상을 갖되, 상기 제2 쌍의 두변들에는 각각 상기 참조 패턴의 주변부를 노출시키는 예비 제1 리세스(71)가 형성된다. 즉, 예비 제2 포토레지스트 패턴(60)의 네 변들은 이에 대응하는 상기 참조 패턴의 네 변들에 각각 제2 거리(D2)로 서로 이격되며, 상기 제2 쌍의 두 변들엔 상기 참조 패턴의 주변부를 부분적으로 노출시키는 일정한 깊이의 예비 제1 리세스(71)가 형성된다. 이때, 제1 거리(D1)가 갖는 값에 대응하여 제2 거리(D2)가 하나의 값을 가질 수 있으며, 이에 따라 제1 거리(D1)를 측정함으로써 제2 거리(D2)를 계산할 수 있다.
전술한 방법을 통해, 예비 제2 포토레지스트 패턴(60)이 상기 참조 패턴에 대해 원하는 간격으로 형성되었는지를 확인할 수 있으며, 만약 원하는 간격으로 형성되지 않은 경우에는, 다음과 같은 방법으로 상기 참조 패턴에 원하는 간격으로 이격되는 제2 포토레지스트 패턴(160)을 형성할 수 있다. 다만, 예비 제2 포토레지스트 패턴(60)이 상기 참조 패턴에 대해 원하는 간격으로 형성된 경우에는, 이후 도 9 및 도 10을 참조로 설명하는 공정들은 수행할 필요가 없으며, 예비 제2 포토레지스트 패턴(60)을 사용하여 도 11 및 도 12를 참조로 설명하는 식각 공정을 바로 수행할 수도 있다.
먼저 도 9를 참조하면, 측정된 제1 거리(D1)에 대응하는 제2 거리(D2)가 원하는 값보다 큰 경우, 예비 제2 포토레지스트 패턴(60)에 비해 축소된 면적을 갖도록 제2 포토레지스트 패턴(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 참조 패턴을 커버하는 제2 포토레지스트 막을 최상층 절연막(110) 상에 형성한 후, 상기 제1 레티클을 사용하여 상기 제2 포토레지스트 막을 패터닝함으로써 제2 포토레지스트 패턴(160)을 형성할 수 있다. 다만, 예비 제2 포토레지스트 패턴(60)을 형성하기 위한 노광 공정 시 상기 제1 레티클을 투과하도록 사용되는 광의 양에 비해 증가된 양을 갖는 광을 사용함으로써, 상기 제2 포토레지스트 막에 형성되는 노광부의 면적을 증가시킬 수 있다. 이에 따라, 이후 수행되는 현상 공정 시 예비 제2 포토레지스트 패턴(60)에 비해 증가된 노광부가 제거됨으로써, 예비 제2 포토레지스트 패턴(60)보다 작은 면적을 갖는 제2 포토레지스트 패턴(160)을 형성할 수 있다.
이때, 제2 포토레지스트 패턴(160)의 면적은 예비 제2 포토레지스트 패턴(60)의 면적에 비해 전체적으로 일정한 비율로 감소될 수 있으며, 제2 포토레지스트 패턴(160)에 형성되는 제1 리세스(171)의 크기는 예비 제1 리세스(71)의 크기에 비해 일정한 비율로 증가할 수 있다. 이에 따라, 제1 리세스(171)에 의해 노출된 상기 참조 패턴의 주변부의 둘레가 상기 제2 방향을 따라 제2 포토레지스트 패턴(160)의 둘레에 대해 이격되는 제1 거리는 D1에서 D1′으로 증가되는 반면, 제1 리세스(171)에 의해 노출되지 않은 상기 참조 패턴의 주변부의 둘레가 상기 제2 방향을 따라 제2 포토레지스트 패턴(160)의 둘레에 대해 이격되는 제2 거리는 D2에서 D2′으로 감소될 수 있다.
한편 도 10을 참조하면, 측정된 제1 거리(D1)에 대응하는 제2 거리(D2)가 원하는 값보다 작은 경우, 예비 제2 포토레지스트 패턴(60)에 비해 증가된 면적을 갖도록 제2 포토레지스트 패턴(160)을 형성할 수 있다.
즉, 예비 제2 포토레지스트 패턴(60) 형성을 위한 노광 공정 시 상기 제1 레티클을 투과하도록 사용되는 광의 양에 비해 감소된 양을 갖는 광을 사용함으로써, 상기 제2 포토레지스트 막에 형성되는 노광부의 면적을 감소시킬 수 있다. 이에 따라, 이후 수행되는 현상 공정 시, 예비 제2 포토레지스트 패턴(60)에 비해 감소된 노광부가 제거됨으로써, 예비 제2 포토레지스트 패턴(60)보다 큰 면적을 갖는 제2 포토레지스트 패턴(160)을 형성할 수 있다.
이때, 제2 포토레지스트 패턴(160)의 면적은 예비 제2 포토레지스트 패턴(60)의 면적에 비해 전체적으로 일정한 비율로 증가될 수 있으며, 제2 포토레지스트 패턴(160)에 형성되는 제1 리세스(171)의 크기는 예비 제1 리세스(71)의 크기에 비해 일정한 비율로 감소할 수 있다. 이에 따라, 제1 리세스(171)에 의해 노출된 상기 참조 패턴의 주변부의 둘레가 상기 제2 방향을 따라 제2 포토레지스트 패턴(160)의 둘레에 대해 이격되는 제1 거리는 D1에서 D1″으로 감소되는 반면, 제1 리세스(171)에 의해 노출되지 않은 상기 참조 패턴의 주변부의 둘레가 상기 제2 방향을 따라 제2 포토레지스트 패턴(160)의 둘레에 대해 이격되는 제2 거리는 D2에서 D2″으로 증가될 수 있다.
도 9 및 도 10을 참조로 설명한 바와 같이, 동일한 레티클을 사용하여 형성되는 포토레지스트 패턴은 노광 공정 시 사용되는 광의 양을 조절함으로써 그 면적이 일정한 비율로 축소되거나 증가될 수 있으며, 이에 따라 예비 제1 리세스(71)를 갖는 예비 제2 포토레지스트 패턴(60) 혹은 제1 리세스(171)를 갖는 제2 포토레지스트 패턴(160)에서, 제1 거리(D1)와 제2 거리(D2)는 서로 반비례 관계에 있을 수 있다.
이에 따라, 측정된 제1 거리(D1)가 제1 기준치보다 작은 값을 가짐에 따라 예비 제2 포토레지스트 패턴(60)이 상기 참조 패턴에 대해 원하는 간격보다 큰 간격을 갖도록 형성되는 경우, 노광 공정 시 광량을 증가시킴으로써 보다 축소된 면적을 갖는 제2 포토레지스트 패턴(160)을 형성할 수 있다. 반대로, 측정된 제1 거리(D1)가 상기 제1 기준치보다 큰 값을 가짐에 따라 예비 제2 포토레지스트 패턴(60)이 상기 참조 패턴에 대해 원하는 간격보다 작은 간격을 갖도록 형성되는 경우, 노광 공정 시 광량을 감소시킴으로써 보다 증가된 면적을 갖는 제2 포토레지스트 패턴(160)을 형성할 수 있다.
한편, 상면에서 보았을 때 제2 포토레지스트 패턴(160)이 커버하는 구역(district)을 제2 구역(2nd district)으로 정의하기로 한다. 이때, 상기 제2 구역은 상기 제1 구역의 주변부 일부를 제외하고는 상기 제1 구역을 커버할 수 있으며, 상기 제1 구역보다 큰 면적을 가질 수 있다.
도 11 및 도 12를 참조하면, 제2 포토레지스트 패턴(160)을 식각 마스크로 사용하여 최상층의 절연막(110) 및 그 하부에 형성된 한 층의 희생막(120)을 식각함으로써, 각각 제1 절연막 패턴(115) 및 제1 희생막 패턴(125)을 형성한다.
이에 따라, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 구성되는 제1 층의 제1 패턴 구조물이 형성될 수 있다. 이때, 상기 제1 층의 제1 패턴 구조물은 제1 리세스(171)가 형성된 제2 지역(2nd area)에서 제2 상부 계단 구조물(202)을 형성할 수 있다.
도 13 내지 도 15를 참조하면, 트리밍(trimming) 공정을 통해 제2 포토레지스트 패턴(160)의 면적을 일정 양만큼 축소시킨 후, 상기 축소된 제2 포토레지스트 패턴(160)을 식각 마스크로 사용하여 노출된 절연막(110) 및 그 하부에 형성된 한 층의 희생막(120)을 식각함으로써, 각각 제1 절연막 패턴(115) 및 제1 희생막 패턴(125)을 형성한다.
이에 따라, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 구성되는 제2 층의 제1 패턴 구조물이 형성될 수 있다. 이때, 제1 리세스(171)가 형성된 상기 제2 지역에는 이보다 더 넓은 폭을 갖는 제2 리세스(173)가 형성될 수 있다. 상기 제2 층의 제1 패턴 구조물은 제1 및 제2 리세스들(171, 173)이 형성된 상기 제2 지역에서 상기 제1 층의 제1 패턴 구조물과 함께 제2 상부 계단 구조물(202)을 형성할 수 있으며, 제1 및 제2 리세스들(171, 173)이 형성되지 않은 제1 지역(1st area)에서는 제1 상부 계단 구조물(192)을 형성할 수 있다.
일 실시예에 있어서, 상기 트리밍 공정은 산소, 염소, 오존 등의 혼합 플라즈마를 사용하여 수행될 수 있으며, 상기 트리밍 공정에 의해 제2 포토레지스트 패턴(160)은 상부 및 측부가 제거되어 그 부피가 축소될 수 있다.
도 16 내지 도 18을 참조하면, 도 13 내지 도 15를 참조로 설명한 트리밍(trimming) 공정을 복수 회 수행하여 제2 포토레지스트 패턴(160)의 면적을 각각 일정 양만큼 축소시킨 후, 상기 축소된 각 제2 포토레지스트 패턴(160)을 식각 마스크로 사용하여 노출된 절연막(110) 및 그 하부 한 층의 희생막(120)을 각각 식각함으로써, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 각각 구성되는 제3 층 내지 제6 층 제1 패턴 구조물들을 형성한다.
도면에서는 예시적으로 4회의 트리밍 공정을 수행하는 것으로 도시되고 있으나 상기 트리밍 공정의 수행 횟수는 반드시 이에 제한되지는 않으며, 제2 포토레지스트 패턴(160)이 완전히 제거되지 않는 한도에서 상기 트리밍 공정은 임의의 복수 회로 수행될 수 있다.
이에 따라, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 구성되는 복수 개의 제1 패턴 구조물들이 복수 개의 층들에 각각 형성될 수 있다. 이때, 제1 및 제2 리세스들(171, 173)이 형성된 상기 제2 지역에는 이보다 더 넓은 폭을 갖는 제3 리세스(175)가 형성될 수 있다. 상기 제3 층 내지 제6 층 패턴 구조물들은 제1 내지 제3 리세스들(171, 173, 175)이 형성된 상기 제2 지역에서는 상기 제1 층 및 제2 층 제1 패턴 구조물들과 함께 제2 상부 계단 구조물(202)을 형성할 수 있으며, 제1 내지 제3 리세스들(171, 173, 175)이 형성되지 않은 상기 제1 지역에서는 상기 제2 층 제1 패턴 구조물과 함께 제1 상부 계단 구조물(192)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 상부 계단 구조물들(192, 202)은 상기 제3 방향을 따라 상층으로 갈수록 일정한 제1 비율로 점차 감소되는 폭을 가질 수 있다.
이후, 잔류하는 제2 포토레지스트 패턴(160)을 제거함으로써 상기 제1 패턴 구조물들을 노출시킬 수 있다.
도 19 내지 도 22를 참조하면, 도 6 내지 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상기 노출된 제1 패턴 구조물들을 커버하는 예비 제3 포토레지스트 막을 절연막(110) 상에 형성하고 이를 패터닝하여 예비 제3 포토레지스트 패턴(10)을 형성한다.
예비 제3 포토레지스트 패턴(10)은 노광 공정을 통해 제2 레티클(reticle)(도시되지 않음)을 투과하는 광을 상기 예비 제3 포토레지스트 막 상에 조사하여 노광부(도시되지 않음)를 형성한 후, 현상 공정을 통해 상기 노광부를 제거함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 예비 제3 포토레지스트 패턴(10)은 상기 제1 패턴 구조물들을 커버하되 이들 중 적어도 일부의 주변부를 부분적으로 노출시키도록 형성될 수 있다. 상기 제1 패턴 구조물이 상면에서 보았을 때 상기 제2 지역을 제외하면 전체적으로 직사각 형상을 갖는 경우, 예비 제3 포토레지스트 패턴(10)은 상기 제1 패턴 구조물을 일정한 비율로 확대한 직사각 형상을 가질 수 있다. 이때, 상기 직사각 형상에 포함되는 제1 쌍의 두 변들은 각각 상기 제2 방향을 따라 연장될 수 있으며, 제2 쌍의 두 변들은 각각 상기 제1 방향을 따라 연장되되 상기 제1 패턴 구조물들 중 적어도 일부의 주변부를 부분적으로 노출시키는 예비 제4 리세스(21)를 가질 수 있다.
예시적인 실시예들에 있어서, 예비 제4 리세스(21)는 상기 제2 지역과 상기 제1 방향으로 이격된 제3 지역(3rd area)에 형성될 수 있다. 도면 상에서는 예비 제4 리세스(21)가 두 층의 제1 패턴 구조물들을 노출시키는 것으로 도시되어 있으나, 반드시 이에 한정되지는 않으며, 한 층 혹은 세 층 이상의 제1 패턴 구조물들을 노출시킬 수도 있다.
예비 제4 리세스(21)에 의해 노출된 상기 제1 패턴 구조물들 중 적어도 일부의 주변부의 둘레, 예를 들어, 예비 제4 리세스(21)에 의해 노출된 최하층의 제1 패턴 구조물의 주변부의 둘레는 상기 제2 방향을 따라 예비 제3 포토레지스트 패턴(10)의 둘레 즉, 예비 제4 리세스(21)의 바닥면과 제3 거리(D3)만큼 이격될 수 있다. 한편, 예비 제4 리세스(21)에 의해 노출되지 않는 상기 제1 패턴 구조물들의 둘레, 예를 들어, 예비 제4 리세스(21)에 의해 노출되지 않는 최하층의 제1 패턴 구조물의 둘레는 예비 제3 포토레지스트 패턴(10)의 둘레와 제4 거리(D4)만큼 이격될 수 있다. 이때, 예비 제3 포토레지스트 패턴(10)이 상기 제1 패턴 구조물들을 커버하고 있으므로 제4 거리(D4)를 직접 측정할 수는 없으나, 제3 거리(D3)를 통해 제4 거리(D4)를 계산할 수 있다.
이에 따라, 예비 제3 포토레지스트 패턴(10)이 상기 제1 패턴 구조물들에 대해 원하는 간격으로 형성되었는지를 확인할 수 있으며, 만약 원하는 간격으로 형성되지 않은 경우에는, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 제1 패턴 구조물들에 원하는 간격으로 이격되는 제3 포토레지스트 패턴(210, 도 23 내지 도 26 참조)을 형성할 수 있다. 다만, 예비 제3 포토레지스트 패턴(10)이 상기 제1 패턴 구조물에 대해 원하는 간격으로 형성된 경우에는 상기 공정들은 수행할 필요가 없으며, 예비 제3 포토레지스트 패턴(10)을 사용하여 도 23 내지 도 26을 참조로 설명하는 식각 공정을 바로 수행할 수도 있다.
도 9 및 도 10을 참조로 설명한 바와 같이, 예비 제4 리세스(21)를 갖는 예비 제3 포토레지스트 패턴(10) 혹은 제4 리세스(도시되지 않음)를 갖는 제3 포토레지스트 패턴(210)에서, 제3 거리(D3)와 제4 거리(D4)는 서로 반비례 관계에 있을 수 있다.
이에 따라, 측정된 제3 거리(D3)가 제2 기준치보다 작은 값을 가짐에 따라 예비 제3 포토레지스트 패턴(10)이 상기 제1 패턴 구조물들에 대해 원하는 간격보다 큰 간격을 갖도록 형성되는 경우, 보다 축소된 면적을 갖는 제3 포토레지스트 패턴(210)을 형성할 수 있다. 반대로, 측정된 제3 거리(D3)가 상기 제2 기준치보다 큰 값을 가짐에 따라 예비 제3 포토레지스트 패턴(10)이 상기 제1 패턴 구조물들에 대해 원하는 간격보다 작은 간격을 갖도록 형성되는 경우, 보다 증가된 면적을 갖는 제3 포토레지스트 패턴(210)을 형성할 수 있다.
한편, 상면에서 보았을 때 제3 포토레지스트 패턴(210)이 커버하는 구역(district)을 제3 구역(3rd district)으로 정의하기로 한다. 이때, 상기 제3 구역은 상기 제2 구역의 주변부 일부를 제외하고는 상기 제2 구역을 커버할 수 있으며, 상기 제2 구역보다 큰 면적을 가질 수 있다.
도 23 내지 도 26을 참조하면, 도 11 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제3 포토레지스트 패턴(210)을 식각 마스크로 사용하여 하부의 절연막들(110) 및 희생막들(120)을 식각하여 각각 제2 절연막 패턴(117) 및 제2 희생막 패턴(127)을 형성하되, 제3 포토레지스트 패턴(210)을 트리밍 공정을 통해 그 면적을 일정한 양만큼 점차 축소시키면서 상기 식각 공정을 복수 회 수행한다. 도면에서는 예시적으로 4회의 트리밍 공정을 수행하는 것으로 도시되고 있으나, 상기 트리밍 공정의 수행 횟수는 반드시 이에 한정되지는 않는다.
이에 따라, 순차적으로 적층된 제2 희생막 패턴(127) 및 제2 절연막 패턴(117)으로 각각 구성되는 복수의 층의 제2 패턴 구조물들이 형성될 수 있다. 이때, 상기 제4 리세스가 형성된 상기 제3 지역에는 이보다 더 넓은 폭을 갖는 제5 리세스(225)가 형성될 수 있다. 한편, 상기 제2 패턴 구조물들은 제1 내지 제3 리세스들(171, 173, 175)이 형성된 상기 제2 지역에서는 제2 하부 계단 구조물(204)을 형성할 수 있고, 상기 제4 리세스 및 제5 리세스(225)가 형성된 상기 제3 지역에서는 제3 계단 구조물(260)을 형성할 수 있으며, 상기 제2 및 제3 지역을 제외한 나머지 지역, 즉 어떠한 리세스들도 형성되지 않은 상기 제1 지역에서는 제1 하부 계단 구조물(194)을 형성할 수 있다.
도 27 내지 도 30을 참조하면, 상기 제1 및 제2 패턴 구조물들 및 상기 참조 패턴을 커버하는 제1 층간 절연막을 기판(100) 상에 형성하고, 상기 제1 층간 절연막 상부를 평탄화하여 제1 층간 절연막 패턴(270)을 형성한다.
상기 제1 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있으며, 이에 따라 상기 참조 패턴의 상부 절연막 패턴(145)과 병합될 수도 있다.
상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 상기 화학 기계적 연마 공정 시, 상기 참조 패턴의 연마 저지막 패턴(135)이 연마 종말점으로 사용될 수 있다. 이에 따라, 상기 제1 층간 절연막 상부와 함께 상기 참조 패턴의 상부 절연막 패턴(145)도 함께 제거될 수 있다. 이후, 상기 평탄화 공정은 상기 참조 패턴의 연마 저지막 패턴(135)이 모두 제거될 때까지 더 수행될 수 있다.
이에 따라, 기판(100) 상에 상기 제1 및 제2 패턴 구조물들을 포함하는 제1 몰드 구조물이 형성될 수 있으며, 상기 제1 몰드 구조물의 측벽을 둘러싸는 제1 층간 절연막 패턴(270)이 형성될 수 있다. 이때, 상기 제1 몰드 구조물은 상기 제1 지역에서 순차적으로 적층된 제1 하부 및 상부 계단 구조물들(194, 192)을 포함하는 제1 계단 구조물(240)과, 상기 제2 지역에서 순차적으로 적층된 제2 하부 및 상부 계단 구조물들(204, 202)을 포함하는 제2 계단 구조물(250)과, 상기 제3 지역에서 제3 계단 구조물(260)을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 계단 구조물(240)을 구성하는 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127) 부분은 측면에서 보았을 때, 상기 제3 방향을 따라 상층으로 갈수록 일정한 상기 제1 비율로 그 폭이 감소되는 계단 형상을 가질 수 있다. 이에 반해, 제2 계단 구조물(250)을 구성하는 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127) 부분은 측면에서 보았을 때, 상기 제3 방향을 따라 상층으로 갈수록 일정한 비율로 그 폭이 감소되지 않을 수도 있으며, 층에 따라 변동될 수 있는 제2 비율로 그 폭이 감소되는 계단 형상을 가질 수 있다. 또한, 제3 계단 구조물(260)을 구성하는 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127) 부분 역시 측면에서 보았을 때, 상기 제3 방향을 따라 상층으로 갈수록 층에 따라 변동될 수 있는 제3 비율로 그 폭이 감소되는 계단 형상을 가질 수 있다.
한편, 도 27에 도시된 바와 같이, 상기 제1 패턴 구조물들 중 적어도 하나, 예를 들어, 최상층의 제1 패턴 구조물은 상기 제1 방향으로 서로 마주 보며 상기 제2 방향으로 각각 연장되는 제1 쌍의 직선 둘레들 및 상기 제2 방향으로 서로 마주 보며 상기 제1 방향으로 각각 연장되는 제2 쌍의 직선 둘레들을 갖되, 상기 제2 쌍의 각 직선 둘레들에는 상기 각 제2 및 제3 지역들에서 상기 제2 방향으로의 리세스가 형성될 수 있다. 다만, 예비 제3 포토레지스트 패턴(10)에 형성되는 예비 제4 리세스(21) 혹은 제3 포토레지스트 패턴(210)에 형성되는 상기 제4 리세스의 깊이에 따라(도 19 참조), 상기 최상층의 제1 패턴 구조물은 상기 제3 지역에서 리세스를 갖지 않을 수도 있다.
또한, 상기 제2 패턴 구조물들 중 적어도 하나, 예를 들어, 최하층의 제2 패턴 구조물은 상기 제1 방향으로 서로 마주 보며 상기 제2 방향으로 각각 연장되는 제1 쌍의 직선 둘레들 및 상기 제2 방향으로 서로 마주 보며 상기 제1 방향으로 각각 연장되는 제2 쌍의 직선 둘레들을 갖되, 상기 제2 쌍의 각 직선 둘레들에는 상기 제3 지역에서 상기 제2 방향으로의 리세스가 형성될 수 있다.
도 31 내지 도 34를 참조하면, 기판(100)의 제1 영역(I) 상에 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(280)을 형성한다.
예시적인 실시예들에 따르면, 홀들(280)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 홀 어레이는 상기 제1 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column)과, 상기 제1 방향을 따라 복수 개로 형성된 제2 홀들을 포함하면서 상기 제2 방향으로 상기 제1 홀 열과 일정 간격으로 이격된 제2 홀 열을 포함할 수 있다. 이때, 상기 제1 홀들은 상기 제2 홀들로부터 상기 제1 방향 혹은 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 홀들은 전체적으로 상기 제1 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 상기 제1 및 제2 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 홀들(280)이 배열될 수 있다. 한편, 상기 제1 및 제2 홀 열들은 상기 제2 방향을 따라 교대로 반복적으로 배열될 수 있다.
전술한 바와는 달리, 상기 홀 어레이는 상기 지그재그 배열과는 다르게 배열된 복수 개의 홀들(280)을 포함할 수도 있다.
도 35 및 도 36을 참조하면, 먼저 각 홀들(280)을 부분적으로 채우는 반도체 패턴(290)을 형성한다.
구체적으로, 홀들(280)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 홀들(280)을 부분적으로 채우는 반도체 패턴(290)을 형성할 수 있다. 이에 따라, 반도체 패턴(290)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 이와는 달리, 홀들(280)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(290)을 형성할 수도 있다.
이후, 홀들(280)의 내측벽, 반도체 패턴(290)의 상면, 최상층 제1 절연막 패턴(115) 및 제1 층간 절연막 패턴(270) 상면에 제1 블로킹막, 전하 저장막, 터널 절연막 및 스페이서막(도시되지 않음)을 순차적으로 형성하고, 상기 스페이서막을 이방성 식각하여 홀들(280)의 내측벽 상에만 잔류하는 스페이서(도시되지 않음)를 형성한 후, 상기 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹막을 식각함으로써, 홀들(280)의 내측벽 및 반도체 패턴(290) 상에 각각 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연막 패턴(320), 전하 저장막 패턴(310) 및 제1 블로킹막 패턴(300)을 각각 형성할 수 있다.
상기 제1 블로킹막은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 스페이서막은 예를 들어 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
상기 스페이서를 제거한 후, 노출된 반도체 패턴(290), 터널 절연막 패턴(320), 최상층 제1 절연막 패턴(115) 및 제1 층간 절연막 패턴(270) 상에 채널막을 형성하고, 홀들(280)의 나머지 부분을 충분히 채우는 제1 충전막을 상기 채널막 상에 형성한다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다. 상기 채널막이 비정질 실리콘을 사용하여 형성되는 경우, 이후 LEG 공정 혹은 SPE 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 제1 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
이후, 최상층 제1 절연막 패턴(115) 상면 또는 제1 층간 절연막 패턴(270) 상면이 노출될 때까지 상기 제1 충전막 및 상기 채널막을 평탄화함으로써, 각 홀들(280)의 나머지 부분을 채우는 제1 충전막 패턴(340)을 형성할 수 있으며, 상기 채널막은 채널(330)로 변환될 수 있다.
이에 따라, 각 홀들(280) 내 반도체 패턴(290) 상에는 제1 블로킹막 패턴(300), 전하 저장막 패턴(310), 터널 절연막 패턴(320), 채널(330) 및 제1 충전막 패턴(340)이 순차적으로 적층될 수 있다. 이때, 제1 블로킹막 패턴(300), 전하 저장막 패턴(310) 및 터널 절연막 패턴(320)은 각각 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(330)은 컵 형상으로 형성될 수 있으며, 제1 충전막 패턴(340)은 필라(pillar) 형상으로 형성될 수 있다.
채널(330)이 형성되는 홀들(280)이 상기 제1 및 제2 홀들을 포함하는 홀 어레이를 정의함에 따라, 채널(330)도 이에 대응하여 제1 및 제2 채널들을 포함하는 채널 어레이를 정의할 수 있다.
이후, 제1 충전막 패턴(340), 채널(330), 터널 절연막 패턴(320), 전하 저장막 패턴(310) 및 제1 블로킹막 패턴(300)으로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑막 패턴(350)을 형성한다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물, 최상층 제1 절연막 패턴(115) 및 제1 층간 절연막 패턴(270) 상에 형성하고, 최상층 제1 절연막 패턴(115) 또는 제1 층간 절연막 패턴(270)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화하여 캐핑막 패턴(350)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 캐핑막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 사용하여 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
캐핑막 패턴(350)은 각 채널들(330) 상에 형성되므로, 상기 채널 어레이에 대응하여 캐핑막 패턴 어레이를 형성할 수 있다.
한편, 각 홀들(280) 내부에 형성되는 상기 제1 구조물, 반도체 패턴(290) 및 캐핑막 패턴(350)은 제2 구조물을 정의할 수 있다.
도 37 내지 도 39를 참조하면, 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127)을 관통하는 제1 개구(360)를 형성하여 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 따르면, 제1 개구(360)는 상기 셀 영역 내에서 상기 제1 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 복수 개의 제1 개구들(360)이 형성됨에 따라, 복수 개의 홀 열들이 제1 개구(360) 사이에 형성될 수 있으며, 도 37에는 예시적으로 4개의 홀 열들이 인접하는 2개의 제1 개구들(360) 사이에 형성되어 있으나, 반드시 이에 한정되지는 않는다. 한편, 제1 개구(360)는 제1 영역(I)뿐만 아니라 제1 영역(I)의 제1 방향으로의 전후에 위치하는 제2 영역(II) 부분에도 형성될 수 있으나, 제1 영역(I)의 제2 방향으로의 전후에 위치하는 제2 영역(II) 부분에는 형성되지 않을 수 있다.
이후, 제1 개구(360)에 의해 노출된 제1 및 제2 희생막 패턴들(125, 127)을 제거하여, 각 층의 제1 및 제2 절연막 패턴들(115, 117) 사이에 갭(370)을 형성하며, 갭(370)에 의해 제1 블로킹막 패턴(300)의 외측벽 일부 및 반도체 패턴(290)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(360)에 의해 노출된 제1 및 제2 희생막 패턴들(125, 127)을 제거할 수 있다.
다만 전술한 바와 같이, 제1 개구(360)는 제1 영역(I)의 제2 방향으로의 전후에 위치하는 제2 영역(II) 부분에는 형성되지 않으므로, 여기에 형성된 제1 및 제2 희생막 패턴들(125, 127) 부분은 상기 습식 식각 공정에 의해 제거되지 않고 잔류할 수 있으며, 이하에서는 이들을 각각 제1 및 제2 절연성 패드들(126, 128)로 부르기로 한다.
도 40 내지 도 42를 참조하면, 노출된 제1 블로킹막 패턴(300)의 외측벽, 노출된 반도체 패턴(290)의 측벽, 갭(370)의 내벽, 제1 및 제2 절연막 패턴들(115, 117)의 표면, 노출된 기판(100) 상면, 캐핑막 패턴(350)의 상면 및 제1 층간 절연막 패턴(270)의 상면에 제2 블로킹막을 형성하고, 갭(370)의 나머지 부분을 충분히 채우는 도전막을 상기 제2 블로킹막 상에 형성한다.
예시적인 실시예들에 따르면, 상기 제2 블로킹막은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 도전막은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다.
이후, 상기 도전막을 부분적으로 제거하여, 갭(370) 내부에 도전체(390)를 형성한다. 예시적인 실시예들에 따르면, 상기 도전막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 도전체(390)는 기판(100) 제1 영역(I) 상에서 상기 제1 방향으로 연장될 수 있으며, 나아가 상기 제1 방향을 따라 제1 영역(I)에 인접하는 제2 영역(II)에까지 연장될 수 있다. 이하에서는, 기판(100)의 제1 영역(I) 상에 형성된 도전체(390) 부분은 게이트 전극이라 하고, 기판(100)의 제2 영역(II) 상에 형성된 도전체(390) 부분은 도전성 패드(395)로 정의하기로 한다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 기판(100) 상면으로부터 상기 제3 방향을 따라 순차적으로 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 이때, 상기 각 GSL, 워드 라인 및 SSL은 1개 혹은 수 개의 층에 형성될 수 있다. 예를 들어, 상기 GSL은 1개의 층에 형성되고, 상기 SSL은 2개의 층에 형성되며, 상기 워드 라인은 상기 GSL 및 상기 SSL 사이의 8개의 층으로 형성될 수 있다. 이에 따라, 상기 GSL은 반도체 패턴들(290)에 인접하여 형성되고, 상기 워드 라인 및 SSL은 채널들(330)에 인접하여 형성될 수 있다.
한편, 상기 도전막을 부분적으로 제거할 때, 제1 및 제2 절연막 패턴들(115, 117)의 표면, 기판(100) 상면, 캐핑막 패턴(350) 상면 및 제1 층간 절연막 패턴(270) 상면의 상기 제2 블로킹막 부분이 함께 제거될 수 있으며, 이에 따라 도전체(390)의 측벽을 감싸는 제2 블로킹막 패턴(380)이 형성될 수 있다. 제1 및 제2 블로킹막 패턴들(300, 380)은 함께 블로킹막 패턴 구조물을 형성할 수 있다.
한편, 상기 도전막 및 상기 제2 블로킹막이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제1 방향으로 연장되는 제1 개구(360)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(400)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(400)은 상기 제1 방향으로 연장되어 공통 소스 라인(CSL)의 역할을 수행할 수 있다.
도시되지는 않았지만, 불순물 영역(400) 상에, 예를 들어, 코발트 실리사이드 패턴 혹은 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
이후, 제1 개구(360)를 채우는 제2 충전막 패턴(410)을 형성한다. 예시적인 실시예들에 따르면, 제1 개구(360)를 채우는 제2 충전막을 기판(100), 최상층 제1 절연막 패턴(115) 및 제1 층간 절연막 패턴(270) 상에 형성한 후, 최상층 제1 절연막 패턴(115)의 상면 혹은 제1 층간 절연막 패턴(270)의 상면이 노출될 때까지 상기 제2 충전막 상부를 평탄화함으로써, 제2 충전막 패턴(410)을 형성할 수 있다.
도 43 및 도 44를 참조하면, 최상층 제1 절연막 패턴(115), 캐핑막 패턴(350), 제1 층간 절연막 패턴(270) 및 제2 충전막 패턴(410) 상에 제2 층간 절연막(420)을 형성하고, 사진 식각 공정을 통해, 캐핑막 패턴(350) 상면을 노출시키는 제2 개구(430) 및 각 층의 도전성 패드들(395)을 노출시키는 제3 개구(440) 형성한다. 이때, 제2 개구(430)는 기판(100)의 제1 영역(I) 상에서 제2 층간 절연막(420)을 관통할 수 있으며, 제3 개구(440)는 기판(100)의 제2 영역(II) 상에서 제2 층간 절연막(420), 제1 층간 절연막 패턴(270), 제1 및 제2 절연막 패턴들(115, 117) 및 제2 블로킹막 패턴(380)을 관통할 수 있다. 다만, 제3 개구(440)는 상기 제2 방향으로 제1 영역(I)의 전후에 위치하는 제2 영역(II) 상에는 형성되지 않으며, 이에 따라 제1 및 제2 절연성 패드들(126, 128)은 노출되지 않을 수 있다.
도 45 내지 도 47을 참조하면, 제2 개구(430)를 채우는 비트 라인 콘택(450)을 캐핑막 패턴(350) 상에 형성하고, 제3 개구(440)를 채우는 제1 콘택 플러그(460)를 도전성 패드들(395) 상에 형성한다.
예시적인 실시예들에 있어서, 비트 라인 콘택(450) 및 제1 콘택 플러그(460)는 노출된 캐핑막 패턴(350), 노출된 도전성 패드들(395) 및 제2 층간 절연막(420) 상에 제2 및 제3 개구들(430, 440)을 충분히 채우는 콘택막을 형성한 후, 제2 층간 절연막(420) 상면이 노출될 때까지 상기 콘택막을 평탄화함으로써 형성할 수 있다. 상기 콘택막은 예를 들어, 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등을 사용하여 형성할 수 있다.
이후, 비트 라인 콘택(450)에 전기적으로 연결되는 비트 라인(470) 및 제1 콘택 플러그(460)에 전기적으로 연결되는 제1 배선(480)을 형성하여 상기 수직형 불휘발성 메모리 장치를 완성할 수 있다. 비트 라인(470) 및 제1 배선(480)은 예를 들어, 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 비트 라인(470)은 각각이 상기 제2 방향으로 연장되도록 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 제1 배선(480) 역시 각각이 상기 제2 방향으로 연장되도록 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 한편, 제1 배선(480) 상에는 제2 콘택 플러그(도시되지 않음) 및 제2 배선(도시되지 않음)이 더 형성될 수도 있다.
전술한 바와 같이, 상기 수직형 불휘발성 메모리 장치의 제조 방법에서, 상층으로 갈수록 폭이 일정하게 줄어드는 계단 형상의 몰드 구조물을 형성하기 위해서, 먼저 참조 패턴을 형성한 후, 절연막 및 희생막을 식각하는 데 식각 마스크로 사용되는 포토레지스트 패턴이 상기 참조 패턴의 주변부 일부를 노출시키면서 이보다 큰 면적을 갖도록 형성한다. 이에 따라, 상기 노출된 참조 패턴의 주변부의 둘레와 상기 포토레지스트 패턴의 둘레 사이의 거리를 측정함으로써, 상기 포토레지스트 패턴이 상기 참조 패턴에 비해 원하는 비율로 확장된 크기를 갖도록 형성되었는지를 확인할 수 있다.
한편, 도 1 내지 도 47을 참조로 설명한 방법에서는 상기 참조막을 식각하는 데 사용되는 제1 포토레지스트 패턴 이외에, 상기 절연막 및 희생막을 식각하는 데 예시적으로 제2 및 제3 포토레지스트 패턴들이 사용되었지만, 이들의 개수는 이에 한정되지 않으며, 적층되는 게이트 전극의 개수 또는 수행되는 트리밍 공정의 횟수를 고려하여 하나 또는 임의의 복수 개로 형성될 수 있다. 이때, 상대적으로 나중에 형성되는 상기 제3 포토레지스트 패턴이 형성되는 제3 구역은 상대적으로 먼저 형성되는 제2 포토레지스트 패턴이 형성되는 제2 구역의 주변부 일부를 제외하고는 상기 제2 구역을 커버하면서 이보다 큰 면적을 갖도록 형성될 수 있다. 이에 따라, 상기 제3 구역에 의해 커버되지 않는 상기 제2 구역의 주변부의 둘레와 상기 제3 구역의 둘레 사이의 거리를 측정함으로써, 상대적으로 나중에 형성되는 상기 제3 포토레지스트 패턴이 상대적으로 먼저 형성되는 상기 제2 포토레지스트 패턴에 비해 원하는 비율로 확장된 크기를 갖도록 형성되었는지 확인할 수 있다.
도 40 및 도 45 내지 도 47을 다시 참조하면, 전술한 공정을 통해 형성된 상기 수직형 불휘발성 메모리 장치는, 상기 제3 방향을 따라 기판(100) 상에 적층된 복수 개의 게이트 전극들(390)과, 게이트 전극들(390)로부터 상기 제1 방향으로 각각 연장되어 적층되며 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 제1 비율로 점차 짧아지는 도전성 패드들(395)과, 게이트 전극들(390) 중 적어도 일부로부터 상기 제2 방향으로 각각 연장되어 적층되며 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제2 비율로 점차 짧아지는 상기 제2 지역을 포함하는 절연성 패드들(126, 128), 및 게이트 전극들(390)을 관통하면서 상기 제3 방향으로 연장된 채널(330)을 포함할 수 있다. 이때, 절연성 패드들(126, 128)은 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제3 비율로 점차 짧아지며 상기 제1 지역으로부터 상기 제1 방향으로 이격된 상기 제3 지역을 더 포함할 수 있다. 또한, 절연성 패드들(126, 128)의 상기 제2 및 제3 지역들을 제외한 나머지 제1 지역에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 상기 제1 비율로 점차 짧아질 수 있다.
한편, 게이트 전극들(390) 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 직선 둘레들 및 상기 제2 방향으로 서로 마주 보는 제2 쌍의 직선 둘레들을 가지되, 상기 제2 쌍의 직선 둘레들에는 각각 상기 제2 방향으로의 리세스가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 리세스의 상기 제2 방향으로의 깊이는 서로 인접하는 상하층에 형성된 도전성 패드들(395)의 상기 제1 방향으로의 길이 차이보다 클 수 있다. 상기 리세스가 형성된 게이트 전극(390) 부분은 서로 인접하는 상하층에 배치된 도전성 패드들(395)의 상기 길이 차이가 일정하도록 모니터링하는 공정에 의해 형성된 것으로서, 일종의 모니터링 부를 형성할 수 있다.
도 48 내지 도 52는 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치를 제조하는 데 사용되는 제1 내지 제3 포토레지스트 패턴들을 각각 설명하기 위한 평면도들이다. 상기 제1 내지 제3 포토레지스트 패턴들은 도 1 내지 도 47을 참조로 설명한 수직형 불휘발성 메모리 장치의 제조 방법에서 사용한 제1 내지 제3 포토레지스트 패턴들(150, 160, 210)과 유사하게 상면에서 보았을 때 전체적으로 직사각 형상을 갖지만, 이들 중 일부에 형성되는 리세스의 개수 또는 위치가 다르거나, 혹은 상기 리세스 대신에 개구가 형성되는 차이점이 있다. 이에 따라 이하에서는, 상기 제1 내지 제3 포토레지스트 패턴들이 도 1 내지 도 47에 도시된 제1 내지 제3 포토레지스트 패턴들(150, 160, 210)에 대해 갖는 차이점에 대해서만 기술하기로 한다.
도 48을 참조하면, 제2 포토레지스트 패턴(160)은 상기 제1 방향으로 서로 마주 보며 상기 제2 방향으로 각각 연장되는 2개의 직선 둘레들로 구성되는 제1 쌍과, 상기 제2 방향으로 서로 마주 보며 상기 제1 방향으로 각각 연장되는 2개의 직선 둘레들로 구성되는 제2 쌍을 포함하되, 상기 제2 쌍의 직선 둘레들 중 어느 하나에만 제1 포토레지스트 패턴(150)에 의해 커버되는 제1 구역의 주변부 일부를 노출시키는 제1 리세스(171)가 형성된다. 또한, 제3 포토레지스트 패턴(210) 역시 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 직선 둘레들 중 어느 하나에만 제2 포토레지스트 패턴(160)에 의해 커버되는 제2 구역의 주변부 일부를 노출시키는 제4 리세스(221)가 형성된다.
이와 같이, 제1 리세스(171) 및 제4 리세스(221)는 각 제2 및 제3 포토레지스트 패턴들(160, 210)의 제2 쌍의 직선 둘레들 중 하나에만 형성되지만, 이들에 의해 각각 노출되는 제1 및 제2 구역들의 주변부들을 관찰함으로써, 제2 및 제3 포토레지스트 패턴들(160, 210)이 각각 적절한 크기를 갖도록 형성되었는지 확인할 수 있다.
도 49를 참조하면, 제3 포토레지스트 패턴(210)은 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 각 직선 둘레들에는 제2 포토레지스트 패턴(160)에 의해 커버되는 제2 구역의 주변부 일부뿐만 아니라 제1 포토레지스트 패턴(150)에 의해 커버되는 제1 구역의 주변부 일부도 함께 노출시킬 수 있도록 큰 깊이를 갖는 제4 리세스(221)가 형성된다. 이때, 제3 포토레지스트 패턴(210)에 형성되는 제4 리세스(221)는 제2 포토레지스트 패턴(160)에 형성되는 제1 리세스(171)와는 상기 제1 방향으로 이격되어 서로 오버랩되지 않을 수 있다.
제4 리세스(221)가 큰 깊이로 형성됨에 따라, 제4 리세스(221)에 의해 노출되는 상기 제2 구역의 주변부의 둘레와 상기 제2 방향을 따라 제3 포토레지스트 패턴(210)의 둘레 사이의 제3 거리(D3)를 통해서 제3 포토레지스트 패턴(210)이 적절한 크기를 갖도록 형성되었는지 확인할 수 있을 뿐만 아니라, 제4 리세스(221)에 의해 노출되는 상기 제1 구역의 주변부의 둘레와 상기 제2 방향을 따라 제3 포토레지스트 패턴(210)의 둘레 사이의 제5 거리(D5)를 통해서도 제3 포토레지스트 패턴(210)이 적절한 크기를 갖는지 확인할 수 있다.
도 50을 참조하면, 도 49와 유사하게 제3 포토레지스트 패턴(210)은 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 각 직선 둘레들에는 제2 포토레지스트 패턴(160)에 의해 커버되는 제2 구역의 주변부 일부뿐만 아니라 제1 포토레지스트 패턴(150)에 의해 커버되는 제1 구역의 주변부 일부도 함께 노출시킬 수 있도록 큰 깊이를 갖는 제4 리세스(221)가 형성된다. 다만, 제3 포토레지스트 패턴(210)에 형성되는 제4 리세스(221)는 제2 포토레지스트 패턴(160)에 형성되는 제1 리세스(171)와 수직적으로 오버랩되도록 형성될 수 있다.
도 51a를 참조하면, 제2 포토레지스트 패턴(160)은 제2 쌍의 각 직선 둘레들에 제1 포토레지스트 패턴(150)에 의해 커버되는 제1 구역의 주변부 일부를 노출시키는 제4 개구(177)를 가지며, 제3 포토레지스트 패턴(210)은 제2 쌍의 각 직선 둘레들에 제2 포토레지스트 패턴(160)에 의해 커버되는 제2 구역의 주변부 일부를 노출시키는 제5 개구(227)를 갖는다.
이에 따라, 제4 개구(177)에 의해 노출되는 상기 제1 구역의 주변부의 둘레와 상기 제2 방향을 따라 상기 제2 포토레지스트 패턴(160)의 둘레 즉, 상기 제2 방향을 따라 제4 개구(177)의 내벽 사이의 제1 거리(D1)를 통해서 제2 포토레지스트 패턴(160)이 적절한 크기를 갖도록 형성되었는지 확인할 수 있다. 이와 마찬가지로, 제5 개구(227)에 의해 노출되는 상기 제2 구역의 주변부의 둘레와 상기 제2 방향을 따라 상기 제3 포토레지스트 패턴(210)의 둘레 즉, 상기 제2 방향을 따라 제5 개구(227)의 내벽 사이의 제3 거리(D3)를 통해서 제3 포토레지스트 패턴(210)이 적절한 크기를 갖도록 형성되었는지 확인할 수 있다.
한편, 각 제4 및 제5 개구들(177, 227)은 각 제2 및 제3 포토레지스트 패턴들(160, 210)의 제2 쌍의 각 직선 둘레들 중 어느 하나에만 형성될 수도 있다.
도 51b를 참조하면, 도 51a에서와 유사하게, 제2 및 제3 포토레지스트 패턴들(160, 210)에 제4 및 제5 개구들(177, 227)이 각각 형성되나, 상면에서 보았을 때, 그 형상이 직사각형이 아니라 원형으로 형성될 수 있다.
도 52를 참조하면, 제2 및 제3 포토레지스트 패턴들(160, 210)은 내부에 제6 및 제7 개구들(179, 229)을 각각 가질 수 있다. 이때, 각 제6 및 제7 개구들(179, 229)은 제4 및 제5 개구들(177, 227)과는 달리, 제1 및 제2 구역들을 각각 노출시키지 않을 수 있다. 예시적인 실시예들에 있어서, 제6 개구(179)는 제2 포토레지스트 패턴(160)의 상기 제2 쌍의 각 직선 둘레들에 인접하여 하나 혹은 복수 개로 형성될 수 있으며, 제7 개구(229)는 제3 포토레지스트 패턴(210)의 상기 제2 쌍의 각 직선 둘레들에 인접하여 하나 혹은 복수 개로 형성될 수 있다.
제6 및 제7 개구들(179, 229)은 제4 및 제5 개구들(177, 227)과는 달리 상기 각 제1 및 제2 제 구역들의 주변부 둘레를 노출시키지는 않으므로 제1 포토레지스트 패턴(150) 및 제2 포토레지스트 패턴(160) 사이의 관계 혹은 제2 포토레지스트 패턴(160) 및 제3 포토레지스트 패턴(210) 사이의 관계를 이용하여 제2 및 제3 포토레지스트 패턴들(160, 210)이 적절한 크기를 갖도록 형성되었는지를 확인할 수는 없다. 하지만, 각 제6 및 제7 개구들(179, 229)의 크기 자체, 예를 들어 상기 제1 방향으로의 제11 및 제12 거리들(D11, D12)을 통해 제2 및 제3 포토레지스트 패턴들(160, 210)의 제1 및 제2 길이(L1, L2)를 각각 알 수 있으며, 이에 따라 이들이 적절한 크기를 갖도록 형성되었는지를 확인할 수 있다.
한편, 각 제6 및 제7 개구들(179, 229)은 각 제2 및 제3 포토레지스트 패턴들(160, 210)의 제2 쌍의 각 직선 둘레들 중 어느 하나에만 형성될 수도 있으며, 또한 도 51b에서와 같이 원형으로 형성될 수도 있다.
도 53 내지 도 87은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 53, 54, 61, 65, 69, 73, 77 및 81은 평면도들이고, 도 55-60, 62-64, 66-68, 70-72, 74-76, 78-80 및 82-87은 단면도들이다. 이때, 도 55, 58, 62, 66, 70, 74 및 78은 상기 제1 방향으로 연장되는 A-A'선을 따라 절단한 단면도들이고, 도 56, 59, 63, 67, 71, 75, 79, 83 및 86은 상기 제2 방향으로 연장되는 B-B'선을 따라 절단한 단면도들이며, 도 57, 60, 64, 68, 72, 76, 80, 84 및 87은 상기 제2 방향으로 연장되는 C-C'선을 따라 절단한 단면도들이고, 도 82 및 85는 상기 제1 방향으로 연장되는 D-D'선을 따라 절단한 단면도들이다. 상기 수직형 불휘발성 메모리 장치의 제조 방법은 도 1 내지 도 47을 참조로 설명한 수직형 불휘발성 메모리 장치 제조 방법에 사용되는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 53을 참조하면, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 상면에서 보았을 때 직사각 형상의 제1 영역(I) 및 이를 둘러싸는 직사각 고리 형상의 제2 영역(II)을 포함하는 기판(100) 상에 절연막(110) 및 희생막(120, 도 2 참조)을 교대로 반복적으로 적층한 후, 최상층 절연막(110) 상에 연마 저지막(130, 도 2 참조) 및 상부 절연막(140, 도 2 참조)을 순차적으로 형성한다. 이때, 연마 저지막(130) 및 상부 절연막(140)은 함께 참조막(reference layer)으로 정의될 수 있다.
이후, 상기 참조막 상에 제1 포토레지스트 패턴(155)을 형성한다. 예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(155)은 상면에서 보았을 때, 직사각 형상의 제1 영역(I)을 일정한 비율로 축소한 직사각 형상을 가지면서 제1 영역(I)을 부분적으로 커버할 수 있다. 이에 따라, 제1 포토레지스트 패턴(155)의 네 변들은 제1 영역(I)의 네 변들과 각각 실질적으로 동일한 간격으로 이격될 수 있다. 이때, 상기 직사각 형상에 포함되는 제1 쌍의 두 변들은 각각 상기 제2 방향을 따라 연장될 수 있으며, 제2 쌍의 두 변들은 각각 상기 제1 방향을 따라 연장되되, 제1 영역(I)에 인접하는 제2 영역(II)의 일부를 커버하도록 상기 제2 방향으로 연장되는 제1 돌출부(502)를 가질 수 있다.
한편, 상면에서 보았을 때 제1 포토레지스트 패턴(155)이 커버하는 구역을 제1 구역으로 정의하기로 한다.
이후, 제1 포토레지스트 패턴(155)을 식각 마스크로 사용하여 상부 절연막(140) 및 연마 저지막(130)을 식각함으로써, 각각 상부 절연막 패턴(145) 및 연마 저지막 패턴(135)을 형성한다. 즉, 상기 참조막을 패터닝하여, 순차적으로 적층된 연마 저지막 패턴(135) 및 상부 절연막 패턴(145)을 포함하는 참조 패턴을 형성할 수 있다. 이때, 상기 참조 패턴은 제1 포토레지스트 패턴(155)의 형상에 대응하는 형상을 가질 수 있으므로, 전체적으로 직사각 형상을 갖되 상기 제2 방향으로 각각 연장되는 돌출부들을 가질 수 있다.
이후, 제1 포토레지스트 패턴(155)은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
도 54 내지 도 57을 참조하면, 도 6 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 상기 참조 패턴을 커버하는 예비 제2 포토레지스트 막을 최상층 절연막(110) 상에 형성하고 이를 패터닝하여 예비 제2 포토레지스트 패턴(65)을 형성한다.
예시적인 실시예들에 있어서, 예비 제2 포토레지스트 패턴(65)은 상기 참조 패턴을 커버하되 상기 참조 패턴의 각 돌출부를 부분적으로 노출시키도록 형성될 수 있다. 즉, 예비 제2 포토레지스트 패턴(65)은 상기 참조 패턴보다 큰 면적의 직사각 형상을 가지면서 상기 참조 패턴을 커버할 수 있지만, 상기 참조 패턴의 각 돌출부들은 예비 제2 포토레지스트 패턴(65)에 의해 모두 커버되지 않고 부분적으로 노출될 수 있다. 이때, 예비 제2 포토레지스트 패턴(65)의 상기 직사각 형상에 포함되는 제1 쌍의 두 변들은 각각 상기 제2 방향을 따라 연장될 수 있으며, 제2 쌍의 두 변들은 각각 상기 제1 방향을 따라 연장되되, 상기 제2 방향으로 각각 연장되는 예비 제2 돌출부(12)를 가질 수 있다.
예비 제2 포토레지스트 패턴(65)에 의해 노출된 상기 참조 패턴 돌출부의 둘레, 즉 상기 참조 패턴 돌출부의 말단은 상기 제2 방향을 따라 예비 제2 포토레지스트 패턴(65)의 둘레와 제6 거리(D6)만큼 이격될 수 있다. 한편, 예비 제2 포토레지스트 패턴(65)에 의해 노출되지 않는 상기 참조 패턴의 둘레는 예비 제2 포토레지스트 패턴(65)의 둘레와 제2 거리(D2)만큼 이격될 수 있다. 이때, 예비 제2 포토레지스트 패턴(65)이 상기 참조 패턴을 커버하고 있으므로 제2 거리(D2)는 직접 측정할 수 없지만, 제2 거리(D2)와 일정한 대응 관계에 있는 제6 거리(D6)를 측정함으로써 제2 거리(D2)를 계산할 수 있다.
전술한 방법을 통해, 예비 제2 포토레지스트 패턴(65)이 상기 참조 패턴에 대해 원하는 간격으로 형성되었는지를 확인할 수 있으며, 만약 원하는 간격으로 형성되지 않은 경우에는, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 예비 제2 포토레지스트 패턴(65)에 비해 일정한 비율로 축소 혹은 확장된 면적을 갖도록 제2 포토레지스트 패턴(165, 도 58 참조)을 형성할 수 있다. 다만, 예비 제2 포토레지스트 패턴(65)이 상기 참조 패턴에 대해 원하는 간격으로 형성된 경우에는, 이를 식각 마스크로 사용하여 도 58 내지 도 60을 참조로 설명하는 식각 공정을 바로 수행할 수도 있다.
도 9 및 도 10을 참조로 설명한 바와 같이, 예비 제2 돌출부(12)를 갖는 예비 제2 포토레지스트 패턴(65) 혹은 제2 돌출부(512, 도 56 참조)를 갖는 제2 포토레지스트 패턴(165)에서, 제6 거리(D6)와 제2 거리(D2)는 서로 반비례 관계에 있을 수 있다.
한편, 상면에서 보았을 때 제2 포토레지스트 패턴(165)이 커버하는 구역을 제2 구역으로 정의하기로 한다. 이때, 상기 제2 구역은 상기 제1 구역의 돌출부 일부를 제외하고는 상기 제1 구역을 커버할 수 있으며, 상기 제1 구역보다 큰 면적을 가질 수 있다. 또한, 상기 제2 구역은 상기 제2 방향으로 연장되는 돌출부들을 포함할 수 있다.
도 58 내지 도 60을 참조하면, 도 11 및 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제2 포토레지스트 패턴(165)을 식각 마스크로 사용하여 최상층의 절연막(110) 및 그 하부에 형성된 한 층의 희생막(120)을 식각함으로써, 각각 제1 절연막 패턴(115) 및 제1 희생막 패턴(125)을 형성한다.
이에 따라, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 구성되는 제1 층의 제1 패턴 구조물이 형성될 수 있다. 이때, 상기 제1 층의 제1 패턴 구조물은 상기 참조 패턴의 돌출부가 형성된 제2 지역에서 제2 상부 계단 구조물(562)을 형성할 수 있다.
도 61 내지 도 64를 참조하면, 도 13 내지 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 트리밍 공정을 통해 제2 포토레지스트 패턴(165)의 면적을 일정 양만큼 축소시킨 후, 상기 축소된 제2 포토레지스트 패턴(165)을 식각 마스크로 사용하여 노출된 절연막(110) 및 그 하부에 형성된 한 층의 희생막(120)을 식각함으로써, 각각 제1 절연막 패턴(115) 및 제1 희생막 패턴(125)을 형성한다.
이에 따라, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 구성되는 제2 층의 제1 패턴 구조물이 형성될 수 있다. 이때, 제2 돌출부(512)가 형성된 제3 지역에는 이보다 더 좁은 면적을 갖는 제3 돌출부(514)가 형성될 수 있다. 상기 제2 층의 제1 패턴 구조물은 상기 제2 지역에서 상기 제1 층의 제1 패턴 구조물과 함께 제2 상부 계단 구조물(562)을 형성할 수 있고, 상기 제3 지역에서 제3 상부 계단 구조물(572)을 형성할 수 있으며, 상기 제2 및 제3 지역들 이외의 지역인 제1 지역에서는 제1 상부 계단 구조물(552)을 형성할 수 있다.
도 65 내지 도 68을 참조하면, 도 16 내지 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상기 트리밍 공정을 복수 회 수행하여 제2 포토레지스트 패턴(165)의 면적을 각각 일정 양만큼 축소시킨 후, 상기 축소된 각 제2 포토레지스트 패턴(165)을 식각 마스크로 사용하여 노출된 절연막(110) 및 그 하부 한 층의 희생막(120)을 각각 식각함으로써, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 각각 구성되는 제3 층 내지 제6 층 제1 패턴 구조물들을 형성한다.
이에 따라, 순차적으로 적층된 제1 희생막 패턴(125) 및 제1 절연막 패턴(115)으로 구성되는 복수 개의 제1 패턴 구조물들이 복수 개의 층들에 각각 형성될 수 있다. 이때, 상기 제1 패턴 구조물들은 상기 제1 지역에서 제1 상부 계단 구조물(552)을 형성할 수 있고, 상기 제2 지역에서 제2 상부 계단 구조물(562)을 형성할 수 있으며, 상기 제3 지역에서 제3 상부 계단 구조물(572)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 상부 계단 구조물(552)은 상기 제3 방향을 따라 상층으로 갈수록 일정한 제1 비율로 점차 감소되는 폭을 가질 수 있다.
이후, 잔류하는 제2 포토레지스트 패턴(165)을 제거함으로써 상기 제1 패턴 구조물들을 노출시킬 수 있다.
도 69 내지 도 72를 참조하면, 도 19 내지 도 22를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상기 노출된 제1 패턴 구조물들을 커버하는 예비 제3 포토레지스트 막을 절연막(110) 상에 형성하고 이를 패터닝하여 예비 제3 포토레지스트 패턴(15)을 형성한다.
예시적인 실시예들에 있어서, 예비 제3 포토레지스트 패턴(15)은 상기 제1 패턴 구조물들을 커버하되 이들 중 적어도 일부의 주변부를 부분적으로 노출시키도록 형성될 수 있다. 즉, 상면에서 보았을 때 상기 각 제1 패턴 구조물들이 상기 제2 및 제3 지역들을 제외하고는 전체적으로 직사각 형상을 갖는다고 할 때, 예비 제3 포토레지스트 패턴(15)은 상기 제1 패턴 구조물들을 일정한 비율로 확대한 직사각 형상을 가지면서 상기 제1 패턴 구조물들을 커버할 수 있다. 다만, 상기 제3 지역에서는 예비 제3 포토레지스트 패턴(15)이 상기 제1 패턴 구조물들을 모두 커버하지는 않으며, 제2 및 제3 돌출부들(512, 514) 하부에 형성된 제1 패턴 구조물들 중 적어도 일부, 예를 들어 최하층 제1 패턴 구조물의 돌출부를 부분적으로 노출시킬 수 있다.
예비 제3 포토레지스트 패턴(15)에 의해 노출된 상기 제1 패턴 구조물의 돌출부의 둘레, 즉 상기 제1 패턴 구조물의 돌출부의 말단은 상기 제2 방향을 따라 예비 제3 포토레지스트 패턴(15)의 둘레와 제7 거리(D7)만큼 이격될 수 있다. 한편, 예비 제3 포토레지스트 패턴(15)에 의해 노출되지 않는 상기 제1 패턴 구조물의 둘레는 예비 제3 포토레지스트 패턴(15)의 둘레와 제4 거리(D4)만큼 이격될 수 있다. 이때, 예비 제3 포토레지스트 패턴(15)이 상기 제1 패턴 구조물을 커버하고 있으므로 제4 거리(D4)는 직접 측정할 수 없지만, 제4 거리(D4)와 일정한 대응 관계에 있는 제7 거리(D7)를 측정함으로써 제4 거리(D4)를 계산할 수 있다.
이에 따라, 예비 제3 포토레지스트 패턴(15)이 상기 제1 패턴 구조물들에 대해 원하는 간격으로 형성되었는지를 확인할 수 있으며, 만약 원하는 간격으로 형성되지 않은 경우에는, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 제1 패턴 구조물들에 원하는 간격으로 이격되는 제3 포토레지스트 패턴(215, 도 73 내지 도 76 참조)을 형성할 수 있다. 다만, 예비 제3 포토레지스트 패턴(15)이 상기 제1 패턴 구조물에 대해 원하는 간격으로 형성된 경우에는 상기 공정들은 수행할 필요가 없으며, 예비 제3 포토레지스트 패턴(15)을 사용하여 도 73 내지 도 76을 참조로 설명하는 식각 공정을 바로 수행할 수도 있다.
도 9 및 도 10을 참조로 설명한 바와 같이, 제7 거리(D7)와 제4 거리(D4)는 서로 반비례 관계에 있을 수 있다.
한편, 상면에서 보았을 때 제3 포토레지스트 패턴(215)이 커버하는 구역을 제3 구역으로 정의하기로 한다. 이때, 상기 제3 구역은 상기 제2 구역의 주변부 일부, 즉 돌출부 일부를 제외하고는 상기 제2 구역을 커버할 수 있으며, 상기 제2 구역보다 큰 면적을 가질 수 있다.
도 73 내지 도 76을 참조하면, 도 23 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제3 포토레지스트 패턴(215)을 식각 마스크로 사용하여 하부의 절연막들(110) 및 희생막들(120)을 식각하여 각각 제2 절연막 패턴(117) 및 제2 희생막 패턴(127)을 형성하되, 제3 포토레지스트 패턴(215)을 트리밍 공정을 통해 그 면적을 일정한 양만큼 점차 축소시키면서 상기 식각 공정을 복수 회 수행한다.
이에 따라, 순차적으로 적층된 제2 희생막 패턴(127) 및 제2 절연막 패턴(117)으로 각각 구성되는 복수의 층의 제2 패턴 구조물들이 형성될 수 있다. 이때, 상기 제2 패턴 구조물들은 상기 제1 지역에서는 제1 하부 계단 구조물(554)을 형성할 수 있고, 상기 제2 지역에서는 제2 하부 계단 구조물(564)을 형성할 수 있으며, 상기 제3 지역에서는 제3 하부 계단 구조물(574)을 형성할 수 있다.
도 77 내지 도 80을 참조하면, 도 27 내지 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 상기 제1 및 제2 패턴 구조물들 및 상기 참조 패턴을 커버하는 제1 층간 절연막을 기판(100) 상에 형성하고, 상기 제1 층간 절연막 상부를 평탄화하여 제1 층간 절연막 패턴(270)을 형성한다. 상기 평탄화 공정에 의해, 상기 제1 층간 절연막 상부와 함께 상기 참조 패턴의 상부 절연막 패턴(145) 및 연마 저지막 패턴(135)이 모두 제거될 수 있다.
이에 따라, 기판(100) 상에 상기 제1 및 제2 패턴 구조물들을 포함하는 제1 몰드 구조물이 형성될 수 있으며, 상기 제1 몰드 구조물의 측벽을 둘러싸는 제1 층간 절연막 패턴(270)이 형성될 수 있다. 이때, 상기 제1 몰드 구조물은 상기 제1 지역에서 순차적으로 적층된 제1 하부 및 상부 계단 구조물들(554, 552)을 포함하는 제1 계단 구조물(580)과, 상기 제2 지역에서 순차적으로 적층된 제2 하부 및 상부 계단 구조물들(564, 562)을 포함하는 제2 계단 구조물(590)과, 상기 제3 지역에서 제3 하부 및 상부 계단 구조물들(574, 572)을 포함하는 제3 계단 구조물(600)을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 계단 구조물(580)을 구성하는 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127) 부분은 측면에서 보았을 때, 상기 제3 방향을 따라 상층으로 갈수록 일정한 상기 제1 비율로 그 폭이 감소되는 계단 형상을 가질 수 있다. 이에 반해, 제2 계단 구조물(590)을 구성하는 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127) 부분은 측면에서 보았을 때, 상기 제3 방향을 따라 상층으로 갈수록 일정한 비율로 그 폭이 감소되지 않을 수도 있으며, 층에 따라 변동될 수 있는 제2 비율로 그 폭이 감소되는 계단 형상을 가질 수 있다. 또한, 제3 계단 구조물(600)을 구성하는 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127) 부분 역시 측면에서 보았을 때, 상기 제3 방향을 따라 상층으로 갈수록 층에 따라 변동될 수 있는 제3 비율로 그 폭이 감소되는 계단 형상을 가질 수 있다.
도 81 내지 도 84를 참조하면, 도 31 내지 도 42를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 기판(100)의 제1 영역(I) 상에 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(280)을 형성한다. 예시적인 실시예들에 따르면, 홀들(280)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.
이후, 각 홀들(280)을 부분적으로 채우는 반도체 패턴(290)을 형성하고, 각 홀들(280) 내 반도체 패턴(290) 상에 제1 블로킹막 패턴(300), 전하 저장막 패턴(310), 터널 절연막 패턴(320), 채널(330) 및 제1 충전막 패턴(340)을 순차적으로 형성한다. 이때, 제1 블로킹막 패턴(300), 전하 저장막 패턴(310) 및 터널 절연막 패턴(320)은 각각 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(330)은 컵 형상으로 형성될 수 있으며, 제1 충전막 패턴(340)은 필라(pillar) 형상으로 형성될 수 있다.
이후, 제1 충전막 패턴(340), 채널(330), 터널 절연막 패턴(320), 전하 저장막 패턴(310) 및 제1 블로킹막 패턴(300)으로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑막 패턴(350)을 형성한다. 한편, 각 홀들(280) 내부에 형성되는 상기 제1 구조물, 반도체 패턴(290) 및 캐핑막 패턴(350)은 제2 구조물을 정의할 수 있다.
이후, 제1 및 제2 절연막 패턴들(115, 117) 및 제1 및 제2 희생막 패턴들(125, 127)을 관통하는 제1 개구(360)를 형성하여 기판(100) 상면을 노출시킨 후, 제1 개구(360)에 의해 노출된 제1 및 제2 희생막 패턴들(125, 127)을 제거하여, 각 층의 제1 및 제2 절연막 패턴들(115, 117) 사이에 갭(370)을 형성하며, 갭(370)에 의해 제1 블로킹막 패턴(300)의 외측벽 일부 및 반도체 패턴(290)의 측벽 일부가 노출될 수 있다. 이때, 제1 영역(I)의 상기 제2 방향으로의 전후에 위치하는 제2 영역(II) 부분에 형성된 제1 및 제2 희생막 패턴들(125, 127) 부분은 제거되지 않고 잔류할 수 있으며, 이하에서는 이들을 각각 제1 및 제2 절연성 패드들(126, 128)로 부르기로 한다.
이후, 노출된 제1 블로킹막 패턴(300)의 외측벽, 노출된 반도체 패턴(290)의 측벽, 갭(370)의 내벽, 제1 및 제2 절연막 패턴들(115, 117)의 표면, 노출된 기판(100) 상면, 캐핑막 패턴(350)의 상면 및 제1 층간 절연막 패턴(270)의 상면에 제2 블로킹막을 형성하고, 갭(370)의 나머지 부분을 충분히 채우는 도전막을 상기 제2 블로킹막 상에 형성한 후, 상기 도전막을 부분적으로 제거하여, 갭(370) 내부에 도전체(390)를 형성할 수 있다.
예시적인 실시예들에 있어서, 도전체(390)는 기판(100) 제1 영역(I) 상에서 상기 제1 방향으로 연장될 수 있으며, 나아가 상기 제1 방향을 따라 제1 영역(I)에 인접하는 제2 영역(II)에까지 연장될 수 있다. 이하에서는, 기판(100)의 제1 영역(I) 상에 형성된 도전체(390) 부분은 게이트 전극이라 하고, 기판(100)의 제2 영역(II) 상에 형성된 도전체(390) 부분은 도전성 패드(395)로 정의하기로 한다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 기판(100) 상면으로부터 상기 제3 방향을 따라 순차적으로 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 한편, 상기 도전막을 부분적으로 제거할 때, 제1 및 제2 절연막 패턴들(115, 117)의 표면, 기판(100) 상면, 캐핑막 패턴(350) 상면 및 제1 층간 절연막 패턴(270) 상면의 상기 제2 블로킹막 부분이 함께 제거될 수 있으며, 이에 따라 도전체(390)의 측벽을 감싸는 제2 블로킹막 패턴(380)이 형성될 수 있다. 제1 및 제2 블로킹막 패턴들(300, 380)은 함께 블로킹막 패턴 구조물을 형성할 수 있다.
한편, 상기 도전막 및 상기 제2 블로킹막이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제1 방향으로 연장되는 제1 개구(360)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(400)을 형성할 수 있다. 이후, 제1 개구(360)를 채우는 제2 충전막 패턴(410)을 형성한다.
도 85 내지 도 87을 참조하면, 도 43 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 최상층 제1 절연막 패턴(115), 캐핑막 패턴(350), 제1 층간 절연막 패턴(270) 및 제2 충전막 패턴(410) 상에 제2 층간 절연막(420)을 형성하고, 캐핑막 패턴(350) 상면을 노출시키는 제2 개구(430) 및 각 층의 도전성 패드들(395)을 노출시키는 제3 개구(440) 형성한다. 이때, 제2 개구(430)는 기판(100)의 제1 영역(I) 상에서 제2 층간 절연막(420)을 관통할 수 있으며, 제3 개구(440)는 기판(100)의 제2 영역(II) 상에서 제2 층간 절연막(420), 제1 층간 절연막 패턴(270), 제1 및 제2 절연막 패턴들(115, 117) 및 제2 블로킹막 패턴(380)을 관통할 수 있다.
이후, 제2 개구(430)를 채우는 비트 라인 콘택(450)을 캐핑막 패턴(350) 상에 형성하고, 제3 개구(440)를 채우는 제1 콘택 플러그(460)를 도전성 패드들(395) 상에 형성한다.
이후, 비트 라인 콘택(450)에 전기적으로 연결되는 비트 라인(470) 및 제1 콘택 플러그(460)에 전기적으로 연결되는 제1 배선(480)을 형성하여 상기 수직형 불휘발성 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 상기 수직형 불휘발성 메모리 장치의 제조 방법에서, 상층으로 갈수록 폭이 일정하게 줄어드는 계단 형상의 몰드 구조물을 형성하기 위해서, 먼저 돌출부를 갖는 참조 패턴을 형성한 후, 절연막 및 희생막을 식각하는 데 식각 마스크로 사용되는 포토레지스트 패턴이 상기 참조 패턴의 돌출부를 노출시키면서 이보다 큰 면적을 갖도록 형성한다. 이에 따라, 상기 노출된 참조 패턴의 돌출부의 말단과 상기 포토레지스트 패턴의 둘레 사이의 거리를 측정함으로써, 상기 포토레지스트 패턴이 상기 참조 패턴에 비해 원하는 비율로 확장된 크기를 갖도록 형성되었는지를 확인할 수 있다.
한편, 도 53 내지 도 87에서는 상기 참조 패턴을 형성하기 위한 제1 포토레지스트 패턴 이외에, 상기 희생막 및 절연막을 패터닝하는 데 식각 마스크로서 예시적으로 제2 및 제3 포토레지스트 패턴들이 사용되었으나, 이들 포토레지스트 패턴의 개수는 이에 한정되지 않고 임의의 복수 개로 형성될 수 있다.
이때, 상대적으로 먼저 형성되는 상기 제2 포토레지스트 패턴은 상기 제1 참조 패턴과 유사하게 돌출부를 갖도록 형성될 수 있으며, 이에 따라 상기 제2 포토레지스트 패턴이 커버하는 제2 구역도 돌출부를 가질 수 있다. 이후, 상대적으로 나중에 형성되는 제3 포토레지스트 패턴은 상기 제2 구역의 돌출부를 제외하고는 상기 제2 구역을 커버하면서 이보다 큰 면적을 갖도록 형성될 수 있으며, 상기 노출되는 제2 구역의 돌출부의 말단과 상기 제3 포토레지스트 패턴의 둘레 사이의 거리를 측정함으로써, 상기 제3 포토레지스트 패턴이 적절한 크기로 형성되었는지 확인할 수 있다.
도 88 내지 도 91은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치를 제조하는 데 사용되는 제1 내지 제3 포토레지스트 패턴들을 각각 설명하기 위한 평면도들이다. 상기 제1 내지 제3 포토레지스트 패턴들은 도 53 내지 도 87을 참조로 설명한 수직형 불휘발성 메모리 장치의 제조 방법에서 사용한 제1 내지 제3 포토레지스트 패턴들(155, 165, 215)과 유사하게 상면에서 보았을 때 전체적으로 직사각 형상을 갖지만, 이들 중 일부에 형성되는 돌출부의 개수 또는 위치가 다른 차이점이 있다. 이에 따라 이하에서는, 상기 제1 내지 제3 포토레지스트 패턴들이 도 53 내지 도 87에 도시된 제1 내지 제3 포토레지스트 패턴들(155, 165, 215)에 대해 갖는 차이점에 대해서만 기술하기로 한다.
도 88을 참조하면, 제1 포토레지스트 패턴(155)은 상기 제1 방향으로 서로 마주 보며 상기 제2 방향으로 각각 연장되는 2개의 직선 둘레들로 구성되는 제1 쌍과, 상기 제2 방향으로 서로 마주 보며 상기 제1 방향으로 각각 연장되는 2개의 직선 둘레들로 구성되는 제2 쌍을 포함하되, 상기 제2 쌍의 직선 둘레들 중 어느 하나에만 상기 제2 방향으로 연장되며 그 말단이 제2 포토레지스트 패턴(165)에 의해 노출되는 제1 돌출부(502)를 갖는다. 또한, 제2 포토레지스트 패턴(165) 역시 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 직선 둘레들 중 어느 하나에만 상기 제2 방향으로 연장되며 그 말단이 제3 포토레지스트 패턴(215)에 의해 노출되는 제2 돌출부(512)를 갖는다. 한편, 제3 포토레지스트 패턴(215)은 상면에서 보았을 때 직사각 형상을 갖는다.
이와 같이, 제1 및 제2 돌출부들(502, 512)은 각 제1 및 제2 포토레지스트 패턴들(155, 165)의 제2 쌍의 직선 둘레들 중 하나에만 형성되지만, 제2 및 제3 포토레지스트 패턴(165, 215)에 의해 각각 노출되는 제1 및 제2 돌출부들(502, 512)을 관찰함으로써, 제2 및 제3 포토레지스트 패턴들(165, 215)이 각각 적절한 크기를 갖도록 형성되었는지 확인할 수 있다.
도 89를 참조하면, 제1 포토레지스트 패턴(155)은 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 각 직선 둘레들에는 제2 포토레지스트 패턴(165)에 의해서 노출될 뿐만 아니라 제3 포토레지스트 패턴(215)에 의해서도 부분적으로 노출될 수 있도록 큰 길이를 갖는 제1 돌출부(502)가 형성된다.
이와 같이 제1 돌출부(502)가 큰 길이로 형성됨에 따라, 제3 포토레지스트 패턴(215)에 의해 커버되지 않는 제2 포토레지스트 패턴(165)의 제2 돌출부(512)의 말단과 제3 포토레지스트 패턴(215) 사이의 제7 거리(D7)를 통해서 뿐만이 아니라, 제3 포토레지스트 패턴(215)에 의해 커버되지 않는 제1 포토레지스트 패턴(155)의 제1 돌출부(502)의 말단과 제3 포토레지스트 패턴(215) 사이의 제8 거리(D8)를 통해서도 제3 포토레지스트 패턴(215)이 적절한 크기를 갖도록 형성되었는지 확인할 수 있다.
도 90을 참조하면, 제1 포토레지스트 패턴(155)은 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 각 직선 둘레들에는 상기 제2 방향으로 연장되며 그 말단이 제2 포토레지스트 패턴(165)에 의해 커버되지 않는 제1 돌출부(502)와, 상기 제2 방향으로 연장되며 그 말단이 제2 및 제3 포토레지스트 패턴들(165, 215)에 의해 커버되지 않는 제4 돌출부(503)가 형성된다. 이때, 제2 및 제3 포토레지스트 패턴들(165, 215) 각각은 상면에서 보았을 때 직사각 형상을 갖는다.
이에 따라, 제2 포토레지스트 패턴(165)에 의해 커버되지 않는 제1 돌출부(502)의 말단과 제2 포토레지스트 패턴(165)의 둘레 사이의 제6 거리(D6) 혹은 제2 포토레지스트 패턴(165)에 의해 커버되지 않는 제4 돌출부(503)의 말단과 제2 포토레지스트 패턴(165)의 둘레 사이의 제9 거리(D9)를 통해서 제2 포토레지스트 패턴(165)이 적절한 크기를 갖도록 형성되었는지를 확인할 수 있으며, 제3 포토레지스트 패턴(215)에 의해 커버되지 않는 제4 돌출부(503)의 말단과 제3 포토레지스트 패턴(215)의 둘레 사이의 제10 거리(D10)를 통해서, 제3 포토레지스트 패턴(215)이 적절한 크기를 갖도록 형성되었는지를 확인할 수 있다.
도 91을 참조하면, 제1 포토레지스트 패턴(155)은 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 각 직선 둘레들에는 상기 제2 방향으로 연장되며 그 말단이 제2 및 제3 포토레지스트 패턴들(165, 215)에 의해 커버되지 않는 제4 돌출부(503)가 형성된다. 제2 포토레지스트 패턴(165)은 제1 및 제2 쌍들의 직선 둘레들을 포함하되, 상기 제2 쌍의 각 직선 둘레들에는 상기 제2 방향으로 연장되어 제1 포토레지스트 패턴(155)의 주변부 일부를 노출시키는 제1 리세스(171)가 형성된다. 한편, 제3 포토레지스트 패턴(215)은 상면에서 보았을 때 직사각 형상을 갖는다.
이에 따라, 제1 리세스(171)에 의해 노출되는 제1 포토레지스트 패턴(155)의 주변부의 둘레와 제2 포토레지스트 패턴(165)의 둘레 사이의 제1 거리(D1) 혹은 제1 포토레지스트 패턴(155)의 제4 돌출부(503)의 말단과 제2 포토레지스트 패턴(165)의 둘레 사이의 제9 거리(D9)를 통해 제2 포토레지스트 패턴(165)이 적절한 크기를 갖도록 형성되었는지를 확인할 수 있으며, 제1 포토레지스트 패턴(155)의 제4 돌출부(503)의 말단과 제3 포토레지스트 패턴(215)의 둘레 사이의 제10 거리(D10)를 통해 제3 포토레지스트 패턴(215)이 적절한 크기를 갖도록 형성되었는지를 확인할 수 있다.
도 92 내지 도 106은 예시적인 실시예들에 따른 수직형 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 92, 97, 99, 101 및 103은 평면도들이고, 도 93-96, 98, 100, 102 및 104-106은 단면도들이다. 이때, 도 93-96, 98, 100 및 102는 상기 제1 방향으로 연장되는 A-A'선을 따라 절단한 단면도들이고, 도 105는 상기 제2 방향으로 연장되는 B-B'선을 따라 절단한 단면도들이며, 도 106은 상기 제2 방향으로 연장되는 C-C'선을 따라 절단한 단면도들이고, 도 104는 상기 제1 방향으로 연장되는 D-D'선을 따라 절단한 단면도들이다. 상기 수직형 불휘발성 메모리 장치의 제조 방법은 도 1 내지 도 47을 참조로 설명한 수직형 불휘발성 메모리 장치 제조 방법에 사용되는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 92를 참조하면, 제1 내지 제3 영역들(I, II, III)을 포함하는 기판(500)의 제3 영역(III) 상에 회로 소자들이 형성된다.
예시적인 실시예들에 있어서, 제1 영역(I)은 채널 및 게이트 전극을 포함하는 메모리 셀들이 형성되는 셀 어레이 영역이고, 제2 영역(II)은 상기 게이트 전극들로부터 각각 연장된 패드들이 형성되는 패드 영역이이며, 제3 영역(III)은 상기 메모리 셀들을 구동하는 회로 소자들이 형성되는 주변 회로 영역이다. 이때, 제1 및 제2 영역들(I, II)은 함께 셀 영역을 정의할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 상면에서 보았을 때 직사각 형상을 가질 수 있다. 이때, 상기 직사각 형상이 갖는 두 쌍의 네 변들 중에서, 제1 쌍의 서로 마주 보는 두 변들은 각각 상기 제2 방향을 따라 연장될 수 있고, 제2 쌍의 서로 마주 보는 두 변들은 각각 상기 제1 방향을 따라 연장될 수 있다. 한편, 제2 영역(II)은 제1 영역(I)을 둘러싸는 직사각 고리 형상을 가질 수 있으며, 제3 영역(III)은 제2 영역(II)을 둘러싸는 직사각 고리 형상을 가질 수 있다. 다만, 제3 영역(III)은 제2 영역(II)의 서로 인접하는 두 변만을 감싸는 형상을 가질 수도 있다.
상기 회로 소자로서 예를 들어, 게이트 구조물(540)이 제3 영역(III) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트 구조물(540)은 기판(500) 상에 순차적으로 적층된 게이트 절연막(510), 제2 게이트 전극(520) 및 게이트 마스크(530)를 포함할 수 있으며, 게이트 구조물(540)의 측벽 상에는 게이트 스페이서(550)가 더 형성될 수 있다. 또한, 게이트 구조물(540)에 인접한 기판(500) 상부에는 불순물 영역들(도시되지 않음)이 더 형성될 수 있다. 이때, 게이트 구조물(540)은 하나 혹은 복수 개로 형성될 수 있다.
이후, 게이트 구조물(540) 및 게이트 스페이서(550)를 덮는 제1 하부 층간 절연막(560)을 기판(500)의 제1 내지 제3 영역들(I, II, III) 상에 형성하고, 제1 하부 층간 절연막(560) 상에 제1 연마 저지막(570) 및 제2 하부 층간 절연막(580)을 순차적으로 형성한다.
기판(500)의 제3 영역(III) 상에는 게이트 구조물(540)이 형성되어 있으므로, 제1 하부 층간 절연막(560)은 제1 및 제2 영역들(I, II)에 비해 제3 영역(III)에서 부분적으로 높은 높이를 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 하부 층간 절연막들(560, 580)은 실리콘 산화물을 사용하여 형성될 수 있으며, 제1 연마 저지막(570)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 94를 참조하면, 제1 연마 저지막(570) 상면이 노출될 때까지 제2 하부 층간 절연막(580) 상부를 평탄화한 후, 기판(500)의 제3 영역(III)을 커버하는 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 제2 하부 층간 절연막(580), 제1 연마 저지막(570) 및 제1 하부 층간 절연막(560)을 순차적으로 식각한다.
이에 따라, 제3 영역(III)에서는 게이트 구조물(540) 및 게이트 스페이서(550)를 커버하는 제1 하부 층간 절연막 패턴(565), 제1 연마 저지막 패턴(575) 및 제2 하부 층간 절연막 패턴(585)이 잔류할 수 있으며, 제1 및 제2 영역들(I, II)에서는 기판(500) 상면이 노출될 수 있다.
도 95를 참조하면, 기판(500), 제1 하부 층간 절연막 패턴(565), 제1 연마 저지막 패턴(575) 및 제2 하부 층간 절연막 패턴(585) 상에 하부 절연막(590) 및 하부 희생막(600)을 교대로 반복적으로 적층하고, 최상층의 하부 절연막(590) 상에 제2 연마 저지막(610)을 형성한다.
예시적인 실시예들에 있어서, 기판(500)의 제1 영역(I) 상에 형성된 제2 연막 저지막(610) 부분의 상면이 기판(500)의 제3 영역(III) 상에 형성된 제1 연마 저지막 패턴(575)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 한편, 도면 상에서는 예시적으로 6층의 하부 절연막(590) 및 5층의 하부 희생막(600)이 형성된 것이 도시되어 있으나, 이들의 개수는 반드시 이에 한정되지는 않는다.
이후, 제1 영역(I) 및 제2 영역(II) 일부를 커버하는 하부 포토레지스트 패턴(620)을 제2 연마 저지막(610) 상에 형성한다. 예시적인 실시예들에 있어서, 하부 포토레지스트 패턴(620)은 제2 연마 저지막(610)이 굴곡되는 지점을 기준점(reference point)(R)으로 하여, 그 둘레가 이에 일치하도록 형성될 수 있다.
도 96을 참조하면, 트리밍 공정을 통해 하부 포토레지스트 패턴(620)의 면적을 일정한 양만큼 점차 축소시키면서 이를 식각 마스크로 사용하여, 제2 연마 저지막(610), 하부 절연막들(590) 및 하부 희생막들(600)을 패터닝함으로써, 각각 제2 연마 저지막 패턴(615), 하부 절연막 패턴들(595) 및 하부 희생막 패턴들(605)을 형성한다. 이에 따라, 기판(500)의 제1 및 제2 영역들(I, II) 상에 하부 절연막 패턴들(595), 하부 희생막 패턴들(605) 및 제2 연마 저지막 패턴(615)을 포함하는 제2 몰드 구조물(630)이 형성된다. 이때, 제2 몰드 구조물(630)은 상기 제3 방향을 따라 상층으로 갈수록 일정한 제1 비율로 폭이 점차 줄어드는 계단 형상을 가질 수 있다.
도 97 및 도 98을 참조하면, 제2 몰드 구조물(630)이 형성된 기판(500) 상에 제3 하부 층간 절연막을 형성하고, 제1 및 제2 연마 저지막 패턴들(575, 615)이 노출될 때까지 상기 제3 하부 층간 절연막을 평탄화함으로써, 기판(500) 상에 제3 하부 층간 절연막 패턴(640)을 형성한다. 이때, 상기 제3 하부 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
이후, 제1 및 제2 연마 저지막 패턴들(575, 615)을 제거한다. 이에 따라, 기판(500)의 제1 및 제2 영역들(I, II) 상에 형성된 제2 몰드 구조물(630)은 교대로 증착된 하부 절연막 패턴들(595) 및 하부 희생막 패턴들(605)을 포함하게 되고, 기판(500)의 제3 영역(III) 상에는 제1 하부 층간 절연막 패턴(565) 상면이 노출될 수 있다.
도 99 및 도 100을 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 몰드 구조물(630), 제3 하부 층간 절연막 패턴(640) 및 노출된 제1 하부 층간 절연막 패턴(565) 상에 희생막(120) 및 절연막(110)을 교대로 반복적으로 적층하고, 최상층의 절연막(110) 상에 연마 저지막(130) 및 상부 절연막(140)을 포함하는 참조막을 형성한다.
이후, 상기 참조막 상에 제1 포토레지스트 패턴(150)을 형성한다. 이때, 제1 포토레지스트 패턴(150)은 기판(500)의 제2 및 제3 영역들(II, III)은 커버하지 않으며, 제1 영역(I)을 부분적으로 커버하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(150)은 상면에서 보았을 때, 직사각 형상의 제1 영역(I)을 일정한 비율로 축소한 직사각 형상을 가질 수 있다.
도 101 및 도 102를 참조하면, 도 5 내지 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 몰드 구조물(630) 상에 제1 및 제2 패턴 구조물들을 포함하는 제1 몰드 구조물이 형성될 수 있으며, 상기 제1 몰드 구조물의 측벽을 감싸는 제1 층간 절연막 패턴(270)이 형성될 수 있다. 이때, 상기 제1 몰드 구조물은 제1 지역에서는 상기 제3 방향을 따라 상층으로 갈수록 일정한 상기 제1 비율로 폭이 점차 줄어드는 계단 형상을 가질 수 있고, 제2 지역에서는 상기 제3 방향을 따라 상층으로 갈수록 변동하는 제1 비율로 폭이 점차 줄어드는 계단 형상을 가질 수 있으며, 제3 지역에서는 상기 제3 방향을 따라 상층으로 갈수록 변동하는 제3 비율로 폭이 점차 줄어드는 계단 형상을 가질 수 있다. 이에 따라, 제2 몰드 구조물(630) 및 상기 제1 몰드 구조물은 전체적으로 상기 제1 지역에서 상기 제3 방향을 따라 상층으로 갈수록 일정한 상기 제1 비율로 폭이 점차 줄어드는 계단 형상을 가질 수 있다.
한편, 상기 제1 패턴 구조물은 교대로 적층된 복수 개의 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)을 포함할 수 있으며, 상기 제2 패턴 구조물은 교대로 적층된 복수 개의 제2 절연막 패턴들(117) 및 제2 희생막 패턴들(127)을 포함할 수 있다.
도 103 내지 도 106을 참조하면, 도 31 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 기판(500)의 제1 영역(I)에서, 상기 제1 몰드 구조물 및 제2 몰드 구조물(630)을 관통하는 채널(330)이 형성될 수 있으며, 제1 및 제2 희생막 패턴들(125, 127) 및 하부 희생막 패턴들(605)이 게이트 전극들(390) 및 이를 감싸는 제2 블로킹막 패턴들(380)로 대체될 수 있다. 한편, 기판(500)의 제2 영역(II)에서는 각 게이트 전극들(390)로부터 상기 제1 방향으로 연장되는 도전성 패드(395) 및 상기 제2 방향으로 연장되는 절연성 패드(126, 128)가 형성될 수 있다. 한편, 채널(330)과 각 게이트 전극들(390) 사이에는 터널 절연막 패턴(320), 전하 저장막 패턴(310) 및 제1 블로킹막 패턴(300)이 형성될 수 있다.
이후, 도 43 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 비트 라인 콘택(450), 제1 콘택 플러그(460), 비트 라인(470) 및 제1 배선(480) 등을 형성함으로써, 상기 수직형 불휘발성 메모리 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 15: 예비 제3 포토레지스트 패턴 60, 65: 예비 제2 포토레지스트 패턴
100, 500: 기판 110: 절연막
115, 117; 제1, 제2 절연막 패턴 120: 희생막
125, 127: 제1, 제2 희생막 패턴 126, 128: 제1, 제2 절연성 패드
130: 연마 저지막 135: 연마 저지막 패턴
140: 상부 절연막 145: 상부 절연막 패턴
150, 155: 제1 포토레지스트 패턴 160, 165; 제2 포토레지스트 패턴
177, 227: 제4, 제5 개구 192, 552: 제1 상부 계단 구조물
194, 554: 제1 하부 계단 구조물 202, 562: 제2 상부 계단 구조물
204, 564: 제2 하부 계단 구조물 210, 215: 제3 포토레지스트 패턴
240, 580: 제1 계단 구조물 250, 590: 제2 계단 구조물
260, 600: 제3 계단 구조물 270: 제1 층간 절연막 패턴
280: 홀 290: 반도체 패턴
300, 380: 제1, 제2 블로킹막 패턴 310: 전하 저장막 패턴
320: 터널 절연막 패턴 330: 채널
340, 410: 제1, 제2 충전막 패턴 350: 캐핑막 패턴
360, 430, 440: 제1, 제2, 제3 개구 370: 갭
390: 도전체, 게이트 전극 395: 도전성 패드
400: 불순물 영역 420: 제2 층간 절연막
450: 비트 라인 콘택 460: 제1 콘택 플러그
470: 비트 라인 480: 제1 배선
510: 게이트 절연막 520: 제2 게이트 전극
530: 게이트 마스크 540: 게이트 구조물
550: 게이트 스페이서
560, 580: 제1, 제2 하부 층간 절연막
565, 585, 640: 제1, 제2, 제3 하부 층간 절연막 패턴
570, 610: 제1, 제2 연마 저지막 572: 제3 상부 계단 구조물
574: 제3 하부 계단 구조물
575, 615; 제1, 제2 연마 저지막 패턴
590: 하부 절연막 595: 하부 절연막 패턴
600: 하부 희생막 605: 하부 희생막 패턴
620: 하부 포토레지스트 패턴

Claims (40)

  1. 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층하고;
    상기 적층된 절연막들 및 희생막들 중 최상층 막 상에 참조 패턴(reference pattern)을 형성하고;
    상기 참조 패턴을 커버하되 상기 참조 패턴의 주변부를 부분적으로 노출시키는 제1 포토레지스트 패턴을 형성하고;
    상기 제1 포토레지스트 패턴의 면적을 단계적으로 축소시키면서 이를 식각 마스크로 사용하여 상기 절연막들 및 희생막들 중 적어도 일부를 순차적으로 식각함으로써, 각각 제1 절연막 패턴 및 제1 희생막 패턴을 형성하고;
    상기 제1 절연막 패턴 및 제1 희생막 패턴을 관통하는 채널을 상기 기판 상에 형성하고; 그리고
    상기 제1 희생막 패턴을 게이트 전극으로 치환하는 것을 포함하며,
    상기 제1 포토레지스트 패턴을 형성하는 것은,
    상기 노출된 참조 패턴 주변부의 둘레와 이에 수직한 방향을 따라 상기 제1 포토레지스트 패턴의 둘레 사이의 제1 거리가 제1 기준치가 되도록 상기 제1 포토레지스트 패턴을 형성하는 것을 포함하는 수직형 불휘발성 메모리 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 거리는 노출되지 않은 상기 참조 패턴 부분의 둘레와 이에 수직한 방향을 따라 상기 제1 포토레지스트 패턴의 둘레 사이의 제2 거리에 반비례하는 수직형 불휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 포토레지스트 패턴을 형성하는 것은,
    상기 참조 패턴을 커버하는 예비 제1 포토레지스트 막을 형성하고;
    상기 예비 제1 포토레지스트 막을 식각하여, 상기 참조 패턴을 커버하되 상기 참조 패턴의 주변부를 부분적으로 노출시키는 예비 제1 포토레지스트 패턴을 형성하고; 그리고
    상기 예비 제1 포토레지스트 패턴에 의해 노출된 상기 참조 패턴의 주변부의 둘레와 이에 수직한 방향을 따라 상기 예비 제1 포토레지스트 패턴의 둘레 사이의 제3 거리를 측정하여 상기 제1 기준치와 비교하는 것을 포함하는 수직형 불휘발성 메모리 장치의 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 절연막 패턴 및 제1 희생막 패턴을 형성하는 것은,
    순차적으로 적층되어 실질적으로 서로 동일한 폭을 갖는 하나의 제1 희생막 패턴 및 하나의 제1 절연막 패턴으로 각각 구성되며 복수 개의 층에 적층되는 복수 개의 제1 패턴 구조물들을 형성하는 것을 포함하며,
    상기 적층된 제1 패턴 구조물들은 측면에서 보았을 때 전체적으로 계단 형상을 갖는 수직형 불휘발성 메모리 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제1항에 있어서, 상기 참조 패턴을 형성하는 것은,
    상기 적층된 절연막들 및 희생막들 중 최상층 막 상에 참조막(reference layer)을 형성하고;
    상기 참조막 상에 제3 포토레지스트 패턴을 형성하고; 그리고
    상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 참조막을 식각하는 것을 포함하는 수직형 불휘발성 메모리 장치의 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제1항에 있어서, 상기 참조 패턴은 순차적으로 적층된 연마 저지막 패턴 및 상부 절연막 패턴을 포함하며,
    상기 채널을 형성하기 이전에,
    상기 기판 상에 상기 제1 절연막 패턴, 제1 희생막 패턴 및 참조 패턴을 커버하는 층간 절연막을 형성하고;
    상기 연마 저지막 패턴이 노출될 때까지 상기 층간 절연막 상부 및 상기 상부 절연막 패턴을 평탄화하고; 그리고
    상기 연마 저지막 패턴을 제거하는 것을 더 포함하는 수직형 불휘발성 메모리 장치의 제조 방법.
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  29. 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들;
    상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층되며, 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 제1 비율로 점차 짧아지는 도전성 패드들;
    상기 게이트 전극들 중 적어도 일부로부터 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 각각 연장되어 적층되며, 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제2 비율로 점차 짧아지는 제2 지역(2nd area)을 포함하는 절연성 패드들; 및
    상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함하는 수직형 불휘발성 메모리 장치.
  30. 제29항에 있어서, 상기 절연성 패드들은 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제3 비율로 점차 짧아지며 상기 제2 지역으로부터 상기 제1 방향으로 이격된 제3 지역(3rd area)을 더 포함하는 수직형 불휘발성 메모리 장치.
  31. 제30항에 있어서, 상기 절연성 패드들은 상기 제2 및 제3 지역들을 제외한 나머지 제1 지역(1st area)에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 상기 제1 비율로 점차 짧아지는 수직형 불휘발성 메모리 장치.
  32. 제29항에 있어서, 상기 도전성 패드들에 각각 전기적으로 연결된 콘택 플러그들을 더 포함하는 수직형 불휘발성 메모리 장치.
  33. 제29항에 있어서, 상기 도전성 패드들은 상기 게이트 전극들과 동일한 물질을 포함하는 수직형 불휘발성 메모리 장치.
  34. 제29항에 있어서, 상기 채널과 상기 각 게이트 전극들 사이에 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴을 더 포함하는 수직형 불휘발성 메모리 장치.
  35. 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들;
    상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층된 도전성 패드들; 및
    상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함하며,
    상기 게이트 전극들 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 둘레들 및 상기 기판 상면에 평행하며 상기 제1 방향에 수직한 제2 방향으로 서로 마주 보는 제2 쌍의 둘레들을 가지되, 상기 제2 쌍의 둘레들 중 적어도 하나에는 상기 제2 방향으로의 리세스 혹은 돌출부가 형성된 수직형 불휘발성 메모리 장치.
  36. 제35항에 있어서, 상기 제1 및 제2 쌍의 둘레들은 모두 직선인 수직형 불휘발성 메모리 장치.
  37. 제35항에 있어서, 상기 게이트 전극들 중 적어도 하나로부터 상기 제2 방향으로 각각 연장되어 적층된 절연성 패드들을 더 포함하는 수직형 불휘발성 메모리 장치.
  38. 제37항에 있어서, 상기 도전성 패드들은 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 제1 비율로 점차 짧아지며,
    상기 절연성 패드들은 제1 지역(1st area)에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 상기 제1 비율로 점차 짧아지되, 제2 지역(2nd area)에서는 상기 제3 방향을 따라 상층으로 갈수록 상기 제2 방향으로 연장되는 길이가 층에 따라 변동하는 제2 비율로 점차 짧아지는 수직형 불휘발성 메모리 장치.
  39. 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들;
    상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층되며, 상기 제3 방향을 따라 상층으로 갈수록 상기 제1 방향으로 연장되는 길이가 일정한 비율로 점차 짧아지는 도전성 패드들; 및
    상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함하며,
    상기 게이트 전극들 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 직선 둘레들 및 상기 기판 상면에 평행하며 상기 제1 방향에 수직한 제2 방향으로 서로 마주 보는 제2 쌍의 직선 둘레들을 가지되,
    상기 제2 쌍의 직선 둘레들 중 적어도 하나에는 상기 제2 방향으로의 리세스가 형성되며, 상기 리세스의 깊이는 서로 인접하는 상하층에 배치된 상기 도전성 패드들의 상기 제1 방향으로의 길이 차이보다 큰 수직형 불휘발성 메모리 장치.
  40. 기판 상면에 수직한 제3 방향을 따라 상기 기판 상에 적층된 복수 개의 게이트 전극들;
    상기 게이트 전극들로부터 상기 기판 상면에 평행한 제1 방향으로 각각 연장되어 적층된 도전성 패드들; 및
    상기 게이트 전극들을 관통하면서 상기 제3 방향으로 연장된 채널을 포함하며,
    상기 게이트 전극들 중 적어도 하나 이상은 상면에서 보았을 때 상기 제1 방향으로 서로 마주 보는 제1 쌍의 직선 둘레들 및 상기 기판 상면에 평행하며 상기 제1 방향에 수직한 제2 방향으로 서로 마주 보는 제2 쌍의 직선 둘레들을 가지되, 상기 제2 쌍의 직선 둘레들 중 적어도 하나에는 상기 게이트 전극에 대응하는 도전성 패드의 크기를 모니터링하는 모니터링 부를 포함하는 수직형 불휘발성 메모리 장치.
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