JP2021150602A - メモリデバイス及びメモリデバイスの製造方法 - Google Patents

メモリデバイス及びメモリデバイスの製造方法 Download PDF

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Abstract

【課題】デバイスの不良を抑制する。【解決手段】実施形態のメモリデバイスは、基板９の第１のエリアＡ１内に設けられた第１の積層体３００と、基板９の第２のエリアＡ２内に設けられた第２及び第３の積層体２００と、第１の積層体３００内に設けられたメモリセルＭＣと、第２の積層体２００内に設けられた第１のマーク部５と、第３の積層体２００内に設けられた第２のマーク部５と、２つの積層体２００間に設けられた第１の部分３と、を含む。【選択図】図３

Description

実施形態は、メモリデバイス及びメモリデバイスの製造方法に関する。
３次元構造のＮＡＮＤ型フラッシュメモリが、知られている。
米国特許第１００２６６９８号明細書
デバイスの不良を抑制する。
実施形態のメモリデバイスは、基板の第１のエリア内に設けられた第１の積層体と、前記基板の第２のエリア内に設けられた第２及び第３の積層体と、前記第１の積層体内に設けられたメモリセルと、前記第２の積層体内に設けられた第１のマーク部と、前記第３の積層体内に設けられた第２のマーク部と、前記第２の積層体と前記第３の積層体との間に設けられた第１の部分と、を含む。
実施形態のメモリデバイスのブロック図。 実施形態のメモリデバイスのメモリセルアレイの等価回路図。 実施形態のメモリデバイスのチップの構造を示す上面図。 実施形態のメモリデバイスの構造例を示す上面図。 実施形態のメモリデバイスの構造例を示す断面図。 実施形態のメモリデバイスの構造例を示す断面図。 実施形態のメモリデバイスのメモリセルの構造の一例を示す図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す上面図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す平面図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す上面図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも実際のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
［１］実施形態
以下に、図１乃至図２１を参照して、実施形態のメモリデバイス及びその製造方法について説明する。
（ａ）構成例
図１乃至図７を参照して、本実施形態のメモリデバイスの構成例について、説明する。
図１は、本実施形態のメモリデバイスの構成例を示すブロック図である。
図１に示されるように、本実施形態のメモリデバイス１は、メモリコントローラ２に電気的に結合される。
メモリコントローラ２は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを本実施形態のメモリデバイス１に送る。
メモリデバイス１は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを受ける。データＤＡＴは、メモリデバイス１とメモリコントローラ２との間で、転送される。以下において、書き込み動作時に、メモリコントローラ２からメモリデバイス１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、メモリデバイス１内に書き込まれる。読み出し動作時に、メモリデバイス１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴはメモリデバイス１から読み出される。
本実施形態のメモリデバイス１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ回路１４、ロウ制御回路１５、並びに、センスアンプ回路１６を含む。
メモリセルアレイ１０は、データを記憶する。メモリセルアレイ１０内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、複数のメモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１０の構成は後述される。
コマンドレジスタ１１は、メモリコントローラ２からのコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させるための信号セットである。
アドレスレジスタ１２は、メモリコントローラ２からのアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。例えば、ブロックアドレス、ページアドレス、及びカラムアドレスは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。
シーケンサ１３は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１内のコマンドＣＭＤに基づいてドライバ回路１４を制御する。
ドライバ回路１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を、メモリセルアレイ１０に出力する。ドライバ回路１４は、アドレスレジスタ１２内のページアドレスに基づいて、例えば選択ワード線に対応する配線に所定の電圧を、印加する。
ロウ制御回路１５は、メモリセルアレイ１０のロウに関する動作を制御する。ロウ制御回路１５は、アドレスレジスタ１２内のブロックアドレスに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する。ロウ制御回路１５は、例えば選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。
センスアンプ回路１６は、メモリセルアレイ１０のカラムに関する動作を制御する。センスアンプ回路１６は、書き込み動作において、メモリコントローラ２からの書き込みデータＤＡＴに応じて、メモリセルアレイ１０内に設けられたビット線のそれぞれに電圧を印加する。センスアンプ回路１６は、読み出し動作において、ビット線の電位（又は、電流の発生の有無）に基づいてメモリセルに記憶されたデータを判定する。センスアンプ回路１６は、この判定結果に基づいたデータを、読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
例えば、メモリデバイス１は、ＮＡＮＤ型フラッシュメモリ（以下では、単に、フラッシュメモリともよばれる）である。
この場合において、メモリデバイス１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格によってサポートされている。例えば、メモリデバイス１とメモリコントローラ２との間の通信において、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＩＯが使用される。
コマンドラッチイネーブル信号ＣＬＥは、メモリデバイス１が受けた入出力信号ＩＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、メモリデバイス１が受けた信号ＩＯがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号ＩＯの入力をメモリデバイス１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリデバイス１に命令する信号である。
レディビジー信号ＲＢｎは、メモリデバイス１がメモリコントローラ２からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号ＩＯは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
メモリデバイス１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体デバイス（メモリシステム又はストレージデバイス）を構成してもよい。このような半導体デバイスは、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
尚、実施形態のＮＡＮＤ型フラッシュメモリ１において、メモリセルアレイ１０、ロウ制御回路１５及びセンスアンプ回路１６を含む構成（制御単位）によって、プレーンとよばれる制御単位が、形成される場合がある。図１において、ＮＡＮＤ型フラッシュメモリ１が、１つのプレーンを有する例が示されている。しかし、ＮＡＮＤ型フラッシュメモリ１は、２つ以上のプレーンを含んでいても良い。プレーンの構成は上記構成に限定されず、プレーンは少なくともメモリセルアレイ１０を含んでいれば良い。
＜回路構成＞
図２は、実施形態のメモリデバイス（ＮＡＮＤ型フラッシュメモリ）１のメモリセルアレイ１０の回路構成の一例を示す等価回路図である。図２において、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出して示されている。
図２に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。各ストリングユニットＳＵは、複数のメモリセルストリング（以下では、ＮＡＮＤストリングとよばれる）ＮＳを含む。複数のＮＡＮＤストリングＮＳのそれぞれは、複数のビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち対応する１つに関連付けられている。
ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ０〜ＭＣ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。
例えば、８つのメモリセルＭＣが、各ＮＡＮＤストリングＮＳ内に設けられている。ＮＡＮＤストリングＮＳ内のメモリセルＭＣの数は、８つに限定されない。
例えば、各セレクトトランジスタＳＴ１，ＳＴ２は、１つ以上のトランジスタを含んでもよい。
メモリセル（以下では、メモリセルトランジスタともよばれる）ＭＣは、電荷蓄積層を含む電界効果トランジスタである。メモリセルＭＣは、１ビット以上のデータを実質的に不揮発に記憶できる。
セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルＭＣ０〜ＭＣ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルＭＣ０〜ＭＣ７の制御ゲートは、複数のワード線ＷＬ０〜ＷＬ７のうち対応する１つに共通接続される。
各ＮＡＮＤストリングＮＳにおいて、セレクトトランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。
セレクトトランジスタＳＴ１の一端が、直列接続されたメモリセルＭＣ０〜ＭＣ７の一端に接続され、セレクトトランジスタＳＴ１の他端が、対応するビット線ＢＬに接続される。
セレクトトランジスタＳＴ１のゲートは、対応するセレクトゲート線ＳＧＤに接続される。
ストリングユニットＳＵ０内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ３にそれぞれ接続される。
同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続される。
上述のメモリセルアレイ１０の回路構成において、複数のブロックＢＬＫ間で同一カラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共通に接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣは、例えばセルユニットＣＵとよばれる。
例えば、１つのセルユニットＣＵは、メモリセルＭＣの各々が１ビットのデータを記憶する場合に、１ページデータを記憶することが可能であり、メモリセルＭＣの各々が２ビットのデータを記憶する場合に２ページデータを記憶することが可能である。「１ページデータ」は、例えば１ビットのデータを記憶するメモリセルＭＣで構成されたセルユニットＣＵが記憶するデータの総量で定義される。
尚、実施形態のメモリデバイス１のメモリセルアレイ１０の回路構成は、上述の構成に限定されない。例えば、各ＮＡＮＤストリングＮＳ内のメモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫ内のストリングユニットＳＵの個数は、任意の個数に設計され得る。
＜構造例＞
図３乃至図５を用いて、実施形態のメモリデバイス（ＮＡＮＤ型フラッシュメモリ）の構造の一例について説明する。
実施形態のＮＡＮＤ型フラッシュメモリ１において、メモリセルアレイ１０は、半導体基板の表面（Ｘ−Ｙ平面、上面）に対して垂直方向（Ｚ方向）において、半導体基板の表面９の上方に設けられている。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はフラッシュメモリ１が形成される半導体基板９の上面に対して垂直な方向に対応している。
以下で参照される断面図について、図の視認性及び簡略化のために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
以下において、構成要素の寸法及び構成要素間の寸法比は、図示される寸法及び寸法比に限定されない。構成要素の寸法及び構成要素間の寸法比は、図の視認性及び簡略化のために、拡大及び縮小して、示されている。
（チップの構造）
図３は、実施形態のＮＡＮＤ型フラッシュメモリのチップの平面レイアウトを示す上面図である。
図３に示されるように、ＮＡＮＤ型フラッシュメモリのチップ（基板）９は、フラッシュメモリを構成する回路が設けられた領域（以下では、チップエリア又は回路エリアとよばれる）Ａ１と、各種のマークが設けられた領域（以下では、マークエリアとよばれる）Ａ２と、を含む。
チップエリアＡ１は、チップ（半導体基板、半導体領域）９の中央に設けられている。チップエリアＡ１内に、フラッシュメモリの回路を構成する複数の素子が、設けられている。例えば、複数の層を含む積層体３００が、チップエリアＡ１内に設けられている。
積層体３００は、メモリセルアレイ１０を含む。複数のメモリセルＭＣが、積層体３００のメモリセルアレイ１０内に設けられている。
基板９の表面に対して平行方向における積層体３００の端部に、階段状の構造（以下では、階段構造とよばれる）が設けられている。
複数のマークエリアＡ２は、チップエリアＡ１の周囲に設けられている。マークエリアＡ２は、チップエリアＡ１とチップ９の端部との間に設けられている。マークエリアＡ２は、チップ９がウェハから切り出される際のダイシングエリア（ダイシングライン）９９９内に設けられている。
各マークエリアＡ２は、１つ以上の積層体２００を含む。積層体２００は、材料の異なる複数の層を含む。例えば、積層体２００の端部に、階段構造が設けられている。
マーク部５が、積層体２００内に設けられている。マーク部５は、ＮＡＮＤ型フラッシメモリの製造工程中に用いられる各種の計測用のマークである。
各マークエリアＡ２内において、分離体（以下では、埋め込み部ともよばれる）３が、マーク部５が設けられた領域（以下では、マーク配置領域とよばれる）間に、設けられている。
これによって、複数の積層体２００が、マーク部５が設けられた領域ごとに互いに分離されている。
尚、チップ９の四隅の領域ＡＸ内において、マーク部５及び積層体２００が、設けられてもよい。
図４乃至図６を用いて、本実施形態のＮＡＮＤ型フラッシュメモリの構造例について、説明する。
図４は、本実施形態のフラッシュメモリのチップエリア及びマークエリアの平面構造を説明するための模式的な上面図である。図５は、本実施形態のフラッシュメモリのチップエリア及びマークエリアの断面構造を説明するための模式的な断面図である。図６は、本実施形態のフラッシュメモリのマークエリアの断面構造を説明するための模式的な断面図である。図５は、図４の線Ｑａ−Ｑａに沿う断面に対応する。図６は、図４の線Ｑｂ−Ｑｂに沿う断面に対応する。
図４乃至図６において、本実施形態のフラッシュメモリのチップエリア及びマークエリアの一部が、抽出して示されている。図４乃至図６において、各構成要素の明確化のために、構成要素の寸法及び構成要素間の寸法比が、適宜変更されている。
複数のメモリピラーＭＰが、メモリセルアレイ１０内に設けられている。例えば、複数のメモリピラーＭＰは、千鳥配列のレイアウトでメモリセルアレイ１０内に配列されている。メモリピラーＭＰは、円柱状（又は楕円柱状）の構造を有する。例えば、１つのメモリピラーＭＰは、１つのＮＡＮＤストリングＮＳに用いられる。
或る領域内の複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに相当する。
ストリングユニットＳＵは、Ｘ方向に沿って延在している。ストリングユニットＳＵは、Ｙ方向に配列している。
例えば、フックアップ領域（図示せず）が、積層体３００の階段構造８Ａ内に設けられている。フックアップ領域は、複数のコンタクトプラグが設けられる領域である。フックアップ領域内のコンタクトプラグは、ＮＡＮＤストリングＮＳに接続されたセレクトゲート線ＳＧＤ，ＳＧＳ、ワード線ＷＬ、及びメモリセルアレイ１０に接続される配線を、ＣＭＯＳ回路に電気的に接続する。例えば、ＣＭＯＳ回路は、Ｚ方向においてメモリセルアレイ１０と重なる或る領域内、又は、メモリセルアレイと共通のＸ−Ｙ平面内の或る領域内に設けられている。
例えば、ダミーセルが、メモリセルアレイ１０内に設けられてもよい。ダミーセルは、メモリセルと実質的に同じ構造を有する。ダミーセルは、ダミーピラーを用いて形成される。ダミーピラーは、メモリピラーＭＰと実質的に同じ構造を有する。ダミーセルは、データの記憶に使用されない。
導電層２２，２３，２４が、Ｚ方向における半導体基板９の上方に積層されている。
導電層２２が、絶縁層２９を介して、基板９上に設けられる。導電層２２は、例えばＸＹ平面に沿って広がった板状の構造を有する。導電層２２は、セレクトゲート線ＳＧＳとして用いられる。導電層２２は、例えば、金属層（例えば、タングステン層又はタングステンを含む層）である。
複数の導電層２３が、導電層２２の上方に設けられている。導電層２３と絶縁層２９とが、導電層２２上に、Ｚ方向において交互に積層される。導電層２３は、例えばＸＹ平面に沿って広がった板状の構造を有する。積層された複数の導電層２３は、半導体基板９側から順に、ワード線ＷＬ０〜ＷＬ７としてそれぞれ用いられる。導電層２３は、例えば、金属層（タングステン層又はタングステンを含む層）である。
１つ以上の導電層２４が、最上層（半導体基板側に対して最も反対側に位置する層）の導電層２３の上方に設けられる。導電層２４と絶縁層２９とが、最上層の導電層２３上に、Ｚ方向において交互に積層される。導電層２４は、例えば、ＸＹ平面に沿って広がった板状の構造を有する。導電層２４は、例えば、金属層（タングステン層又はタングステンを含む層）である。
尚、導電層２２，２３，２４は、例えば、導電性ポリシリコン層でもよい。
このように、積層体３００は、導電層２２，２３，２４及び絶縁層を含む構造体である。尚、積層体３００（及び積層体２００）に含まれる層の数（積層数）は、メモリセルアレイ内に含まれるメモリセルの数及びワード線の数に応じて、設定される。
導電層２５が、絶縁層（図示せず）を介してＺ方向における導電層２４の上方に設けられている。導電層２５は、例えばＹ方向に沿って延在する直線状の構造を有する。導電層２５は、ビット線ＢＬとして用いられる。複数の導電層２５が、Ｘ方向（図面の奥行き方向又は手前方向）に配列されている。導電層２５は、金属層（例えば、銅（Ｃｕ）である。
ソース線コンタクト２６は、Ｚ方向に沿って延在した板状（又は柱状）の構造を有する。ソース線コンタクト２６は、積層体３００を貫通する。ソース線コンタクト２６は、基板９内の拡散層（不純物半導体層）２７に接触する。ソース線コンタクト２６は、メモリセルアレイ１０内のある領域内において、ソース線ＳＬに接続される。
絶縁層７９が、ソース線コンタクト２６と積層体３００（層２２，２３，２４，２９）との間に設けられている。これによって、ソース線コンタクト２６は、導電層２２，２３，２４から分離される。
メモリピラーＭＰは、Ｚ方向に沿って延在した柱状の構造を有する。メモリピラーＭＰは、積層体３００内（積層された複数の層２２，２３，２４，２９）を貫通している。
例えば、Ｚ方向におけるメモリピラーＭＰの上端は、Ｚ方向に関して導電層２４が設けられた領域（高さ）と導電層２５が設けられた領域との間の領域に配置されている。
Ｚ方向におけるメモリピラーＭＰの下端は、基板９（ウェル領域）に接触する。
尚、メモリピラーＭＰの下端は、メモリピラーのＺ方向における半導体基板９側の端部であり、メモリピラーＭＰの上端は、Ｚ方向においてメモリピラーＭＰの下端に対向する端部である。
メモリピラーＭＰの側面（メモリピラーＭＰのＺ方向に沿う面）は、導電層２２，２３，２４（及び絶縁層）に対向する。
メモリピラーＭＰは、例えば、コア層３０、半導体層（導電層）３１、及びメモリ層３２を含む。
コア層３０は、Ｚ方向に沿って延在する柱状の構造を有する。例えば、コア層３０の上端は、最上層の導電層２４が設けられた領域と導電層２５が設けられた領域の間の領域内に、配置されている。コア層３０の下端は、半導体層３１に接触する。コア層３０は、例えば、二酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体層３１は、コア層３０とメモリ層３２との間に設けられている。半導体層３１は、コア層３０の下端と基板９の上面との間に設けられている。半導体層３１は、基板９に直接接触した部分を有する。これによって、半導体層３１は、半導体基板９と電気的に接続される。
例えば、半導体層３１は、コア層３０を覆っている。半導体層３１の側面は、メモリ層３２によって覆われている。尚、コア層３０の上端は、半導体層３１に覆われていなくともよい。
半導体層（以下では、導電層ともよばれる）３１は、例えば、シリコンを含む層（例えば、ポリシリコン層又はアモルファスシリコン層）である。
メモリ層３２は、積層体２００と半導体層３１との間に設けられている。メモリ層３２の側面（Ｚ方向に沿う面）は、導電層２２，２３，２４に対向する。
メモリ層３２は、複数の層を含む積層膜である。図７を用いて、メモリ層３２の構造を、説明する。
図７は、半導体基板９の上面に平行な断面におけるメモリピラーの断面構造の一例を示している。
図７に示されるように、メモリピラーＭＰは、円形状（又は楕円形状）の平面形状を有する。
導電層（ワード線）２３を含む領域において、コア層３０は、メモリピラーＭＰの中央部に設けられている。半導体層３１は、コア層３０の側面とメモリ層３２との間に設けられている。メモリ層３２は、半導体層３１の側面と導電層２３との間に設けられている。メモリ層３２は、例えば、絶縁層３２１、電荷蓄積層３２２、及び絶縁層３２３を含む。
電荷蓄積層３２２は、２つの絶縁層３２１，３２３間に設けられている。電荷蓄積層３２２は、絶縁層３２１，３２３の側面を覆っている。
電荷蓄積層３２２内に、記憶すべきデータに応じた量の電荷が、格納される。例えば、電荷蓄積層３２２は、トラップ準位を含む電荷トラップ膜（例えば、窒化シリコン膜）が用いられる。電荷トラップ膜を用いた電荷蓄積層３２２に関して、電荷は、電荷蓄積層３２２の内のトラップ準位に捕獲される。電荷蓄積層３２２内の電荷の量に応じて、メモリセルＭＣのしきい値電圧の大きさは、変化する。
絶縁層（以下では、ブロック絶縁層ともよばれる）３２１は、電荷蓄積層３２２と導電層２３との間に設けられている。ブロック絶縁層３２１は、電荷蓄積層３２２の側面を覆っている。ブロック絶縁層３２１は、導電層２３に接触する。
ブロック絶縁層３２１は、ポテンシャル障壁として、電荷蓄積層３２２と導電層２３との間における電子の移動を抑制する。例えば、ブロック絶縁層３２１は、絶縁性酸化物層（例えば、酸化アルミニウム膜）が用いられる。
絶縁層（以下では、ゲート絶縁層又はトンネル絶縁層ともよばれる）３２３は、半導体層３１と電荷蓄積層３２２との間に設けられている。ゲート絶縁層３２３は、半導体層３１の側面を覆っている。ゲート絶縁層３２３は、半導体層３１に接触する。
ゲート絶縁層３２３は、メモリセルＭＣのゲート絶縁層として、機能する。ゲート絶縁層３２３は、電荷蓄積層３２２と半導体層３１との間のトンネル障壁として機能する。例えば、ゲート絶縁層３２３は、絶縁性酸化物層（例えば、酸化シリコン膜）が用いられる。
各層３２１，３２２，３２３は、Ｚ方向における積層体３００の上部から底部の間で連続している。各層３２１，３２２，３２３は、積層体３００内に形成されたホール内において、積層体３００と半導体層３１との間に設けられている。
図４乃至図６に戻って、メモリピラーＭＰとＮＡＮＤストリングＮＳとの関係に関して、例えば、メモリピラーＭＰが導電層２２に対向する部分に、セレクトトランジスタＳＴ２が設けられている。メモリピラーＭＰが導電層２３に対向する部分に、メモリセルＭＣが設けられている。メモリピラーＭＰが導電層２４に対向する部分に、セレクトトランジスタＳＴ１が設けられている。
メモリピラーＭＰに含まれた半導体層３１は、メモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２のそれぞれのチャネル領域として機能する。
コンタクトプラグＣＨが、メモリピラーＭＰと導電層２５との間に設けられる。コンタクトプラグＣＨは、例えば、金属層である。コンタクトプラグＣＨの上端は、１つの導電層２５（ビット線ＢＬ）に接触する。コンタクトプラグＣＨの下端は、半導体層３１の上端に、接触する。これによって、ビット線ＢＬが、ＮＡＮＤストリングＮＳ（メモリピラーＭＰ）に電気的に接続される。Ｙ方向に隣り合うメモリピラーＭＰは、互いに異なるビット線ＢＬに接続される。
図４、図５及び図６に示されるように、マークエリアＡ２内において、複数の積層体２００（２００ａ，２００ｂ，２００ｃ）が、基板９の上面上に設けられている。
図４、図５及び図６の例において、Ｘ方向に並ぶ複数の積層体２００ａ，２００ｂ，２００ｃが、示されている。但し、基板（チップ）９内において、Ｙ方向に並ぶ複数の積層体２００も、設けられている。
複数の積層体２００のそれぞれは、複数の第１の層２９と複数の第２の層２８とを含む。積層体２００内において、第１の層２９と第２の層２８とが、Ｚ方向に交互に積層されている。例えば、第１の層２９は、酸化シリコン層であり、第２の層２８は、窒化シリコン層である。
例えば、Ｘ方向又はＹ方向における積層体２００の端部は、階段構造８Ｂを有する。複数の積層体２００は、階段構造８Ｂを介して、接続されてもよい。
複数の積層体２００は、マークエリア（ダイシングエリア）の延在方向（マークエリアの長手方向）に並んでいる。
積層体２００内のそれぞれに、マーク部５が、設けられている。例えば、マーク部５は、積層体２００の内部に埋め込まれている。マーク部５は、絶縁層２８，２９に囲まれている。但し、マーク部５は、Ｚ方向における積層体２００の下方の基板（半導体領域）９上、又は、基板９内に設けられてもよい。
マーク部５は、計測マーク、寸法管理マーク、膜厚管理パターン、及びテストエレメントグループなどである。例えば、計測マークは、リソグラフィのためのアライメント計測マーク及び重ね合わせのための検査マークなどである。
例えば、マーク部５は、絶縁体、半導体又は導電体を含む。図６の例では、絶縁体からなるマーク部５が示されている。但し、マーク部５は、導電体又は半導体を用いて、形成されてもよい。
尚、マーク部の構造及びレイアウトは、図４、図５及び図６の例に限定されない。マーク部の構造及びレイアウトは、マーク部の用途及びマーク部間の区別化のために、適宜変更され得る。
複数の分離体３が、複数の積層体２００（２００Ａ，２００Ｂ，２００Ｃ）間に設けられている。
分離体３は、Ｚ方向から見てマークエリアＡ２の延在方向に交差する方向（マークエリアの方向）に延在する。分離体３は、Ｘ方向に並ぶ２つの積層体２００間の領域を、Ｚ方向に貫通している。分離体３の下端は、例えば、基板９の上面に達する。例えば、分離体３の上端は、Ｚ方向における積層体２００の上端と同じ位置、又は、積層体２００の上端より上方の位置に、配置されている。
分離体３は、２つのマーク部５間に設けられていれば、積層体２００を完全に分断せずともよい。例えば、分離体３のＹ方向の端部は、階段構造８Ｂに接触する。
或るマークエリアＡ２内に設けられた２つの分離体３間の間隔（ダイシングエリア／積層体の長手方向に沿う分離体３間の寸法、分離体３間の或る１つのマーク配置領域の寸法）Ｌ１とＺ方向から見た分離体３の長手方向の寸法（ダイシングエリア／積層体の幅方向に沿う分離体３の寸法）Ｗ１との比率は、所定の範囲内の値に設定されることが望ましい。
例えば、間隔（図４乃至図６においてＸ方向の寸法）Ｌ１は、マーク部５のサイズに応じて、設定される。例えば、マーク部５の長手方向の寸法（ダイシングエリア／積層体の長手方向に沿うマーク部５の寸法）Ｌ２は、例えば、３０μｍから１６５μｍの範囲内の或る寸法Ｌ２を有する。
寸法（図４乃至図６においてＹ方向の寸法）Ｗ１は、ダイシングエリアの幅方向におけるマーク部５の寸法Ｗ２より大きいことが好ましい。
例えば、マーク部５の幅方向の寸法（ダイシングライン／積層体の幅方向に沿うマーク部５の寸法）Ｗ２は、４０μｍから６０μｍの範囲内の或る値を有する。
尚、ウェハのダイシングによって、マーク部５の断片が、マークエリアＡ２内に残存する場合もある。また、マーク部５が、チップから除去される場合もある。
本実施形態において、マークエリアＡ２内の複数の積層体２００間に、分離体３が設けられている。例えば、或る構造体が、分離体３の配置によって、複数の部分２００に分割される。
分離体３は、層３０Ａ，３１Ａ，３２Ａを含む。層（以下では、積層膜ともよばれる）３２Ａの材料は、メモリ層３２の材料と同じである。層３１Ａの材料は、半導体層３１の材料と同じである。層３０Ａの材料は、絶縁層３０の材料と同じである。
絶縁層３０Ａは、Ｙ−Ｚ平面に広がる構造を有する。絶縁層３０Ａは、例えば、Ｚ方向に延在する複数の柱状部（例えば、円柱部）と、２つの円柱部を接続する１つ以上の接続部と、を有する。
積層膜３２Ａは、積層体２００と絶縁層３０Ａとの間に設けられている。積層膜３２Ａは、トレンチ９９１の内壁に沿って、積層体２００の側面上に設けられている。積層膜３２は、Ｚ方向から見て円環状の平面形状を有する部分（以下では、円筒部とよばれる）を含む。積層膜３２は、複数の円筒部が円筒部の配列方向に沿って接続された構造を有する。
半導体層３１Ａは、積層膜３２Ａと絶縁層３０Ａとの間に設けられる。半導体層３１Ａは、積層膜３２Ａと同様に、Ｚ方向から見て円環状の平面形状を有する部分（円筒部）を含む。例えば、半導体層３１Ａは、複数の円筒部と、円筒部を接続する接続部を有する。
本実施形態において、マークエリアＡ２内の積層体及びマーク部に発生する応力が、分離体３によって、緩和される。
（ｂ）製造方法
図８乃至図２１を参照して、本実施形態のメモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）の製造方法について、説明する。ここでは、図３乃至図７も、適宜参照される。
＜製造方法１＞
図８乃至図１８を参照して、実施形態のメモリデバイスの製造方法の第１の例について、説明する。
図８は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な上面図である。図９及び図１０は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な断面図である。図９は、図８の線Ｑ１−Ｑ１に沿う断面を示している。図１０は、図８の線Ｑ２−Ｑ２に沿う断面を示している。例えば、線Ｑ１−Ｑ１は、図４乃至図６の線Ｑａ−Ｑａに平行であり、線Ｑ２−Ｑ２は、図４乃至図６の線Ｑｂ−Ｑｂに平行である。
図８乃至図１０に示されるように、ウェル領域及び拡散層などの不純物半導体領域（図示せず）が、イオン注入によって、ウェハ（例えば、シリコンウェハ）９０内の所定の領域内に、形成される。
積層体２００Ｘが、例えばＣＶＤ（Chemical vapor deposition）法によって、ウェハ９０上に形成される。
第１の層２９及び第２の層２８が、Ｚ方向に交互に形成される。これによって、第１の層２９及び第２の層２８が交互に積層された構造（積層体）２００Ｘが、ウェハ９０上に形成される。例えば、絶縁層２９は、酸化シリコン層である。絶縁層（以下では、犠牲層ともよばれる）２８は、例えば、窒化シリコン層である。尚、２つの層２８，２９の間に所望のエッチング選択比が確保されていれば、層２８，２９の材料は、限定されない。
積層体２００Ｘは、ウェハ９０のチップエリアＡ１及びマークエリアＡ２（ダイシングエリア９９９）を覆う。
積層体２００Ｘの形成中に、各種のマーク部５（５ａ，５ｂ，５ｃ）が、ダイシングエリア９９９のマークエリアＡ２の所定の領域内に、それぞれ形成される。
例えば、或る積層数の層２９及び層２８が形成された時、積層体２００Ｘの形成が、中断される。周知の技術によって、マークエリアＡ２の複数の領域９１０内に、所定の形状の複数のマーク部５が、それぞれ形成される。マーク部５の形成の後、積層体２００の形成が再開される。層２８，２９が、交互に形成される。
このように、マーク部５が、積層体２００の内部に形成されている。
尚、マーク部５は、積層体２００Ｘの形成前に、ウェハ９０上又はウェハ９０内に形成されてもよい。ダイシングエリア９９９が交差する領域ＡＸ内に、マーク部が設けられてもよい。
図１１は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な上面図である。図１２及び図１３は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な断面図である。図１２は、図１１の線Ｑａ−Ｑａに沿う断面を示している。図１３は、図１１の線Ｑｂ−Ｑｂに沿う断面を示している。
図１１乃至図１３に示されるように、或るパターン８０１，８０２を有するマスク層（例えば、レジストマスク）８０が、フォトリソグラフィ及びエッチングを用いて、積層体２００Ｘ上に形成される。
ホールパターン（開口部）８０１，８０２が、マスク層８０内に形成される。ホールパターン８０１，８０２は、円形状（又は楕円形状）の平面形状を有している。
例えば、マスク層８０をパターニングするためのリソグラフィは、マーク部５を用いたマスクの位置合わせによって、実行される。
チップエリアＡ１内において、複数のホールパターン８０１が形成される。複数のホールパターン８０１は、千鳥格子配列で、チップエリアＡ１のメモリセルアレイ１０の形成領域（以下では、メモリセルアレイ形成領域１０ともよばれる）内にレイアウトされる。
ホールパターン８０１は、ウェハのＸ−Ｙ平面に対して平行な方向において、寸法（ホール８０１の径）Ｄ１を有する。Ｙ方向に隣り合う２つのホールパターン８０１の中心間の間隔（ホール８０１間のピッチ）は、寸法Ｄａに設定されている。例えば、Ｘ方向に隣り合う２つのホールパターン８０１の中心間の間隔は、寸法Ｄａに設定されている。
Ｘ方向及びＹ方向に対して斜め方向に隣り合う２つのホールパターン８０１の中心間の間隔は、寸法Ｄｂに設定されている。
チップエリアＡ１内におけるホールパターン８０１の形成と同時に、ホールパターン８０２が、マークエリアＡ２内のレジストマスク８０内に、形成される。
例えば、ホールパターン８０２は、異なるマーク部５ａ，５ｂ，５ｃが設けられる領域９１０間の領域（以下では、分離領域又は境界領域とよばれる）９９０内に、設けられる。
ホールパターン８０２は、ウェハのＸ−Ｙ平面に対して平行な方向において、寸法（ホール８０２の径）Ｄ２を有する。寸法Ｄ２は、例えば、寸法Ｄ１と同じ大きさである。
各分離領域９９０内の複数のホールパターン８０２は、領域９１０の配列方向に交差する方向（図１１乃至図１３の例では、Ｙ方向）に並んでいる。
Ｙ方向に隣り合う２つのホールパターン８０２の中心間の間隔は、寸法Ｄｃに設定されている。寸法Ｄｃは、寸法Ｄａ及び寸法Ｄｂより小さい。
図１４は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な上面図である。図１５及び図１６は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な断面図である。図１５は、図１４の線Ｑａ−Ｑａに沿う断面を示している。図１６は、図１４の線Ｑｂ−Ｑｂに沿う断面を示している。
図１４乃至図１６に示されるように、レジストマスク８０のパターン８０１，８０２に基づいて、積層体２００に対するエッチングが、実行される。
これによって、メモリセルアレイ形成領域１０内の積層体に、ホール（以下では、メモリホールとよばれる）ＭＨが、形成される。メモリホールＭＨは、積層体２００Ｘ内をＺ方向に延在する。メモリホールＭＨの底部は、ウェハ９０の上面に達する。
マークエリアＡ２の各分離領域９９０内において、メモリホールＭＨの形成と同時に、積層体２００が、ホール８０２のパターンに応じて、エッチングされる。
本実施形態において、例えば、メモリホールＭＨの形成のためのエッチング条件は、Ｚ方向に対するエッチングだけでなく、ウェハ９０の表面（Ｘ−Ｙ平面）に対して平行方向に対するエッチングが発生する条件に、設定される。
積層体２００Ｘは、Ｚ方向におけるエッチングに加えて、ウェハ９０の表面に対して平行な方向にエッチングされる。
これによって、ホールパターンの寸法Ｄ１より大きい寸法Ｄ１ａのメモリホールＭＨが、メモリセルアレイ形成領域１０内に形成される。
上述のように、マークエリアＡ２内のホールパターン８０２のピッチＤｃは、メモリセルアレイ形成領域１０内のホールパターン８０１のピッチＤａ，Ｄｂより小さい。
ウェハ９０の表面に対して平行方向における積層体２００Ｘのエッチングによって、分離領域９９０の積層体２００Ｘ内に形成された複数のホールは、マスク層８０のホールパターン８０２の配列方向に沿って接続される。
この結果として、トレンチ９９１が、マークエリアＡ２の分離領域９９０内に形成される。トレンチ９９１は、Ｙ方向に延在するパターンを有する。トレンチ９９１は、マークエリアＡ２内でＸ方向（又はＹ方向）に隣り合うマーク配置領域９１０間に形成される。
これによって、チップエリアＡ１内におけるメモリホールＭＨの形成と同時に、Ｙ方向に並ぶホールパターンに応じたエッチングによって、Ｙ方向に延在するトレンチ９９１が、マークエリアＡ２（ダイシングエリア９９９）内のマーク部５間の領域９９０内に形成される。
ウェハ９０の表面に対する平行方向のエッチングによって、積層体２００Ｘ内に形成されるホールが連結されるように、分離領域９９０内に形成されるレジストマスク８０のホール８０２のピッチＤｂが、設定されることが望ましい。
尚、ウェハ９０の表面に対する平行方向に生じるエッチング量を考慮して、メモリホールＭＨを形成するためのホールパターン８０１の寸法Ｄ１が、設定されることが好ましい。
ホール間を接続するためのエッチングは、メモリホールＭＨを形成するためのエッチングとは異なる工程で実行されてもよい。
例えば、異方性エッチングによって、或る開口寸法（例えば、寸法Ｄ１）を有するホールが、チップエリアＡ１及びマークエリア（ダイシングエリア）Ａ２内に、それぞれ形成される。この後、ウェハ９表面に対して平行方向に対して積層体の部材２８，２９がエッチングされる条件を有するエッチング（例えば、ウェットエッチング）が、実行される。これによって、図１４乃至図１６に示される形状を有するホールＭＨ及びトレンチ９９１が、積層体２００Ｘ内に形成される。
図１７及び図１８は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な断面図である。図１７は、ウェハのＹ方向に沿う断面を示している。図１８は、ウェハのＸ方向に沿う断面を示している。
図１７及び図１８に示されるように、メモリ層３２が、例えば、ＣＶＤ法によって、積層体２００上に形成される。上述（例えば、図７参照）のように、メモリ層３２は、３つの層を含む積層膜である。この場合において、ブロック絶縁層３２１が形成された後、電荷蓄積層３２２がブロック絶縁層３２１上に形成される。電荷蓄積層３２２の形成の後、ゲート絶縁層３２３が、電荷蓄積層３２２上に形成される。
メモリホールＭＨ内において、メモリ層３２は、絶縁層２８，２９の側面上に形成される。これによって、ホールＭＨ内において、ホールＭＨの形状に対応した各部材２８，２９の露出部は、メモリ層３２に覆われる。
尚、メモリ層３２がメモリホールＭＨ内を閉塞しないように、メモリ層３２の膜厚が制御されて形成される。
半導体層３１が、例えば、ＣＶＤ法によって、メモリ層３２上に形成される。半導体層３１は、シリコン層である。尚、半導体層３１がホールＭＨ内を閉塞しないように、半導体層３１の膜厚が制御されて形成される。
コア層（絶縁層）３０が、例えばＣＶＤ法によって、半導体層３１上に形成される。コア層３０の形成によって、メモリホールＭＨ内が閉塞される。
メモリセルアレイ形成領域１０内におけるメモリ層３２、半導体層３１及び絶縁層３０の形成と同時に、層３２Ａ、半導体層３１Ａ及び絶縁層３０Ａが、分離体３の部材として、マークエリアＡ２内に形成される。
層（以下では、積層膜ともよばれる）３２Ａの材料は、メモリ層３２の材料と同じである。半導体層３１Ａの材料は、半導体層３１の材料と同じである。絶縁層３０Ａの材料は、絶縁層３０の材料と同じである。
このように、本実施形態において、分離領域９９０のトレンチ９９１が、層３０Ａ，３１Ａ，３２Ａによって埋め込まれる。
尚、トレンチ９９１の埋込のために、これらの層３０Ａ，３１Ａ，３２Ａに加えて、他の部材（例えば、絶縁層）が、トレンチ９９１内に形成されてもよい。
例えば、ＣＭＰ（Chemical mechanical polishing）又はエッチバックが、積層体２００Ｘの上面上の層３０、３１，３２，３０Ａ，３１Ａ，３２Ａに対して、積層体２００の上面をストッパに用いて施される。コア層３０，３０Ａ、半導体層３１，３１Ａ及びメモリ層（積層膜）３２，３２Ａが、積層体２００Ｘの上面上から除去される。
これによって、メモリピラーＭＰが、メモリセルアレイ形成領域１０のメモリホールＭＨ内に形成される。例えば、Ｚ方向におけるメモリピラーＭＰの上端の位置は、積層体２００Ｘの上面の位置と実質的に一致する。
以上のように、メモリピラーＭＰの形成と同時に、分離体３が、マークエリアＡ２の分離領域９９０内に形成される。これによって、マークエリアＡ２内の複数のマーク配置領域９１０は、分離体３によって、マーク部５の配列方向に沿って互いに分離される。
このように、本実施形態において、チップエリア内のホールＭＨの形成及びホールＭＨ内への部材の形成と同時に、マークエリアＡ２内の分離体３が、形成される。これによって、本実施形態において、分離体を形成するための別途の工程の増加無しに、積層体及びマーク配置領域が分離され得る。
この後、積層体２００Ｘが、リソグラフィ及びエッチングによって、チップエリアＡ１（メモリセルアレイ形成領域）内の部分３００とマークエリアＡ２（ダイシングエリア９９９）内の部分２００とに、分離される。
図３乃至図６に示されるように、チップエリアＡ１内の積層体の端部が、周知の技術によって、階段状に加工される。これによって、チップエリアＡ１内において、階段構造８Ａを有する積層体３００が、形成される。
例えば、チップエリアＡ１内の積層体３００の階段構造８Ａの形成と同時に、マークエリアＡ２内の各積層体の端部は、階段状に加工される。これによって、マークエリアＡ２内に、階段構造８Ｂを有する積層体２００（２００ａ，２００ｂ，２００ｃ）が、形成される。
チップエリアＡ１内の積層体３００に対して、犠牲層の置換処理が、実行される。
チップエリアＡ１内の積層体内の犠牲層が、選択的に除去される。導電層２２，２３，２４が、犠牲層の除去によって形成されたスペース内に、形成される。
これによって、積層体内の犠牲層が、導電層２２，２３，２４に置換される。
例えば、絶縁層から導電層２２，２３，２４への置換処理は、マークエリア（ダイシングエリア）内の積層体の層に対して、実行されない。例えば、置換処理の前において、保護膜（例えば、絶縁層）が、積層体２００上に形成される。これによって、積層体２００は、保護膜に覆われる。
それゆえ、置換処理による導電層の形成後において、マークエリアＡ２内の積層体２００は、絶縁層２８と絶縁層２９とを含む構造に維持される。
導電層２２，２３，２４を形成するための置換処理は、エリアＡ１，Ａ２間における積層体２００Ｘの分割前、又は、積層体における階段構造の形成前に、実行されてもよい。
絶縁層（図示せず）が、ウェハ９０上に形成される。これによって、チップエリアＡ１内の積層体３００、及び、マークエリアＡ２内の積層体２００は、絶縁層に覆われる。
この後、複数の配線（例えば、ビット線）、複数のプラグ及び複数の絶縁層が、周知の技術を用いて、チップエリアＡ１内の積層体３００の上方に、形成される。
これらの配線及びプラグの形成時において、マークエリアＡ２内のマークが、マスクの位置合わせなどのために、用いられる。
この後、ウェハ９０が、ダイシングエリア（ダイシングライン）９９９に沿ったダイシングによって、複数のチップ９に分断される。この時、ダイシングエリア９９内の各種のマーク部５は、分断されることもある、又は、チップ９から除去されこともある。
以上の工程によって、本実施形態のメモリデバイスが、形成される。
＜製造方法２＞
図１９乃至図２１を参照して、実施形態のメモリデバイスの製造方法の第２の例について、説明する。
マークエリア内におけるマーク配置領域の分離及び分離体の形成は、チップエリア内のメモリホール（及びメモリピラー）の形成と異なる工程で実行されてもよい。
図１９は、本実施形態のフラッシュメモリの製造方法における一工程を説明するための模式的な断面図である。図１９は、チップエリア及びマークエリアのＹ方向に沿う断面を示している。
図１９に示されるように、マークエリアＡ２内の積層体２００Ｘの分離領域９９０に対して、選択的なエッチングが、実行される。
例えば、マスク層８９が、積層体２００Ｘの上方に形成される。マスク層８９は、Ｚ方向において分離領域９９０と重なる部分にホールパターン８０２Ａを有する。メモリセルアレイ形成領域１０及びマーク部５の上方は、マスク層８９に覆われている。
エッチングが、マスク層８９を用いて、積層体２００Ｘに対して実行される。
これによって、トレンチ９９１が、積層体２００Ｘの分離領域９９０内に形成される。
図２０に示されるように、マスク層が除去された後、分離体３Ｘが、例えばＣＶＤ法によって、トレンチ９９１内に形成される。例えば、絶縁体３９が、トレンチ９９１内に埋め込まれる。
図２１に示されるように、マスク層８８が、積層体２００Ｘの上方に形成される。マスク層８８は、メモリホールＭＨを形成するためのホールパターン８０１を有する。マスク層８８は、マークエリアＡ２内に、ホールパターンを有さない。
これによって、チップエリアＡ１内のメモリセルアレイ形成領域１０にのみ、メモリホールＭＨが、積層体２００Ｘ内に形成される。
この後、上述の図１７及び図１８の以降の工程が、実行される。
これによって、本実施形態のフラッシュメモリが、形成される。
メモリホール及びメモリピラーの形成の後に、図１９及び図２０の工程によって、分離体３Ｘが、マークエリアＡ２内に形成されてもよい。
図１９及び図２０の工程は、チップエリアＡ１内におけるメモリホール以外のホールの形成工程（例えば、コンタクトホールの形成工程）と、同時に実行されてもよい。この場合、分離体３Ｘの材料は、導電体を含んでもよい。
（ｃ）変形例
上述のマークエリアＡ２内の積層体２００を構成する層の材料は、窒化シリコン層及び酸化シリコン層に限定されない。
例えば、積層体２００は、複数の導電層及び複数の絶縁層を含んでもよい。
この場合において、積層体は、導電層と絶縁層とがＺ方向に交互に積層された構造を有する。例えば、マークエリアＡ２内の導電層は、絶縁層２８から導電層への置換処理によって、チップエリアＡ１内の積層体３００の導電層と同時に形成される。
積層体２００は、複数の半導体層及び複数の絶縁層を含んでもよい。
この場合において、積層体２００は、導電層と絶縁層とがＺ方向に交互に積層された構造を有する。
（ｄ） まとめ
近年、半導体集積回路の微細化の難易度が上がり、微細化のペースが鈍化している。メモリデバイスは、微細化せずに記憶容量を増大させるために、メモリセルアレイの３次元構造が、推進されている。
３次元構造のメモリデバイスにおいて、積層体の形成時における形成された膜の材料の膜応力の影響に起因して、形成した構造の位置が所望の位置から移動する可能性がある。例えば、材料の異なる層が１つの構造（積層体）内に混在する場合、異なる材料の層の応力差による位置ずれが発生する。積層体の体積が大きくなると、より位置ずれが生じやすくなる。
ウェハのダイシングエリア内において、各工程で形成される構造間の重ね合わせの基準となるマーク部（例えば、重ね合わせ検査のためのマーク）が、配置されている。このマークを含むダイシングライン部の構造体が応力によって移動すると、半導体集積回路の本体部でもＺ方向に重なる構造間で位置ずれが発生する可能性がある。
これが原因で、半導体集積回路（例えば、メモリデバイス）に、不良が発生し得る。
本実施形態のメモリデバイスにおいて、ダイシングエリア内の積層体内に、複数のマーク部が、設けられている。本実施形態において、マーク部間の領域内に、分離体が設けられている。これによって、マーク部がそれぞれ設けられた複数の領域（積層体）が、マーク部ごとに分離される。それゆえ、本実施形態によれば、マーク部を含む積層体の体積が、縮小される。
したがって、本実施形態において、積層体に発生する応力は、小さくできる。
この結果として、本実施形態において、デバイスの構成要素の位置ずれを、低減できる。
また、本実施形態のメモリデバイスの製造方法は、メモリデバイスの製造歩留まりを向上できる。
以上のように、本実施形態のメモリデバイス及びその製造方法は、メモリデバイスの不良を低減できる。
（ｅ）その他
実施形態において、ＮＡＮＤ型フラッシュメモリが、メモリデバイスとして例示されている。但し、実施形態のメモリデバイスは、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ，ＳＲＡＭ、磁気メモリ、抵抗変化メモリ及び相変化メモリなどのような、ＮＡＮＤ型フラッシュメモリ以外のメモリデバイスでもよい。また、実施形態のデバイスは、システムＬＳＩ、パワーＭＯＳデバイス、イメージセンサ及び半導体アナログ回路のような、メモリデバイス以外の半導体デバイスでもよい。
本明細書において“接続”とは、接続される２つの構成要素間に他の構成要素が介することを除外しない。本明細書において“接触”とは、接触する２つの構成要素間に他の構成要素が介在することを除外しない
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリデバイス、２００，３００：積層体、３：分離体、５：マーク部、Ａ１：チップエリア、Ａ２：チップエリア。

Claims (11)

  1. 基板の第１のエリア内に設けられた第１の積層体と、
    前記基板の第２のエリア内に設けられた第２及び第３の積層体と、
    前記第１の積層体内に設けられたメモリセルと、
    前記第２の積層体内に設けられた第１のマーク部と、
    前記第３の積層体内に設けられた第２のマーク部と、
    前記第２の積層体と前記第３の積層体との間に設けられた第１の部分と、
    を具備するメモリデバイス。
  2. 前記メモリセルは、第１の部材を含み、
    前記第１の部分は、前記第１の部材を含む、
    請求項１に記載のメモリデバイス。
  3. 前記メモリセルは、
    前記第１の積層体内に設けられ、前記基板の表面に対して垂直な第１の方向に延在する第１の絶縁層と、
    前記第１の絶縁層と前記第１の積層体との間のメモリ層と、
    前記第１の絶縁層と前記メモリ層との間の第１の半導体層と、
    を含み、
    前記第１の部分は、
    前記第２の積層体と前記第３の積層体との間に設けられ、前記第１の方向及び前記第１の方向に交差する第２の方向に広がる第２の絶縁層と、
    前記第２の絶縁層と前記第２の積層体との間、及び、前記第２の絶縁層と前記第３の積層体との間に設けられた中間層と、
    前記中間層と前記第２の絶縁層との間に設けられた第２の半導体層と、
    を含み、
    前記第２の絶縁層の材料は、前記第１の絶縁層の材料と同じであり、
    前記中間層の材料は、前記メモリ層の材料と同じであり、
    前記第２の半導体層の材料は、前記第１の半導体層の材料と同じである、
    請求項１又は２に記載のメモリデバイス。
  4. 前記メモリセルは、第１の部材を含み、
    前記第１の部分は、前記第１の部材と異なる第２の部材を含む、
    請求項１に記載のメモリデバイス。
  5. 前記第１の積層体は、第１の層と第２の層とを含み、
    前記第２の積層体が、第３の層と第４の層とを含み、
    前記第３の層の材料は、前記第１の層の材料及び前記第２の層の材料と異なる、
    請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
  6. ウェハ上に、第１のエリアと第１のマーク部及び第２のマーク部を含む第２のエリアとを含む積層体を、形成することと、
    前記第１のエリア内に第１のホールを形成し、前記第２のエリアの前記第１のマーク部と前記第２のマーク部との間の領域にトレンチを形成することと、
    前記第１のホール内に第１の部材を含むメモリセルを形成し、前記トレンチ内に前記第１の部材を含む第１の部分を形成することと、
    を具備するメモリデバイスの製造方法。
  7. 前記メモリセルの前記第１の部材は、
    前記積層体内に設けられ、前記ウェハの表面に対して垂直な第１の方向に延在する第１の絶縁層と、
    前記第１の絶縁層と前記積層体との間のメモリ層と、
    前記第１の絶縁層と前記メモリ層との間の第１の半導体層と、
    を含み、
    前記第１の部分の前記第１の部材は、
    前記積層体内の前記トレンチ内に設けられ、前記第１の方向及び前記第１の方向に交差する第２の方向に広がる第２の絶縁層と、
    前記第２の絶縁層と前記積層体との間との間に設けられた中間層と、
    前記中間層と前記第２の絶縁層との間に設けられた第２の半導体層と、
    を含み、
    前記第２の絶縁層の材料は、前記第１の絶縁層の材料と同じであり、
    前記中間層の材料は、前記メモリ層の材料と同じであり、
    前記第２の半導体層の材料は、前記第１の半導体層の材料と同じである、
    請求項６に記載のメモリデバイスの製造方法。
  8. ウェハ上に、第１のエリアと第１のマーク部及び第２のマーク部を含む第２のエリアとを含む積層体を、形成することと、
    前記第２のエリアの第１のマーク部と第２のマーク部との間の領域内に、トレンチを形成することと、
    前記トレンチ内に、第１の部分を形成することと、
    前記第１のエリアの第１のホール内に、メモリセルを形成することと、
    を具備するメモリデバイスの製造方法。
  9. 前記積層体は、第１の層と第２の層とを含み、
    前記第１のエリア内の前記第１の層は、前記第１の層の第１の材料及び前記第２の層の第２の材料と異なる第３の材料の第３の層に置換され、
    前記第２のエリア内の前記第１の層は、前記第３の層に置換されない、
    請求項６乃至８のうちいずれか１項に記載のメモリデバイスの製造方法。
  10. 前記第２のエリアに沿って、前記ウェハからチップをダイシングすること、
    をさらに具備する請求項６乃至９のうちいずれか１項に記載のメモリデバイスの製造方法。
  11. 前記第１のマーク部を用いて、前記第１のホール及び前記トレンチを形成するためのリソグラフィの位置合わせを行う、
    請求項６乃至１０のうちいずれか１項に記載のメモリデバイスの製造方法。
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