TWI652800B - 積層配線構造體、積層配線構造體之製造方法及半導體裝置 - Google Patents

積層配線構造體、積層配線構造體之製造方法及半導體裝置 Download PDF

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Abstract

本實施形態之積層配線構造體具備：第1積層部，其將第1導電體與第1絕緣體交替地積層，且包含含有記憶胞之第1區域、以及與第1區域不同之第2區域；複數個第1接觸插塞，其等於第2區域內，形成於自第1積層部之最上層各自到達至第1導電體之複數個第1孔內，且側面由第1絕緣膜覆蓋；以及複數根柱，其等於第2區域內，於第1積層部之積層方向穿過第1積層部內，且由第2絕緣體形成。

Description

積層配線構造體、積層配線構造體之製造方法及半導體裝置
實施形態係關於一種積層配線構造體及積層配線構造體之製造方法、以及半導體裝置。
已知一種將記憶胞三維積層之NAND(Not-AND，與非)型快閃記憶體。
實施形態係提供一種積層配線構造體，可提高將積層之導電體連接於驅動電路等之部分之可靠性，且抑制該連接部分之面積。
實施形態之積層配線構造體具備：積層部，其將第1導電體與第2絕緣體交替地積層，且包含含有記憶胞之第1區域、以及與第1區域不同之第2區域；複數個第1接觸插塞，其等於第2區域內，形成於自積層部之最上層各自到達至第1導電體之複數個第1孔內，且側面由第1絕緣膜覆蓋；及複數根柱，其等於第2區域內，於積層部之積層方向穿過積層部內，且由第2絕緣體形成。
1‧‧‧半導體記憶體
2‧‧‧記憶體控制器
10‧‧‧記憶胞陣列
11‧‧‧指令暫存器
12‧‧‧位址暫存器
13‧‧‧定序器
14‧‧‧驅動器
15‧‧‧列解碼器
16‧‧‧感測放大器
20‧‧‧半導體基板
21~32‧‧‧導電體
33‧‧‧阻擋絕緣膜
34‧‧‧絕緣膜
35‧‧‧穿隧氧化膜
36‧‧‧半導體材料
37~38‧‧‧導電體
39‧‧‧絕緣體
40‧‧‧置換材
41‧‧‧層間絕緣膜
42‧‧‧保護膜
43‧‧‧保護膜
44‧‧‧保護膜
45‧‧‧保護膜
54‧‧‧置換材
ADD‧‧‧位址資訊
ALE‧‧‧位址閂鎖致能信號
AR1‧‧‧胞區域
AR2‧‧‧引出區域
AR3‧‧‧周邊區域
BA‧‧‧區塊位址
BL‧‧‧位元線
BLC‧‧‧接觸插塞
BLK0~BLKn‧‧‧區塊
CC‧‧‧接觸插塞
CMD‧‧‧指令
CLE‧‧‧指令閂鎖致能信號
DAT‧‧‧寫入資料
HM‧‧‧硬罩
HL0‧‧‧接觸孔
HL1‧‧‧接觸孔
HL2‧‧‧接觸孔
HL3‧‧‧接觸孔
HM‧‧‧硬罩
HU‧‧‧接觸插塞
HR‧‧‧支持柱
I/O‧‧‧信號
IV-IV‧‧‧線
MH‧‧‧半導體柱
MT0~MT7‧‧‧記憶體電晶體
NS‧‧‧NAND串
PA‧‧‧頁位址
PEP0‧‧‧光阻層
PEP1‧‧‧光阻層
PEP2‧‧‧光阻層
PEP3‧‧‧光阻層
RBn‧‧‧接收就緒．忙碌信號
REn‧‧‧讀出鎖存信號
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SLT‧‧‧狹縫
SP‧‧‧間隔件
SS‧‧‧犧牲材
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SU‧‧‧串單元
SU0~SU3‧‧‧串單元
S10~S35‧‧‧步驟
WEn‧‧‧寫入賦能信號
WL0~WL7‧‧‧字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係顯示第1實施形態之半導體記憶體之構成例之方塊圖。
圖2係顯示第1實施形態之記憶胞陣列之電路構成之一例之圖。
圖3係顯示第1實施形態之半導體記憶體之胞區域及配線引出區域之俯視佈局之一例之圖。
圖4及圖5係顯示第1實施形態之半導體記憶體之配線引出區域之詳細之俯視佈局之一例之圖。
圖6係顯示第1實施形態之半導體記憶體之胞區域及配線引出區域之剖面構造之一例之圖。
圖7係顯示第1實施形態之半導體記憶體之胞區域之詳細之剖面構造之一例之圖。
圖8係顯示第1實施形態之半導體記憶體之製造方法之流程圖之一例之圖。
圖9~23係顯示第1實施形態之半導體記憶體之製造步驟之一例之圖。
圖24係顯示第1實施形態之半導體記憶體之配線引出區域之詳細之俯視佈局之一例之圖。
圖25係顯示第1實施形態之半導體記憶體之配線引出區域之剖面構造之一例之圖。
圖26~30係顯示第2實施形態之接觸孔之加工方法之一例之圖。
圖31係顯示第2實施形態之接觸孔之加工方法之一例之圖表。
圖31顯示第3實施形態之半導體記憶體之胞區域、配線引出區域、及周邊電路區域中之剖面構造之一例之圖。
圖32~35係顯示第3實施形態之半導體記憶體之製造步驟之一例之圖。
圖36~38係顯示第4實施形態之半導體記憶體之配線引出區域之詳細之俯視佈局之一例之圖。
圖39係顯示第4實施形態之半導體記憶體之製造方法之流程圖之一例 之圖。
圖40~45係顯示第4實施形態之半導體記憶體之製造步驟之一例之圖。
圖46係顯示第1實施形態之變化例之半導體記憶體之製造步驟之一例之圖。
以下參照圖式，對實施形態進行說明。圖式係示意性者。各實施形態係例示用以將發明之技術思想具體化之裝置或方法者。另，於以下說明中，對具有大致相同之功能及構成之構成要件標註同一符號。構成參照符號之字符之後之數字係用於區別藉由包含相同文字之參照符號參照且具有同樣之構成之要素。於無需相互區別以包含相同字符之參照符號表示之要素之情形時，該等要素係由僅包含相同字符之參照符號參照。
[1]第1實施形態
以下，對第1實施形態之半導體記憶體1進行說明。
[1-1]構成
[1-1-1]半導體記憶體1之構成
圖1係顯示第1實施形態之半導體記憶體1之構成例。半導體記憶體1係可非揮發性地記憶資料之NAND型快閃記憶體。如圖1所示，半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器14、列解碼器15、及感測放大器16。
記憶體胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係非揮發性記憶胞之集合，例如為資料之抹除單位。於記憶體胞陣列10，設置有複數條位線及複數條字元線，各記憶胞與1條位線及1條 字元線相關聯。關於記憶體胞陣列10之詳細構成見後述。
指令暫存器11保持半導體記憶體1自外部之記憶體控制器2接收到之指令CMD。指令CMD包含例如使定序器13執行讀取動作之命令，或執行寫入動作之命令。
位址暫存器12保持半導體記憶體1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD包含例如區塊位址BA及頁位址PA。區塊位址BA係使用於選擇包含成為各種動作之對象之記憶胞之區塊BLK。頁位址PA係使用於選擇與成為各種動作之對象之記憶胞已建立關聯之字元線。
定序器13基於保持於指令暫存器11之指令CMD，控制半導體記憶體1整體之動作。例如，定序器13控制驅動器14、列解碼器15、及感測放大器16，執行自記憶體控制器2接收到之資料DAT之寫入動作。
驅動器14基於定序器13之控制，產生所需之電壓。且，驅動器14基於保持於位址暫存器12之頁位址PA，將例如施加於已選擇之字元線之電壓與施加於非選擇之字元線之電壓分別施加於對應之信號線。
列解碼器15基於保持於位址暫存器12之塊位址BA，選擇1個區塊BLK。且，列解碼器15將驅動器14對各信號線施加之電壓分別施加於例如選擇字元線及非選擇字元線。
感測放大器16根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器16基於位元線之電壓判定記憶於記憶胞之資料，將判定出之讀取資料DAT發送至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信支援例如NAND介面標準。例如，記憶體控制器2發送指令閂鎖致能信號CLE、位址閂鎖致能信號ALE、寫入致能信號WEn、及讀取致能信號REn，接收就緒/忙碌信號 RBn，且收發輸入輸出信號I/O。信號CLE係向半導體記憶體1通知接收到之信號I/O為指令CMD之信號。信號ALE係向半導體記憶體1通知接收到之信號I/O為位址資訊ADD。信號WEn係命令半導體記憶體1執行信號I/O之輸入之信號。信號REn係命令半導體記憶體1執行信號I/O之輸入之信號。信號RBn係向記憶體控制器2通知半導體記憶體1為受理來自記憶體控制器2之命令之就緒狀態、抑或不受理命令之忙碌狀態之信號。信號I/O為例如8位元之信號，可包含指令CMD、位址資訊ADD、寫入資料DAT、及讀取資料等。
以上所說明之半導體記憶體1及記憶體控制器2亦可藉由該等之組合而構成1個半導體裝置。作為如此之半導體裝置，可列舉例如SDTM卡之類的記憶卡或SSD(solid state drive：固態驅動機)等。
[1-1-2]記憶胞陣列10之電路構成。
圖2係顯示第1實施形態之記憶體胞陣列10之電路構成之一例。以下針對第1實施形態之記憶胞陣列10之電路構成，著眼於1個區塊BLK進行說明。
區塊BLK例如如圖2所示般包含4個串單元SU0~SU3。各串單元SU包含分別與位元線BL0~BLm(m為1以上之整數)相關聯之複數個NAND串NS。例如NAND串NS包含8個記憶胞電晶體MT0~MT7、及選擇電晶體ST1及ST2。
記憶胞電晶體MT具備控制閘極及電荷蓄積層，且非揮發地保持資料。各NAND串NS所包含之記憶體胞電晶體MT0~MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。位於同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極各自共通連接於字元線WL0~ WL7。於各串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT所記憶之1位元資料之集合稱為「頁」。
選擇電晶體ST1及ST2使用於各種動作時之串單元SU之選擇。各自含在同一區塊BLK內之串單元SU0~SU3之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。於各區塊BLK內對應於同一行之選擇電晶體ST1之汲極各自共通連接於對應之位元線BL。同一區塊BLK內之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。各區塊BLK之選擇電晶體ST2之源極於複數個塊BLK間共通連接於源極線SL。
另，記憶體胞陣列10之電路構成不限定於以上所說明之構成。例如，各區塊BLK所包含之串單元SU之個數、與各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可設計為任意之個數。字元線WL以及選擇閘極線SGD及SGS之條數係基於記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數而變更。
[1-1-3]半導體記憶體1之構造
圖3係顯示第1實施形態之半導體記憶體1之胞區域AR1及引出區域(配線引出區域)AR2中之俯視佈局之一例，X軸對應於字元線WL之延伸方向，Y軸對應於位元線BL之延伸方向，Z軸對應於相對於基板表面之鉛垂方向。
胞區域AR1係實質上保持資料之區域，於胞區域AR1設置複數個記憶胞。引出區域AR2係供設置用於連接連接於設置於胞區域AR1內之記憶胞之各種配線與例如列解碼器15之間之配線及接觸插塞之區域。
複數個狹縫SLT例如如圖3所示般各自於X方向延伸而設置，於Y方向排列。狹縫SLT係形成於相鄰之串單元SU間，且於狹縫SLT之內側形成 有絕緣膜。換言之，於相鄰之狹縫SLT間，分別設置串單元SU。
串單元SU於胞區域AR1包含複數個半導體柱MH，於引出區域AR2中包含複數個接觸插塞CC。1個半導體柱MH例如對應於1個NAND串NS。各接觸插塞CC例如分別對應於字元線WL0~WL7以及選擇閘極線SGD及SGS而設置。作為接觸插塞CC，使用例如摻雜磷之矽或鎢等之金屬材料。
圖4及圖5係顯示第1實施形態之半導體記憶體1之引出區域AR2之更詳細之俯視佈局之一例。如圖4所示，串單元SU於引出區域AR2中進而包含複數個接觸插塞HU及複數個支持柱HR。
各接觸插塞HU例如分別對應於字元線WL0~WL7以及選擇閘極線SGD及SGS而設置。字元線WL0~WL7以及選擇閘極線SGD及SGS與列解碼器15之間經由1組接觸插塞CC及HU各自電性連接。作為接觸插塞HU，使用例如摻雜磷之矽或鎢等之金屬材料。
支持柱HR設置於例如接觸插塞CC及接觸插塞HU之周圍。支持柱HR於引出區域AR2中配置成例如矩陣狀，於半導體記憶體1之製造步驟中，抑制形成串單元SU之構造體變形。於第1實施形態之半導體記憶體1之構造中，支持柱HR可與接觸插塞CC接觸，亦可分離。又，支持柱HR與接觸插塞HU分離配置。作為支持柱HR，使用例如氧化矽SiO2、氮化矽SiN。又，支持柱HR可為例如將氮化矽SiN作為芯且於周圍形成氧化矽SiO2之構造體，亦可為使用複數種材料之構造體。
另，接觸插塞CC及HU亦可如圖5所示般設置於不同之串單元SU。例如，如圖5所示，亦可將對應之配線經由設置於串單元SU0內之接觸插塞CC、與設置於串單元SU1內之接觸插塞HU而連接於列解碼器15。即使於 此種情形時亦同樣，支持柱HR設置於接觸插塞CC及接觸插塞HU之周圍。
圖6係顯示第1實施形態之半導體記憶體1之胞區域AR1及引出區域AR2之沿X方向之剖面構造之一例。另，於以下之說明中使用之各剖視圖適當省略層間絕緣膜而顯示。
於胞區域AR1中，於半導體基板20之上方，如圖6所示，導電體21~31各自經由絕緣體而依序設置。導電體21~31各自形成為沿X方向及Y方向伸展之板狀。例如，導電體21設置於胞區域AR1內，導電體22~31各自自胞區域AR1遍至引出區域AR2而設置。例如，導電體21係作為源極線SL發揮功能，導電體22係作為選擇閘極線SGS而發揮功能，導電體23~30分別作為字元線WL0~WL7而發揮功能，導電體31係作為選擇閘極線SGD而發揮功能。作為導電體21及22使用例如多晶矽，作為導電體23~30使用例如鎢W。
複數個半導體柱MH係以自導電體31之上表面到達至導電體21之上表面之方式，穿過導電體22~31而設置。於各半導體柱MH上，分別設置有具有導電性之接觸插塞BLC。於各接觸插塞BLC上，分別設置有作為位元線BL發揮功能之導電體32。各導電體32形成為沿Y方向延伸之線狀。另，1個導電體32於各串單元SU中，各自電性連接於1個半導體柱MH。
圖7顯示第1實施形態之半導體記憶體1之胞區域AR1中之更詳細之剖面構造之一例，對應於沿圖3之IV-IV線之剖面。
對應於串單元SU之構造體如圖7所示般設置於相鄰之狹縫SLT間。狹縫SLT形成為沿X方向及Z方向伸展之板狀，且不與設置有導電體32之配線層接觸。
如圖7所示，半導體柱MH例如包含阻擋絕緣膜33、絕緣膜34、穿隧氧化膜35、及導電性之半導體材料36。於形成半導體柱MH之記憶孔之內壁設置有阻擋絕緣膜33，於阻擋絕緣膜33之內壁設置有絕緣膜34，於絕緣膜34之內壁設置有穿隧氧化膜35，於穿隧氧化膜35之內側埋入半導體材料36。另，於半導體材料36中亦可包含不同之材料。
於如此之半導體柱MH之構成中，絕緣膜34作為記憶胞電晶體MT之電荷蓄積層發揮功能，於半導體材料36內形成NAND串NS之通道。且，半導體柱MH與導電體22交叉之部分作為選擇電晶體ST2發揮功能，半導體柱MH與導電體23~30交叉之部分分別作為記憶胞電晶體MT0~MT7發揮功能，半導體柱MH與導電體31交叉之部分作為選擇電晶體ST1發揮功能。
返回至圖6，於引出區域AR2中，於半導體基板20之上方，例如對應於接觸插塞CC之個數而設置複數個導電體37及38。導電體37形成於較導電體31更上層，且係電性連接接觸插塞CC與接觸插塞HU之間之配線。導電體38形成於較導電體22更下層，且係電性連接接觸插塞HU與設置於未圖示之區域之列解碼器15之間之配線。
例如，如圖6所示，對應於字元線WL3之接觸插塞CC係以自導電體31之上表面到達至對應之導電體26之上表面之方式，穿過導電體27~31而設置。對應於字元線WL3之接觸插塞CC於底面與導電體26接觸，與該導電體26電性連接。於接觸插塞CC之周圍設置有間隔件SP。作為間隔件SP，使用例如氧化矽SiO2或氮化矽SiN等絕緣體，將接觸插塞CC與導電體27~31之間電性絕緣。即，接觸插塞CC形成為與積層之導電體22~31之中對應之導電體電性連接，與其他導電體絕緣。於各接觸插塞CC之上 表面，形成有對應之導電體37，接觸插塞CC與對應之導電體37之間電性連接。
又，例如對應於字元線WL3之接觸插塞HU係以自導電體31之上表面到達至對應之導電體38之上表面之方式，穿過導電體22~31而設置。對應於字元線WL3之接觸插塞HU於底面與對應之導電體38接觸，與該導電體38電性連接。於接觸插塞HU之周圍設置有間隔件SP，接觸插塞HU與導電體22~31之間電性絕緣。於各接觸插塞HU之上表面，形成對應之導電體37，接觸插塞HU與該導電體37之間電性連接。即，接觸插塞HU形成為電性連接對應之導電體37及38間，且與穿過之導電體22~31絕緣。
藉由此種構成，對應於字元線WL3之導電體26經由對應之接觸插塞CC及HU以及導電體37及38而電性連接列解碼器15。對應於其他字元線WL以及選擇閘極線SGS及SGD之接觸插塞CC及HU以及導電體37及38適當變更接觸插塞CC所連接之導電體，而與對應於字元線WL3之構成同樣地設置。
例如，對應於字元線WL0之接觸插塞CC以自導電體31之上表面到達至導電體23之上表面之方式設置，對應於字元線WL7之接觸插塞CC以自導電體31之上表面到達導電體30之上表面之方式設置，對應於選擇閘極線SGS之接觸插塞CC以自導電體31之上表面到達至導電體22之上表面之方式設置。
複數個支持柱HR例如如圖6所示，以自導電體31之上表面到達導電體22之上表面之方式，通過導電體23~31而設置。即，於支持柱HR通過分別設置成板狀之導電體23~31內之區域，形成有絕緣體。另，支持柱HR之設置之範圍並未限定於此。例如，支持柱HR可以自導電體31之上表 面穿過導電體22~31而到達半導體基板20或到達至設置於半導體基板20與導電體22之間之其他材料之方式設置。
如以上，第1實施形態之半導體記憶體1包含將作為字元線WL發揮功能之導電體與層間絕緣膜交替積層而成之積層部。包含該積層部之積層配線構造體於引出區域AR2中，包含複數個接觸插塞CC與複數根支持柱HR。複數個接觸插塞CC形成於自積層部之最上層到達至對應之導電體各者之複數個接觸孔內，且側面由絕緣膜覆蓋。複數根支持柱HR於積層部之積層方向通過積層部內，且由絕緣體形成。
另，第1實施形態之半導體記憶體1之構造並未限定於以上說明之構造。例如，於上述說明中，選擇閘極線SGS及SGD亦可各自藉由複數層導電體構成。例如，包含1個NAND串NS之記憶胞電晶體MT之個數係根據變更1根半導體柱MH通過對應於字元線WL之導電體之個數而變更。例如，對應於源極線SL之導電體21可自胞區域AR1遍至引出區域AR2而設置。例如，1個NAND串NS可為複數根半導體柱MH於Z方向連結之構造。例如，半導體柱MH與導電體32之間可經由複數個接觸插塞BLC或導電體連接。
例如，自半導體基板20至接觸插塞HU及支持柱HR之上表面之高度，與自半導體基板20到達接觸插塞CC之上表面之高度可為不同。又，設置導電體37之配線層可與設置導電體32之配線層相同，亦可不同。例如，接觸插塞CC與導電體37之間、及接觸插塞HU與導電體37之間亦可分別經由其他接觸插塞或不同之導電體連接。
[1-2]半導體記憶體1之製造方法
圖8顯示第1實施形態之半導體記憶體1之製造方法之流程圖之一例， 圖9~圖23係顯示半導體記憶體1之各製造步驟中之剖面構造之一例。以下，關於自用於形成字元線WL等之置換材/絕緣體之積層至形成接觸插塞CC之過程，著眼於分別對應於選擇閘極線SGS及字元線WL4之接觸插塞CC而說明。
以下說明之各製造步驟係自例如圖9所示之製造中途之半導體記憶體1之構造開始。圖9顯示胞區域AR1之半導體記憶體1之剖面構造、及引出區域AR2中之半導體記憶體1之剖面構造。如圖9所示，於半導體基板20上，於胞區域AR1內形成導電體21，於引出區域AR2內形成導電體38。且，於導電體21及導電體38之周圍形成絕緣體39，且於絕緣體39上形成導電體22。
於步驟S10中，如圖10所示，於導電體22上交替積層層間絕緣膜41與置換材40。作為置換材40，使用例如氮化矽SiN等氮化膜，作為層間絕緣膜41，使用例如氧化矽SiO2等氧化膜。形成置換材40之層數例如對應於選擇閘極線SGD及字元線WL之條數。各置換材40自下層起依序分別對應於字元線WL0~WL7及選擇閘極線SGD。
於步驟S11中，如圖11所示，於胞區域AR1內形成半導體柱MH。具體而言，首先形成自最上層之層間絕緣膜41到達至導電體21之孔。且，於形成之孔內，依序形成使用圖7說明之半導體柱MH內之各種材料。另，於以下說明中使用之圖式中，省略半導體柱MH之詳細之剖面構造而顯示。
於步驟S12中，如圖12所示，形成半導體柱MH之保護膜42，於保護膜42上形成硬罩HM。作為硬罩HM，使用例如鎢、非(結)晶矽或藍寶石等無機材料。
於步驟S13中，如圖13所示，藉由進行複數次光微影及各向異性蝕刻，而於引出區域AR2內加工對應於接觸插塞CC之接觸孔。例如，用於形成對應於選擇閘極線SGS之接觸插塞CC之接觸孔HL0係以自保護膜42開口至對應於選擇閘極線SGS之導電體22而將該導電體22露出之方式形成。用於形成於對應於字元線WL4之接觸插塞CC之接觸孔HL1係以自保護膜42開口至對應於字元線WL4之置換材40而將該置換材40露出之方式形成。同樣地，分別形成到達至對應於各種配線之置換材40之接觸孔。作為各向異性蝕刻，例如利用RIE(Reactive Ion Etching：反應性離子蝕刻)等，作為對應於接觸插塞CC之接觸孔之加工條件，例如使用SiO/SiN之選擇性階段性蝕刻。關於對應於各層之孔之詳細之加工方法，於第2實施形態進行說明。
於步驟S14中，如圖14所示，於對應於接觸插塞CC之接觸孔HL0及HL1之內壁形成間隔件SP，且於較間隔件SP更內側埋入犧牲材SS。間隔件SP係為了避免接觸插塞CC與所需之導電體以外之導電體之短路而設置，使用可用作後述之置換處理中之置換終止層之絕緣膜。作為犧牲材SS，使用例如非晶矽aSi。且，將形成於對應於接觸插塞CC之接觸孔外之犧牲材SS藉由蝕刻去除。
於步驟S15中，如圖15所示，形成對應於接觸插塞CC之接觸孔HL0及HL1內形成之犧牲材SS之保護膜43，且於引出區域AR2內加工對應於支持柱HR之孔HL2及對應於接觸插塞HU之接觸孔HL3。對應於支持柱HR之孔HL2例如自保護膜43開口至對應於選擇閘極線SGS之導電體22。對應於接觸插塞HU之接觸孔HL3以例如自保護膜43開口至導電體38而將導電體38露出之方式形成。另，作為對應於支持柱HR及接觸插塞HU之孔之加 工條件，例如使用SiO/SiN之無選擇蝕刻。
於步驟S16中，如圖16所示，於對應於接觸插塞HU之接觸孔HL3之內壁形成間隔件SP。於形成間隔件SP時，使用例如CVD(Chemical vapor deposition，化學氣相沉積)。此時，於孔HL2中亦埋入與間隔件SP相同之材料，形成支持柱HR。且，於本處理中，由於於接觸孔HL3之底面亦形成間隔件SP，故將形成於接觸孔HL3底面之間隔件SP藉由RIE等各向異性蝕刻予以去除。藉此，接觸孔HL3底面之導電體38露出。
於步驟S17中，如圖17所示，形成構成接觸插塞HU之導電體。具體而言，執行沈積對應於接觸插塞HU之金屬之處理，於沈積金屬之後，藉由CMP(Chemical-mechanical polishing，化學機械研磨)等將構造體之上表面平坦化。於是，形成於接觸孔HL3之內部之接觸插塞HU成為於其底面與導電體38相接之構造，沈積於接觸孔HL3外之金屬被去除。
於步驟S18中，如圖18所示，形成接觸插塞HU之保護膜44，且加工出狹縫SLT。另，狹縫SLT亦設置於引出區域AR2，於以下之圖式中，省略了形成於引出區域AR2之狹縫SLT之圖示。
於步驟S19中，如圖19所示，執行各種配線之置換處理。具體而言，首先藉由經由狹縫SLT進行濕式蝕刻，而去除置換材40。置換材40被去除後之構造體由例如半導體柱MH、接觸插塞CC及HU、以及支持柱HR而維持其立體構造。且，將對應於字元線WL及選擇閘極線SGD之金屬材料形成於先前形成有置換材40之空間。其後，藉由蝕刻而去除形成於狹縫SLT內及保護膜44上之金屬材料。
於步驟S20中，如圖20所示，於狹縫SLT之內部形成絕緣膜。具體而言，首先於狹縫SLT之內部沈積絕緣膜，例如藉由CMP等將構造體之上表 面平坦化。
於步驟S21中，如圖21所示，形成分別對應於接觸插塞CC之孔。另，該等孔係以例如形成於接觸孔HL0及HL1內部之犧牲材SS露出之方式形成。
於步驟S22中，如圖22所示，將形成於接觸孔HL0及HL1之犧牲材SS藉由濕式蝕刻而去除，進而將形成於接觸孔HL0及HL1下部之間隔件SP藉由各向異性蝕刻去除。藉此，對應於各種配線之接觸插塞CC之接觸孔各自開口至所需之導電體。具體而言，例如對應於選擇閘極線SGS之接觸孔HL0開口至導電體22，對應於字元線WL4之接觸孔HL1開口至導電體27。
於步驟S23中，如圖23所示，形成構成接觸插塞CC之導電體。具體而言，執行沈積對應於接觸插塞CC之金屬之處理，於沈積金屬之後，藉由CMP等將構造體之上表面平坦化。於是，形成於接觸孔HL0及HL1的內部之接觸插塞CC成為於其底面與對應之導電體相接之構造，沈積於接觸孔HL0及HL1外之金屬被去除。
藉由以上所說明之製造步驟，形成半導體記憶體1之各種配線及連接於各種配線之接觸插塞CC。另，以上所說明之製造步驟僅為一例，亦可於各步驟之處理之間插入其他處理。例如，亦可以於步驟S20與步驟S21之間插入形成對應於半導體柱MH之接觸插塞BLC之步驟。
[1-3]第1實施形態之效果
根據以上所說明之第1實施形態之半導體記憶體1，可縮小半導體記憶體1之晶片面積。以下對第1實施形態之半導體記憶體1之詳細效果進行說明。
於三維NAND型快閃記憶體中，藉由使作為記憶胞之閘極電極發揮 功能之導電體與層間絕緣膜相互交錯地積層，且增加其積層數而實現大電容化。作為記憶胞之閘極電極發揮功能之導電體(以下，稱作閘極電極)為了與列解碼器連接，而於例如記憶胞陣列之端部(引出區域)呈階梯狀被引出。
且，於所形成之階梯之階面部分連接對應於各閘極電極之接觸插塞CC，各閘極電極經由該接觸插塞CC各自與列解碼器連接。於此種構造中，若為了增加快閃記憶體之電容而使導電體之積層數增加，則階梯之階數會增加。
又，於階梯之階面部分，為了獲取耐壓容限，必須將接觸插塞CC與形成於該階面部分附近之閘極電極之間之間隔空出一定程度以上。進而，由於亦必須考慮用以形成接觸插塞CC之光微影步驟中之對準偏差，故必須相應地擴大階面部分之面積。因此，為了形成階面所需之引出區域之面積變大。
相對於此，於第1實施形態之半導體記憶體1中，於引出區域AR2中並非將閘極電極形成為階梯狀，而是形成分別對應於各層之接觸孔。且，於第1實施形態之半導體記憶體1中，於所形成之接觸孔之側壁形成間隔件SP，於其內部埋入作為接觸插塞CC發揮功能之金屬。
藉此，於第1實施形態之半導體記憶體1中，可形成接觸插塞CC與對應之閘極電極電性連接且與其他閘極電極絕緣之構造。又，於第1實施形態之半導體記憶體1中，可藉由間隔件SP之膜厚調整接觸插塞CC與該接觸插塞CC穿過之閘極電極之間之耐壓。
其結果，於第1實施形態之半導體記憶體1中，可不考慮光微影步驟之對準偏差，而基於用於形成接觸插塞CC及間隔件SP之接觸孔之徑而設 計引出區域AR2之佈局。因此，第1實施形態之半導體記憶體1可較將閘極電極形成為階梯狀之情形更為縮小引出區域AR2之面積，故可縮小半導體記憶體1之晶片面積。
又，於第1實施形態之半導體記憶體1中，為了於其製造步驟中維持引出區域AR2之立體構造，而設置由絕緣體形成之支持柱HR。且，於第1實施形態之半導體記憶體1中，容許支持柱HR與形成於接觸插塞CC周圍之間隔件SP重合。即，於第1實施形態中，當與接觸插塞CC之外周相距之間隔在間隔件SP之膜厚之範圍內時，容許設置支持柱HR。
圖24顯示於第1實施形態之半導體記憶體1之引出區域AR2中，容許間隔件SP與支持柱HR重合之情形時之詳細俯視佈局之一例。而且，於圖24中，例示與接觸插塞CC最接近之最接近支持柱HR，且示出該接觸插塞CC與最接近支持柱HR之間隔DIS。
如圖24所示，於容許間隔件SP與支持柱HR重疊之情形時，複數個支持柱HR形成例如與間隔件SP重疊者以及不與間隔件SP重疊者。再者，與間隔件SP重疊之支持柱HR與間隔件SP之重合方式因其佈局而異。例如，將接觸插塞CC之外周與最接近支持柱HR之外周之間隔DIS設計為0nm以上且200nm以下。
圖25顯示間隔件SP與支持柱HR重疊之情形時之半導體記憶體1之截面構造之一例。於間隔件SP與支持柱HR重疊之情形時，如圖25所示，支持柱HR之深度較例如供形成接觸插塞CC之接觸孔之深度更深。換句話說，支持柱HR之上表面到下表面之距離，較接觸插塞CC及間隔件SP之上表面到下表面之距離更長。
例如，如圖25所示，於接觸插塞CC連接於對應於字元線WL4之導電 體27之情形時，與該接觸插塞CC之間隔件SP重疊之支持柱HR形成到比導電體27更為下層。即，對應於支持柱HR之絕緣體柱穿過位於對應於接觸插塞CC之接觸孔之下部之導電體22~27內。
如上所述，於第1實施形態之半導體記憶體1中，容許支持柱HR與接觸插塞CC之間隔件SP重疊。由此，無須留意供配置支持柱HR之區域，而可增大接觸插塞CC之接觸孔之徑及間隔件SP之厚度。
例如，於以上所說明之半導體記憶體1之製造步驟中，於步驟S13中使用SiN/SiO之階段性蝕刻執行接觸插塞CC之接觸孔加工。於階段性蝕刻中，例如藉由EPD(End Point Detection，中斷點檢測)監視加工進行過程中之層數。且，若半導體記憶體1之1個晶片內之孔之開口面積之總計佔有率低於例如0.5%，則該等階段性蝕刻有其精度下降之傾向。
相對於此，於第1實施形態之半導體記憶體1中，如上上述，由於可增大對應於接觸插塞CC之接觸孔之徑，故容易將上述孔之佔有率控制在0.5%以上。因此，於第1實施形態之半導體記憶體1中，可提高製造步驟中之EPD之精度，而可抑制由階段性蝕刻引起之不良產生。即，於第1實施形態之半導體記憶體中，可提高製造時之良率。
[2]第2實施形態
第2實施形態之半導體記憶體1之構成與第1實施形態之半導體記憶體1之構成相同。於第2實施形態中，對於第1實施形態中使用圖8所說明之步驟S13中用於形成分別對應於各種配線之接觸孔之詳細製造方法進行說明。
[2-1]接觸孔之加工方法
圖26~圖29顯示一次加工分別對應於不同層之接觸孔之情形時之各 步驟之截面構造之一例。以下，對分別對應於字元線WL0~WL7之接觸孔之加工方法之一例進行說明。
圖26顯示於第1實施形態中使用圖8所說明之半導體記憶體1之製造步驟中，步驟S12中之硬罩HM之形成結束後之狀態。具體而言，將層間絕緣膜41與置換材40交替地積層，且於最上層之層間絕緣膜41上形成有硬罩HM。另，於圖26~圖29中，省略了較最下層之層間絕緣膜41更為下層之構成、及最上層之層間絕緣膜41與硬罩HM之間之構成之圖示。且，於圖26中，分別顯示供形成分別對應於字元線WL0~WL7之接觸孔之區域。自圖26所示之狀態開始加工分別對應於字元線WL0~WL7之接觸孔。
首先，將光阻層PEP0圖案化，如圖27所示，藉由各向異性蝕刻加工硬罩HM。具體而言，於硬罩HM上形成光阻層PEP0。且，利用光微影法將分別對應於字元線WL0~WL7之接觸孔之圖案轉印到光阻層PEP0，該圖案於光阻層PEP0中開口。
若將經圖案化之光阻層PEP0作為遮罩執行各向異性蝕刻，則硬罩HM以分別對應於字元線WL0~WL7之接觸孔之形狀開口。且，將該硬罩HM作為遮罩對最上層之層間絕緣膜41進行各向異性蝕刻，基於硬罩HM之形狀而露出最上層之置換材40之上表面。將用作遮罩之光阻層PEP0於該各向異性蝕刻之後去除。
其次，將光阻層PEP1圖案化，如圖28所示，藉由各向異性蝕刻加工1組置換材40及層間絕緣膜41。具體而言，以覆蓋形成於硬罩HM之圖案之方式形成光阻層PEP1。且，利用光微影法，將包含分別對應於字元線WL0、WL2、WL4、及WL6之接觸孔之圖案轉印到光阻層PEP1，該圖案 於光阻層PEP1開口。另，於以下之說明中，光阻層PEP開口之底面之內徑可以與形成於硬罩HM之接觸孔之形狀一致，亦可大於形成於硬罩HM之接觸孔之形狀。
且，若將經圖案化之光阻層PEP1作為遮罩而執行各向異性蝕刻，則於分別對應於字元線WL0、WL2、WL4、及WL6之接觸孔之區域，自開口部之底面對1組之置換材40及層間絕緣膜41進行蝕刻。另一方面，分別對應於字元線WL1、WL3、WL5及WL7之接觸孔之區域由於被光阻層PEP1覆蓋，故不被蝕刻。用作遮罩之光阻層PEP1於該各向異性蝕刻之後被去除。
其次，將光阻層PEP2圖案化，如圖29所示，藉由各向異性蝕刻加工2組置換材40及層間絕緣膜41。具體而言，於硬罩HM上形成光阻層PEP2。且，利用光微影法，將包含分別對應於字元線WL0、WL1、WL4、及WL5之接觸孔之圖案轉印到光阻層PEP2，該圖案於光阻層PEP2中開口。
且，若將經圖案化之光阻層PEP2作為遮罩執行各向異性蝕刻，則於分別對應於字元線WL0、WL1、WL4、及WL5之區域，自開口部對2組之置換材40及層間絕緣膜41進行蝕刻。另一方面，分別對應於字元線WL2、WL3、WL5、WL6及WL7之接觸孔之區域由於被光阻層PEP2覆蓋，故不被蝕刻。將用作遮罩之光阻層PEP2於該各向異性蝕刻之後去除。
其次，將光阻層PEP3圖案化，如圖30所示，藉由各向異性蝕刻加工4組置換材40及層間絕緣膜41。具體而言，於硬罩HM上形成光阻層PEP3。且，利用光微影法將分別對應於字元線WL0、WL1、WL2、及 WL3之接觸孔之圖案轉印到光阻層PEP3，該圖案於光阻層PEP3中開口。
且，若將經圖案化之光阻層PEP3作為遮罩執行各向異性蝕刻，則於分別對應於字元線WL0、WL1、WL2、及WL3之區域，自開口部對4組之置換材40及層間絕緣膜41進行蝕刻。另一方面，分別對應於字元線WL4、WL5、WL6及WL7之接觸孔之區域由於被光阻層PEP3覆蓋，故不被蝕刻。將用作遮罩之光阻層PEP3於該各向異性蝕刻之後去除。
如上所述，於第2實施形態中之接觸孔之加工方法中，例如於硬罩HM之加工後，實施共計3次包含光微影及各向異性蝕刻之加工，藉此分別形成對應於不同之8層之接觸孔。
以下之表1係顯示第2實施形態之接觸孔之加工方法之一例之圖表。
表1顯示用來形成比上述更多之對應於接觸層之接觸孔之加工方法之一例。於表1中，示出蝕刻之層數、加工次數、及接觸層之編號，對於該加工中經實施各向異性蝕刻之部位註記「○」。另，所謂接觸層係對應於藉由硬罩HM加工後之蝕刻而使接觸孔開口之目標層，且自上層起依次分配編號。
例如，如表1所示，於第1次加工中，硬罩HM與對應於最上層之接觸 層之接觸孔開口。於第2次加工中，藉由對1對(20)置換材40及層間絕緣膜41進行蝕刻，可形成分別對應於不同之2層之接觸孔。於第3次加工中，藉由對2對(21)置換材40及層間絕緣膜41進行蝕刻，可形成分別對應於不同之4層之接觸孔。於第4次加工中，藉由對4對(22)置換材40及層間絕緣膜41進行蝕刻，可形成分別對應於不同之8層之接觸孔。於第5次加工中，藉由對8對(23)置換材40及層間絕緣膜41進行蝕刻，可形成分別對應於不同之16層之接觸孔。如此，硬罩HM及最上層之層間絕緣膜41藉由第1次加工而開口之後，以第k次(k為1以上之整數)之加工對2k-1組之置換材40及層間絕緣膜41進行蝕刻，藉此，可形成分別對應於2k層之接觸孔。
[2-2]第2實施形態之效果
如上所述，於第2實施形態之半導體記憶體1之製造方法中，例如如表1所示般變更使蝕刻進行之接觸孔之組合，而適當同時進行對應於不同層之接觸孔之加工。
其結果，於製造具有2k層之字元線WL之三維NAND型快閃記憶體之情形時，第2實施形態之半導體記憶體1之製造方法藉由至少實施k+1次光微影及蝕刻之組，可分別形成對應於2k層之字元線WL之接觸孔。
因此，於第2實施形態中之半導體記憶體1之製造方法中，可減少光阻層之塗布、利用光微影進行之圖案形成、蝕刻等一連串處理之次數，因此可削減半導體記憶體1之製造成本。
又，於第2實施形態之半導體記憶體1之製造方法中，藉由利用光阻層將適宜進行加工之部位開口，而將相同之硬罩HM作為導件，同時進行對應於不同層之接觸孔之加工。
其結果，於第2實施形態之半導體記憶體1之製造方法中，由於加工 接觸孔所使用之遮罩之形狀不變，故可抑制由光微影引起之位置偏移及尺寸偏差之影響。
藉此，於第2實施形態之半導體記憶體1之製造方法中，接觸孔之開口容限擴大，可抑制接觸插塞CC之形成不良之產生。因此，第2實施形態之半導體記憶體1之製造方法可提高半導體記憶體1之良率。
[3]第3實施形態
第3實施形態之半導體記憶體1係於第1實施形態中所說明之半導體記憶體1之製造步驟中，對任意配線層中之置換材40應用不同之材料，並將該材料用作蝕刻終止層。以下，對於第3實施形態之半導體記憶體1，針對與第1及第2實施形態之半導體記憶體1不同之方面進行說明。
[3-1]半導體記憶體1之構造
圖31顯示第3實施形態之半導體記憶體1之胞區域AR1、引出區域AR2、及周邊區域AR3之截面構造之一例。另，於圖31中，省略胞區域AR1及引出區域AR2之詳細構造而顯示。
周邊區域AR3係供形成例如於第1實施形態中使用圖1所說明之定序器13等之區域。且，於周邊區域AR3中，於半導體基板20之上方，例如複數個置換材40及54設置於分別對應於導電體22~導電體31之配線層。具體而言，於周邊區域AR3中，例如於設置有對應於字元線WL3之導電體26之配線層設置著置換材54。
置換材54於半導體記憶體1之製造步驟中作為蝕刻終止層使用，例如使用氧化鋁等具有高介電常數之金屬氧化膜。而且，作為置換材54，為了盡量不對於胞區域AR1中形成半導體柱MH之記憶體孔之開口、以及引出區域AR2中之接觸孔加工帶來影響，較佳為例如於第1實施形態中使用圖8 所說明之步驟S19中之置換處理時可與置換材40(例如，氮化矽SiN)同時去除之3nm以下之膜。
如上所述，第3實施形態之半導體記憶體1於周邊區域AR3中包含積層構造體(第2積層部)，該積層構造體(第2積層部)包含交替地積層之置換材40及層間絕緣膜、以及與置換材40及層間絕緣膜之任一者均為不同材料之置換材54。又，於周邊區域AR3中設置有置換材54之層，與於胞區域AR1及引出區域AR2中設置有導電體23~31之任一者之層相同。
另，於周邊區域AR3，為了與例如形成於半導體基板20上之電路連接，亦可以形成開口部。即，於周邊區域AR3，於此種開口部以外之區域殘留著用作置換材54之金屬氧化膜。由於第3實施形態之半導體記憶體1之其他構成與第1實施形態之半導體記憶體1之構成相同，故省略說明。
[3-2]半導體記憶體1之製造方法
第3實施形態之半導體記憶體1之製造方法之流程圖與例如於第1實施形態中使用圖8所說明之流程圖相同。圖32~圖35顯示第3實施形態之半導體記憶體1之各製造步驟之截面構造之一例。
於第3實施形態中之步驟S10中，與第1實施形態同樣地，於絕緣體39上交替地積層置換材40與層間絕緣膜41，將一部分的置換材40置換成置換材54。換言之，將用來形成字元線WL等之置換材與層間絕緣膜交替地積層之步驟包含：積層置換材40(例如氮化矽)作為置換材之步驟，以及積層置換材54(例如氧化鋁)作為置換材之步驟。例如，如圖32所示，自下層起第4層之置換材40被置換為置換材54。
其次，與第1實施形態同樣地處理步驟S11~S17，如圖33所示，例如於引出區域AR2中形成接觸插塞CC等。圖33所示之保護膜45係於接觸 插塞CC形成後以覆蓋接觸插塞CC之上表面之方式形成之絕緣膜。保護膜45對應於於例如第1實施形態中所說明之、圖15等所示之保護膜42及43等。
另，於加工對應於接觸插塞CC之接觸孔時，將置換材54適當用作蝕刻終止層。
其次，與第1實施形態同樣地處理步驟S18，如圖34所示，例如於胞區域AR1中形成狹縫SLT。
其次，與第1實施形態同樣地處理步驟S19，如圖35所示，例如將胞區域AR1及引出區域AR2中之置換材40及54置換成對應於字元線WL等之金屬材料。
具體而言，首先經由狹縫SLT進行濕式蝕刻，藉此去除胞區域AR1及引出區域AR2中之置換材40及54。由於狹縫SLT未形成於例如周邊區域AR3，故設置於周邊區域AR3之置換材40及54不會藉由濕式蝕刻被去除而就此殘留。且，如圖35所示，將對應於字元線WL等之金屬材料形成於先前形成有置換材40及54之空間。其後，將形成於狹縫SLT內及保護膜45上之金屬材料藉由蝕刻等去除。
如上所述，於第3實施形態之半導體記憶體1中，即使於製造半導體記憶體1後，置換材54亦殘留於周邊區域AR3。由於第3實施形態之半導體記憶體1之其他製造步驟與第1實施形態之半導體記憶體1之製造步驟相同，故省略說明。
[3-3]第3實施形態之效果
如上所述，於第3實施形態之半導體記憶體1之製造步驟中，插入與置換材40同樣地可藉由濕式蝕刻去除之置換材54，且將置換材54用作蝕 刻終止層。
藉此，於第3實施形態之半導體記憶體1之製造方法中，可提高將接觸孔開口之情形時之蝕刻之控制性。因此，第3實施形態之半導體記憶體1之製造方法可抑制接觸孔加工時之缺陷產生，故可提高半導體記憶體1之良率。
另，於半導體記憶體1之製造步驟中使用之置換材40及層間絕緣膜41之積層構造中，亦可插入複數個置換材54。例如，當作為字元線WL而積層之導電體之數量變多，且加工更深之接觸孔之情形時，適當增加置換材54之層數並插入適當之層。藉此，第3實施形態之半導體記憶體1之製造方法可進一步提高蝕刻之控制性。
[4]第4實施形態
第4實施形態係關於一次加工分別對應於接觸插塞CC及HU、以及支持柱HR之孔之情形時之半導體記憶體1之構造及製造方法。以下，對於第4實施形態之半導體記憶體1，針對與第1~第3實施形態之半導體記憶體1不同之方面進行說明。
[4-1]半導體記憶體1之構造
圖36顯示第4實施形態之半導體記憶體1之引出區域AR2之詳細俯視佈局之一例，對應於於第1實施形態中使用圖5所說明之引出區域AR2中之俯視佈局。
如圖36所示，於第4實施形態中設置於引出區域AR2之支持柱HR係以不與對應於接觸插塞CC之間隔件SP、及對應於接觸插塞HU之間隔件SP分別接觸之方式配置。另，引出區域AR2中之接觸插塞CC及HU、以及支持柱HR之配置並不限定於此。例如，第4實施形態中之引出區域AR2之 俯視佈局可如第1實施形態中使用圖4所說明般，將1組接觸插塞CC及HU設置於相同之串單元SU，亦可以設置於不同之串單元SU。
又，於第4實施形態中，支持柱HR亦可以設置成其他形狀。圖37及圖38顯示第4實施形態之半導體記憶體1之引出區域AR2中之詳細俯視佈局之一例。於圖37及圖38中，相對於圖36所示之引出區域AR2之俯視佈局，分別變更了支持柱HR之俯視形狀。
如圖37所示，支持柱HR之俯視形狀亦可以是橢圓形。如圖37所示之示例中，俯視形狀為橢圓形之支持柱HR於X方向上排列，且於相鄰之支持柱HR之間配置有接觸插塞CC。
如圖38所示，支持柱HR之俯視形狀亦可以是圓形與線狀之組合。於圖38所示之示例中，於Y方向上相鄰之接觸插塞CC之間，配置著沿X方向延伸之線狀支持柱HR。即，於圖38所示之示例中，支持柱HR設置成於X方向及Z方向上伸展之板狀。
使用圖36~圖38所說明之支持柱HR之俯視形狀及配置可加以組合。作為支持柱HR之形狀，可以組合點狀、橢圓形狀、線狀，亦可進而以不同之形狀設置。另，配置於接觸插塞CC周圍之支持柱HR之徑設置成較例如接觸插塞CC及HU中之間隔件SP之膜厚之2倍更窄。所謂支持柱HR之徑係例如於支持柱HR之俯視形狀為點狀之情形時對應於其徑，於橢圓狀之情形時對應於其短徑，於線狀之情形時對應於其線寬。
又，作為支持柱HR之設計條件，除了不與對應於接觸插塞CC及HU之間隔件SP接觸以外，亦不以於Y方向上橫跨1個串單元SU之方式形成。即，於各串單元SU中，只要沿X方向延伸之各種導電體不被支持柱HR分斷即可。
第4實施形態之半導體記憶體1之其他構造由於與第1實施形態之半導體記憶體1之構造相同，故省略說明。
[4-2]半導體記憶體1之製造方法
圖39顯示第4實施形態之半導體記憶體1之製造方法之流程圖之一例，圖40~圖45顯示半導體記憶體1之各製造步驟之截面構造之一例。以下，對於自用來形成字元線WL等之置換材/絕緣體之積層到形成接觸插塞CC為止之過程，著眼於分別對應於選擇閘極線SGS及字元線WL4之接觸插塞CC進行說明。
首先，與第1實施形態同樣地，執行步驟S10~S12之處理，將半導體記憶體1加工成與第1實施形態中所說明之圖12相同之狀態。且，當步驟S12之處理結束時，移至步驟S30之處理。
於步驟S30中，藉由光微影及各向異性蝕刻，如圖40所示，於引出區域AR2內一次加工對應於接觸插塞CC之接觸孔、對應於接觸插塞HU之接觸孔、及對應於支持柱HR之孔。
例如，用來形成對應於選擇閘極線SGS之接觸插塞CC之接觸孔HL0係以自保護膜42開口至對應於選擇閘極線SGS之導電體22而將該導電體22露出之方式形成。用來形成對應於字元線WL4之接觸插塞CC之接觸孔HL1係以自保護膜42開口至對應於字元線WL4之置換材40而將該置換材40露出之方式形成。對應於接觸插塞HU之接觸孔HL3係以自保護膜42開口至導電體38而將該導電體38露出之方式形成。對應於支持柱HR之孔HL2開口到例如導電體22。作為對應於接觸插塞CC及HU以及支持柱HR之孔之加工條件，使用例如SiO/SiN之選擇性階段性蝕刻。
如此，於第4實施形態中，同時加工分別對應於接觸插塞CC、接觸 插塞HU、及支持柱HR之孔。於一次加工對應於各層之孔時，應用例如第2實施形態中所說明之半導體記憶體1之製造方法。
另，分別對應於接觸插塞CC、接觸插塞HU、及支持柱HR之孔之開口面積之總計，設計為在半導體記憶體1之1個晶片內之佔有率計為例如0.5%以上。
換言之，半導體記憶體1之1個晶片內之複數個接觸插塞CC及周圍之間隔件SP之面積、複數個接觸插塞HU及周圍之間隔件SP之面積、以及複數個支持柱HR之面積之總計，設計為佔有率為例如0.5%以上。
同樣地，對應於接觸插塞CC、接觸插塞HU、及支撐柱HU之孔之加工中使用之硬罩HM加工時之光微影步驟之開口率，與上述佔有率同樣地設計為例如0.5%以上。
另，於本說明書中，「面積」是由例如形成於接觸孔內之接觸插塞CC及間隔件SP之上表面之面積、形成於接觸孔內之接觸插塞HU及間隔件SP之上表面之面積、以及支持柱HR之上表面之面積而定義。又，「面積」亦可由與基板表面平行之截面中之分別對應於接觸插塞CC及HU、以及支持柱HR之各孔之截面積而定義。
於步驟S31中，如圖41所示，於對應於接觸插塞CC之接觸孔HL0及HL1之內壁、與對應於接觸插塞HU之接觸孔HL3之內壁形成間隔件SP。間隔件SP之膜厚設計為例如50nm以上且150nm以下。此時，於孔HL2中亦埋入與間隔件SP相同之材料，而形成支持柱HR。且，將形成於接觸孔HL0、HL1及HL3之底面之間隔件SP藉由RIE等各向異性蝕刻去除。
於步驟S32中，如圖42所示，形成構成接觸插塞CC及HU之導電體。具體而言，執行沈積對應於接觸插塞CC及HU之金屬之處理，於沈積金屬 後，藉由CMP等將構造體之上表面平坦化。於是，形成於接觸孔HL0內部之接觸插塞CC成為於其底面與導電體22相接之構造，形成於接觸孔HL1內部之接觸插塞CC成為於其底面與對應之置換材40相接之構造，形成於接觸孔HL3內部之接觸插塞HU成為於其底面與導電體38相接之構造。且，將沈積於接觸孔HL0、HL1及HL3外之金屬去除。
於步驟S33中，如圖43所示，形成對於接觸插塞CC及HU之保護膜43，且加工出對應之狹縫SLT。
於步驟S34中，如圖44所示，執行各種配線之置換處理。具體而言，首先藉由經由狹縫SLT進行濕式蝕刻而去除置換材40。置換材40被去除後之構造體藉由例如半導體柱MH、接觸插塞HU及支持柱HR而維持其立體構造。然後，將對應於字元線WL等之金屬材料形成於先前形成有置換材40之空間。將形成於狹縫SLT內及保護膜43上之金屬材料藉由例如CMP等去除。
於步驟S35中，如圖45所示，於狹縫SLT內形成絕緣膜。由於第4實施形態之半導體記憶體1之其他製造步驟與第1實施形態之半導體記憶體1相同，故省略說明。
[4-3]第4實施形態之效果
於第4實施形態之半導體記憶體1之製造方法中，一次加工分別對應於接觸插塞CC、接觸插塞HU、以及支持柱HR之孔。且，第4實施形態之半導體記憶體1係以一次加工之孔面積之總計在半導體記憶體1之1個晶片內之佔有率計為例如0.5%以上之方式設計。
藉此，於第4實施形態中之半導體記憶體1之製造方法中，可提高孔加工時之階段性蝕刻中之EPD之精度。若EPD之精度提高，則階段性蝕刻 中之接觸孔之形成精度提高。
其結果，於第4實施形態之半導體記憶體1中，可抑制例如因接觸孔穿過所需之層而與不同層接觸所引起之短路不良、或因接觸孔未到達至所需之層而引起之開路不良等之產生。因此，第4實施形態之半導體記憶體1可抑制由接觸孔引起之不良，自而可提高半導體記憶體1之良率。
又，於第4實施形態之半導體記憶體1中，如使用圖36~圖38所說明，可使用各種形狀之支持柱HR。於該情形時，於第4實施形態之半導體記憶體1中，可進一步增大對應於支持柱HR之孔之面積，而如上述般可進一步增大一次加工之孔面積之佔有率。即，於第4實施形態之半導體記憶體1中，藉由變更支持柱HR之形狀，可進一步提高階段性蝕刻中之EPD之精度，而可進一步抑制由接觸孔引起之不良。
又，於第4實施形態之半導體記憶體1中，藉由變更支持柱HR之形狀，可提高支持柱HR之配置密度。藉此，於第4實施形態之半導體記憶體1之製造方法中，與第1實施形態同樣地，可抑制於各種配線之置換處理時因無法維持串單元SU之構造而產生之配線間之短路不良，故可提高半導體記憶體1之良率。
另，以上所說明之第4實施形態中之半導體記憶體1之製造方法於執行SiO/金屬之階段性蝕刻之情形時亦有效。例如，半導體記憶體1有時不執行使用步驟S34所說明之置換處理，而直接形成SiO/金屬之積層部。於此種情形時，亦能藉由一次加工孔時應用第4實施形態中所說明之一次加工方法而提高EPD之精度。
又，於此種構造中，半導體記憶體1有時會於形成SiO/金屬之積層部之後，自狹縫SLT去除SiO且使字元線WL間氣隙化。於此種情形時，支持 柱HR亦作為形成串單元SU之構造體之柱發揮功能，可抑制構造體之變形。
如上所述，半導體記憶體1即使於其製造步驟中直接形成SiO/金屬之積層部之情形時，亦能藉由應用第4實施形態中所說明之孔之一次加工方法而提高良率。
[5]變化例等
實施形態之積層配線構造體具備：積層部，其將第1導電體與第1絕緣體交替地積層，且包含含有記憶胞之第1區域、以及與第1區域不同之第2區域；複數個第1接觸插塞<CC>，其等於第2區域內，形成於自第1積層部之最上層各自到達至第1導電體之複數個第1孔內，且側面由第1絕緣膜<SP>覆蓋；以及複數個柱<HR>，其等於第2區域內，於積層部之積層方向穿過積層部內，且由第2絕緣體形成。藉由將該積層配線構造體應用於半導體記憶體之構造，可縮小半導體記憶體之晶片面積。
另，於上述實施形態中，以接觸插塞CC及HU以及支持柱HR之側面為垂直之方式表示，但接觸插塞CC及HU以及支持柱HR之形狀亦可成為例如中途鼓起之桶形、徑朝上逐漸變大之錐形、或者徑朝下逐漸變大之倒錐形。
又，於上述實施形態中，以接觸插塞CC及HU之上表面形成為點狀之情形為例進行了說明，但並不限定於此。例如，接觸插塞CC及HU亦可各自形成為溝槽形狀。如此，藉由適當變更接觸插塞CC及HU之形狀，可如第4實施形態中說明般，提高接觸孔形成時之階段性蝕刻中之EPD之精度。
又，於上述實施形態中，以將形成接觸插塞CC之接觸孔形成至對應 之置換材40之表面、將形成接觸插塞HU之接觸孔形成至對應之導電體38之表面、將狹縫SLT形成到導電體21之表面之情形為例進行了說明，但並不限定於此。例如，於形成該等接觸孔及狹縫SLT時，亦可進行過蝕刻。即，接觸孔之底面及狹縫SLT之底面不僅形成於導電體之表面，有時亦形成於導電體中。如此，藉由於接觸孔加工時進行過蝕刻，可更確實地將接觸插塞與連接接觸插塞之導電體電性連接。
另，於第1實施形態中，以支持柱HR形成為圓柱狀之情形為例進行了說明，但並不限定於此。例如，第1實施形態中之支持柱HR之俯視形狀可如第4實施形態中使用圖36~圖38所說明之橢圓形狀，亦可為線狀，抑或可為該等之組合。於第1實施形態中應用此種形狀之支持柱HR之情形時，容許接觸插塞CC之間隔件SP與支持柱HR重疊。
另，於第1實施形態中，作為半導體記憶體1之製造方法，，舉例說明於步驟S14中，於例如對應於接觸插塞CC之接觸孔HL0及HL1之內壁形成間隔件SP，於較間隔件SP靠內側形成犧牲材SS，但並不限定於此。
以下，使用圖46對於第1實施形態中所說明之製造方法之變化例進行說明。圖46顯示第1實施形態之變化例之半導體記憶體之製造步驟之一例。
於變化例中之半導體記憶體1之製造方法中，取代第1實施形態中使用圖8及圖14所說明之於步驟S14中形成之犧牲材SS，而如圖46所示般形成接觸插塞CC。
具體而言，於步驟S14中，於例如對應於接觸插塞CC之接觸孔HL0及HL1之內壁形成間隔件SP。然後，將形成於接觸孔HL0及HL1底面之間隔件SP藉由RIE等各向異性蝕刻去除。藉此，接觸孔HL0底面之導電體22 露出，且接觸孔HL1底面之置換材40露出。
其後，於接觸孔HL0及HL1各自之內部，形成構成接觸插塞CC之導電體。具體而言，執行沈積對應於接觸插塞CC之金屬之處理，於沈積金屬之後，藉由CMP等將構造體之上表面平坦化。於是，形成於接觸孔HL0及HL1內部之接觸插塞CC成為於其底面與對應之導電體相接之構造，沈積於接觸孔HL0及HL1外之金屬被去除。
而且，於變化例之半導體記憶體1之製造方法中，藉由進行圖8所示之步驟S15~S20之處理，可形成字元線WL以及選擇閘極線SGS及SGD、及連接於該等配線之接觸插塞CC及HU。如此，於變化例之半導體記憶體1之製造方法中，由於在步驟S14之階段形成接觸插塞CC，故省略圖8所示之步驟S21~S23之處理。
於使用以上所說明之變化例之半導體記憶體1之製造方法之情形時，亦能形成與第1實施形態中所說明之半導體記憶體1相同之構造。
另，於上述實施形態中，對三維地配置具有電荷蓄積層之記憶胞電晶體MT之構成之半導體記憶體1進行了說明，但並不限定於此。上述實施形態中所說明之引出區域AR2之構造及製造步驟，亦可應用於其他半導體存儲裝置。例如，上述實施形態中所說明之引出區域AR2之構造及製造步驟可以應用於三維地配置相變記憶胞之構成之半導體記憶裝置，亦可應用於三維地配置使用強介電薄膜材料之記憶胞之構成之半導體記憶裝置。
另，於本說明書中，「連接」表示電性連接，不排除例如其間介隔其他元件之情況。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他 各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、及變更。該等實施形態及其變化係含在發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
本申請案主張日本專利申請案2017-181288號(申請日：2017年9月21日)之優先權。該申請案之全文以引用的方式併入本文中。

Claims (20)

  1. 一種積層配線構造體，其具備： 第1積層部，其將第1導電體與第1絕緣體交替積層，且包含含有記憶胞之第1區域、以及與上述第1區域不同之第2區域； 複數個第1接觸插塞，其等於上述第2區域內，形成於自上述第1積層部之最上層各自到達至上述第1導電體之複數個第1孔內，且側面由第1絕緣膜覆蓋；及 複數根柱，其等於上述第2區域內，於上述第1積層部之積層方向穿過上述第1積層部內，且由第2絕緣體形成。
  2. 如請求項1之積層配線構造體，其中 上述複數根柱包含與上述第1接觸插塞之外周相距之間隔在上述第1絕緣膜之膜厚範圍內者。
  3. 如請求項2之積層配線構造體，其中 上述柱之上表面至下表面之間隔，較上述第1接觸插塞之上表面至下表面之間隔更長。
  4. 如請求項1之積層配線構造體，其中 進而具備複數個第2接觸插塞，其等形成於貫通上述第1積層部之複數個第2孔內，且側面被第2絕緣膜覆蓋。
  5. 如請求項4之積層配線構造體，其中 1個上述第2接觸插塞與1個上述第1接觸插塞電性連接。
  6. 如請求項4之積層配線構造體，其中 上述柱之徑較上述第1絕緣膜之膜厚之2倍更窄，且較上述第2絕緣膜之2倍更窄。
  7. 如請求項1之積層配線構造體，其中 上述複數根柱包含：與形成有上述第1積層部之基板之表面平行之面之剖面形狀為點狀者。
  8. 如請求項1之積層配線構造體，其中 上述複數根柱包含：與形成有上述第1積層部之基板之表面平行之面之剖面形狀為橢圓形狀者。
  9. 如請求項1之積層配線構造體，其中 上述複數根柱包含：與形成有上述第1積層部之基板之表面平行之面之剖面形狀為線狀者。
  10. 一種半導體裝置，其於晶片內具備如請求項2之積層配線構造體，且 與形成有上述第1積層部之基板之表面平行之剖面之、分別形成有上述第1接觸插塞與上述第1絕緣膜之面積之總計占晶片面積中之0.5%以上。
  11. 一種半導體裝置，其於晶片內具備如請求項4之積層配線構造體，且 與形成有上述第1積層部之基板之表面平行之剖面之、分別形成有上述第1及第2接觸插塞、上述第1及第2絕緣膜、以及上述柱之面積之總計占晶片面積中之0.5%以上。
  12. 一種半導體裝置，其具備如請求項1之積層配線構造體，且 包含上述第1區域、及形成於上述第1區域周邊之第3區域； 於上述第3區域中包含第2積層部，上述第2積層部包含交替地積層之第1膜及第2膜、以及與該等第1膜及第2膜不同之第3膜； 上述第3膜於上述第2積層部中，位於與上述第1積層部中設置有上述第1導電體之層對應之層。
  13. 如請求項12之半導體裝置，其中 上述第3膜為金屬氧化膜。
  14. 一種積層配線構造體之製造方法，其具備： 形成將置換材與第1絕緣體交替積層而成之積層部； 形成各自自上述積層部之最上層到達至上述置換材之複數個第1孔； 於上述複數個第1孔之側壁形成絕緣膜，且於較該絕緣膜更內側埋入第1材料； 將自上述積層部之最上層到達至最下層之複數個第2孔以其至少1者與上述絕緣膜重疊之方式形成； 於上述複數個第2孔中埋入第2絕緣體；以及 於上述複數個第2孔中埋入上述第2絕緣體後，去除上述置換材，於先前設置有上述置換材之空間形成第1導電體。
  15. 如請求項14之積層配線構造體之製造方法，其中進而具備： 自上述複數個第1孔內分別去除上述第1材料，於去除上述第1材料後之複數個第1孔內埋入第2導電體。
  16. 如請求項14之積層配線構造體之製造方法，其中，上述複數個第1孔之形成包含： 於上述積層部之上方形成硬罩； 使上述硬罩以上述複數個第1孔之形狀開口； 於上述開口之硬罩上形成光阻層，且使上述複數個第1孔中之至少2個上述第1孔之部分開口；以及 將上述開口之光阻層作為遮罩，同時進行對應於不同之上述置換材之至少2個上述第1孔之加工。
  17. 如請求項14之積層配線構造體之製造方法，其中包含： 於上述積層部中，積層與上述第1絕緣體不同之第1膜以及積層與上述第1絕緣體及上述第1膜不同之第2膜，作為上述置換材。
  18. 一種積層配線構造體之製造方法，其具備： 形成將置換材與第1絕緣體交替地積層而成之積層部； 一次加工自上述積層部之最上層各自到達至上述置換材之複數個第1孔、以及自上述積層部之最上層到達至最下層之複數個第2孔； 於上述複數個第1孔之側壁形成絕緣膜，且於上述複數個第2孔中埋入上述絕緣膜； 於上述複數個第2孔中埋入上述絕緣膜後，去除上述置換材，於先前設置有上述置換材之空間形成第1導電體；以及 將第2導電體埋入於側壁形成有上述絕緣膜之複數個第1孔內。
  19. 如請求項18之積層配線構造體之製造方法，其中於上述一次加工中包含： 於上述積層部之上方形成硬罩； 使上述硬罩以上述複數個第1孔之形狀與上述複數個第2孔之形狀開口； 於上述開口之硬罩上形成光阻層，使上述複數個第1孔中之至少2個上述第1孔之部分開口；及 將上述開口之光阻層作為遮罩，同時進行對應於不同之上述置換材之至少2個上述第1孔之加工。
  20. 如請求項18之積層配線製造體之製造方法，其中包含： 於上述積層部中，積層與上述第1絕緣體不同之第1膜以及積層與上述第1絕緣體及上述第1膜不同之第2膜，作為上述置換材。
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