JP2021132187A - 半導体記憶装置の製造方法 - Google Patents

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Abstract

【課題】コンタクトをより確実に導電層と接続させること。【解決手段】実施形態の半導体記憶装置１の製造方法は、積層体ＬＭｓ上に、第１の開口部ＯＰｍおよび複数の第２の開口部ＯＰｃを有する第１のマスクパターンＨＭを形成し、複数の第２の開口部ＯＰｃのうち一部の第２の開口部ＯＰｃを覆う第２のマスクパターンＰＲ２を形成し、第２のマスクパターンＰＲ２の端部を後退させて複数の第２の開口部ＯＰｃを順次露出させながら、第１のマスクパターンＨＭをマスクとして積層体ＬＭｓをエッチングして、第１の開口部ＯＰｍの位置に積層体ＬＭｓ内を積層体ＬＭｓの積層方向に延びる第１のホールＭＨを形成し、複数の第２の開口部ＯＰｃの位置に積層体ＬＭｓ内を互いに異なる深さで積層方向に延び、複数の第１の層ＮＬのうち、それぞれ階層の異なる第１の層ＮＬまで到達する複数の第２のホールＣＨを形成する。【選択図】図１０

Description

本発明の実施形態は、半導体記憶装置の製造方法に関する。
３次元不揮発性メモリでは、積層された複数の導電層に対してメモリセルが３次元に配置される。複数の導電層が階段状に引き出された各段に、これらの導電層と接続されるコンタクトが配置されることがある。この場合、階段状となった各段からコンタクトの位置が外れると、導電層とコンタクトとを接続させることができない場合がある。
特開２０１９−０５７６２３号公報
一つの実施形態は、コンタクトをより確実に導電層と接続させることができる半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置の製造方法は、複数の第１の層が互いに離間して積層された積層体を形成し、前記積層体上に、第１の開口部および複数の第２の開口部を有する第１のマスクパターンを形成し、前記複数の第２の開口部のうち一部の第２の開口部を覆う第２のマスクパターンを形成し、前記第２のマスクパターンの端部を後退させて前記複数の第２の開口部を順次露出させながら、前記第１のマスクパターンをマスクとして前記積層体をエッチングして、前記第１の開口部の位置に前記積層体内を前記積層体の積層方向に延びる第１のホールを形成し、前記複数の第２の開口部の位置に前記積層体内を互いに異なる深さで前記積層方向に延び、前記複数の第１の層のうち、それぞれ階層の異なる第１の層まで到達する複数の第２のホールを形成する。
図１は、実施形態にかかる半導体記憶装置の構成例を示す模式図である。 図２は、実施形態にかかる半導体記憶装置の引き出し部の構成例を示す透視斜視図である。 図３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す模式図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のＹ方向に沿う断面図であり、図１（ｃ）は半導体記憶装置１の平面図である。ただし、図１（ａ）〜（ｃ）においては、ピラーＰＬの上層配線等が省略されている。
図１に示すように、半導体記憶装置１は、下部構造ＵＳ上に、導電層としてのワード線ＷＬと、絶縁層ＯＬとが交互に複数積層された積層体ＬＭを備える。下部構造ＵＳは、例えばシリコン基板等の基板またはソース線等である。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えばＳｉＯ２層等である。図示しないソース線は例えばポリシリコン層等である。
なお、図１（ａ）（ｂ）の例では、積層体ＬＭは９層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。
積層体ＬＭは、第１の領域としての積層体ＬＭの中央付近に、メモリセルＭＣが３次元に複数配置されたメモリ領域ＭＲを有する。積層体ＬＭは、第２の領域としての積層体ＬＭのＸ方向の端部付近に、異なる階層のワード線ＷＬを個々に引き出すための引き出し部ＳＳＲを有する。積層体ＬＭは、積層体ＬＭのＹ方向の端部付近に、ダミー階段部ＤＳＲを有する。
積層体ＬＭは、Ｘ方向に延びる帯状部としてのコンタクトＬＩでＹ方向に分割されている。コンタクトＬＩにより、メモリ領域ＭＲと引き出し部ＳＳＲとは、ブロックと呼ばれる複数の領域に区画される。
図１（ｃ）に示すように、積層体ＬＭのメモリ領域ＭＲには、図中、点線で示す絶縁部材ＳＨＥが、Ｘ方向に帯状に延びている。絶縁部材ＳＨＥは、コンタクトＬＩとＹ方向に交互に配置され、例えば最上層のワード線ＷＬより上方の導電層を選択ゲート線（不図示）のパターンに区画している。
図１（ｂ）に示すように、コンタクトＬＩは、積層体ＬＭを貫通して下部構造ＵＳに到達する。コンタクトＬＩは、コンタクトＬＩの側壁を覆う絶縁層５２を有する。絶縁層５２の内側には導電層２２が充填されている。絶縁層５２は例えばＳｉＯ２層等である。導電層２２は例えばポリシリコン層またはタングステン層等である。コンタクトＬＩの導電層２２は、図示しない上層配線と接続される。
上層配線に接続する導電層２２を有するコンタクトＬＩが、基板またはソース線等の下部構造ＵＳ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。ただし、コンタクトＬＩの代わりにＳｉＯ２層等の絶縁層が、積層体ＬＭをＹ方向に分割していてもよい。
メモリ領域ＭＲ内には、積層体ＬＭを貫通し、下部構造ＵＳに到達する複数のピラーＰＬが、マトリクス状に配置されている。
個々のピラーＰＬは、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層ＣＲは例えばＳｉＯ２層等である。
ピラーＰＬのチャネル層ＣＮは、図示しないビット線等の上層配線と接続される。個々のピラーＰＬが、電荷蓄積層であるＳｉＮ層等がトンネル層およびブロック層としてのＳｉＯ２層等の絶縁層によって囲まれたメモリ層ＭＥと、ビット線等に接続するチャネル層ＣＮとを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。
また、上述の絶縁部材ＳＨＥは、Ｙ方向に並ぶコンタクトＬＩ間のピラーＰＬのうち、例えば中央のピラーＰＬの上部に、そのピラーＰＬと交差するように形成される。これにより、絶縁部材ＳＨＥは、２つのコンタクトＬＩ間において、積層体ＬＭの最上層のワード線ＷＬの更に上方に配置された導電層（不図示）を、Ｙ方向に隣接する２つの選択ゲート線に分割している。
以上のように、メモリ領域ＭＲには複数のメモリセルＭＣが３次元に配置される。つまり、半導体記憶装置１は、例えば３次元不揮発性メモリとして構成される。
ダミー階段部ＤＳＲは、Ｙ方向においてメモリ領域ＭＲと隣接し、メモリ領域ＭＲへと向かって昇段していく階段状の構造を有する。ダミー階段部ＤＳＲの各段は、メモリ領域ＭＲにおける積層体ＬＭの上面の高さと略同じ高さになるよう、絶縁層５０で覆われている。なお、本明細書においては、ダミー階段部ＤＳＲの各段のテラス面が向いた方向を上方向と規定する。
図１（ａ）に示すように、引き出し部ＳＳＲには、積層体ＬＭを貫通し、下部構造ＵＳに到達する複数の柱状部ＨＲが、マトリクス状に配置されている。
個々の柱状部ＨＲは例えばピラーＰＬと略等しいサイズを有し、個々の柱状部ＨＲには例えばピラーＰＬと同様の材料が充填されている。すなわち、柱状部ＨＲは、外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。ダミー層ＭＥｄは例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層された層であり、ダミー層ＣＮｄは例えばアモルファスシリコン層またはポリシリコン層等であり、ダミー層ＣＲｄは例えばＳｉＯ２層等である。
柱状体ＨＲは、後述する半導体記憶装置１の製造工程において、製造途中の半導体記憶装置１が備える積層構造を支持する。
引き出し部ＳＳＲには、また、複数のコンタクトＣＣが配置されている。個々のコンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５１を有する。絶縁層５１の内側には導電層２１が充填されている。絶縁層５１は例えばＳｉＯ２層等である。導電層２１は例えばタングステン層等である。
複数のコンタクトＣＣは、積層体ＬＭ内を互いに異なる深さで積層方向に延び、それぞれ階層の異なるワード線ＷＬに到達する。より具体的には、これら複数のコンタクトＣＣは、例えばメモリ領域ＭＲから遠いほど、下層のワード線ＷＬに到達し、これらのワード線ＷＬと電気的に接続されている。
図１（ａ）に示す断面では、メモリ領域ＭＲへと向かって並ぶ４つのコンタクトＣＣが、それぞれ最下層のワード線ＷＬ、最下層から３番目のワード線ＷＬ、最下層から５番目のワード線ＷＬ、及び最下層から７番目のワード線ＷＬに接続されている。
図２は、実施形態にかかる半導体記憶装置１の引き出し部ＳＳＲの構成例を示す透視斜視図である。
図２に示すように、引き出し部ＳＳＲは、例えばメモリ領域ＭＲへと向かう２列のコンタクトＣＣを有する。上述のように、メモリ領域ＭＲに近付くほど、コンタクトＣＣは上層のワード線ＷＬと接続する。また、２列のコンタクトＣＣのうち、一方の列に属するコンタクトＣＣは、他方の列に属するコンタクトＣＣで、かつ、メモリ領域ＭＲからの距離が等しいコンタクトＣＣより、１層、上層のワード線ＷＬと接続する。
図２に示す例では、一方の列に属するコンタクトＣＣｂ，ＣＣｄ，ＣＣｆは、それぞれ最下層から２番目のワード線ＷＬｂ、最下層から４番目のワード線ＷＬｄ、及び最下層から６番目のワード線ＷＬｆに接続されている。また、他方の列に属するコンタクトＣＣａ，ＣＣｃ，ＣＣｅは、それぞれ最下層のワード線ＷＬａ、最下層から３番目のワード線ＷＬｃ、及び最下層から５番目のワード線ＷＬｅに接続されている。
このように、全ての階層のワード線ＷＬは、それぞれコンタクトＣＣに接続されている。そして、コンタクトＣＣは、図示しない上層配線と接続される。
上層配線に接続するコンタクトＣＣが、階層の異なるワード線ＷＬに接続されることで、高さ方向に並ぶメモリセルＭＣにそれぞれ接続されるワード線ＷＬを電気的に引き出すことができる。
なお、図１には示されないが、半導体記憶装置１は、例えば基板上に配置されるトランジスタを含む周辺回路を備える。周辺回路はメモリセルＭＣの動作に寄与する。
（半導体記憶装置の製造方法）
次に、図３〜図２４を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。
図３〜図２４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す図である。図３〜図１２の同一図番における（ａ）〜（ｃ）は、同じ処理工程中の異なる断面または平面を示す。図３〜図１２の（ａ）は図１（ａ）の部位に相当し、（ｂ）は図１（ｂ）の部位に相当し、（ｃ）は図１（ｃ）の部位に相当する。図１３〜図１８の同一図番における（ａ）（ｂ）は、同じ処理工程中の異なる断面を示す。図１３〜図１８の（ａ）は図１（ａ）の部位に相当し、（ｂ）は図１（ｂ）の部位に相当する。図１９〜図２３は、図１（ａ）の部位に相当する断面図であり、図２４は、図１（ａ）の部位に相当する断面の拡大図である。
図３（ａ）（ｂ）に示すように、基板またはソース線等の下部構造ＵＳ上に、複数の第１の層としての犠牲層ＮＬが互いに離間して積層された積層体ＬＭｓを形成する。より具体的には、犠牲層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭｓを形成する。犠牲層ＮＬは、例えばＳｉＮ層等の絶縁層であり、後に導電材料と置き換えられてワード線ＷＬとなる層である。
積層体ＬＭｓ上にはハードマスクＨＭｂｋを形成する。ハードマスクＨＭｂｋは、Ｏ２プラズマ等により除去されない層である。より具体的には、ハードマスクＨＭｂｋとして、例えばアモルファスシリコン層またはポリシリコン層等のシリコン系材料の層を用いることができる。なお、ハードマスクＨＭｂｋは、後にダミー階段部ＤＳＲとなる領域には形成されない。
ハードマスクＨＭｂｋ上には、例えばフォトレジスト層等にパターンが形成されたマスクパターンＰＲ１を形成する。マスクパターンＰＲ１は、後にダミー階段部ＤＳＲとなる領域の積層体ＬＭｓ上にも形成される。
マスクパターンＰＲ１は、後にメモリ領域ＭＲとなる領域のピラーＰＬに相当する位置に、ピラーＰＬと同程度のサイズの複数の開口部を有する。また、マスクパターンＰＲ１は、後に引き出し部ＳＳＲとなる領域のコンタクトＣＣに相当する位置に、コンタクトＣＣと同程度のサイズの複数の開口部を有する。また、マスクパターンＰＲ１は、後に引き出し部ＳＳＲとなる領域の柱状部ＨＲに相当する位置に、柱状部ＨＲと同程度のサイズの複数の開口部を有する。
なお、図３（ａ）〜（ｃ）には示されないが、この段階において、積層体ＬＭｓには既に絶縁部材ＳＨＥが形成されていてもよい。絶縁部材ＳＨＥは、例えば積層体ＬＭｓ（の更に上層の犠牲層および絶縁層）を途中まで貫通するよう形成された溝内に絶縁体を充填することで形成される。
図４（ａ）（ｂ）に示すように、マスクパターンＰＲ１をマスクとして、ハードマスクＨＭｂｋをエッチングし、マスクパターンＰＲ１が転写されたマスクパターンＨＭを形成する。その後、マスクパターンＰＲ１をＯ２プラズマアッシング等により剥離する。
第１のマスクパターンとしてのマスクパターンＨＭは、後にメモリ領域ＭＲとなる領域のピラーＰＬに相当する位置に、ピラーＰＬと同程度のサイズの複数の第１の開口部としての開口部ＯＰｍを有する。また、マスクパターンＨＭは、後に引き出し部ＳＳＲとなる領域のコンタクトＣＣに相当する位置に、コンタクトＣＣと同程度のサイズの複数の第２の開口部としての開口部ＯＰｃを有する。また、マスクパターンＨＭは、後に引き出し部ＳＳＲとなる領域の柱状部ＨＲに相当する位置に、柱状部ＨＲと同程度のサイズの複数の第３の開口部としての開口部ＯＰｈを有する。
図５（ａ）〜（ｃ）に示すように、例えばフォトレジスト層等にパターンが形成されたマスクパターンＰＲ２をマスクパターンＨＭ上等に形成する。第２のマスクパターンとしてのマスクパターンＰＲ２は、マスクパターンＨＭの一部を覆い、また、後にダミー階段部ＤＳＲとなる領域の積層体ＬＭｓ上にも形成される。
マスクパターンＨＭにおいて、後にメモリ領域ＭＲとなる領域においては開口部ＯＰｍが全て露出している。マスクパターンＨＭにおいて、後に引き出し部ＳＳＲとなる領域においては開口部ＯＰｈが全て露出している。ただし、複数の開口部ＯＰｃのうち、後にメモリ領域ＭＲとなる領域から最も遠い開口部ＯＰｃだけがマスクパターンＨＭから露出している。
図６（ａ）（ｂ）に示すように、マスクパターンＰＲ２，ＨＭをマスクとして、積層体ＬＭｓを所定深さまでエッチングする。つまり、両方のマスクパターンＰＲ２，ＨＭが共に開口している部分の積層体ＬＭｓをエッチングする。
これにより、後にメモリ領域ＭＲとなる領域には、例えば最下層から７番目の犠牲層ＮＬに到達する複数のメモリホールＭＨが形成される。後に引き出し部ＳＳＲとなる領域には、例えば最下層から７番目の犠牲層ＮＬに到達する複数のホールＨＬが形成される。後にメモリ領域ＭＲとなる領域から最も遠い位置には、例えば最下層から７番目の犠牲層ＮＬに到達するコンタクトホールＣＨが形成される。後にダミー階段部ＤＳＲとなる領域には、例えば最下層から７番目の犠牲層ＮＬまで掘り下げられた段を１段有する階段部ＤＳＲｓが形成される。
図７（ａ）〜（ｃ）に示すように、マスクパターンＰＲ２をＯ２プラズマ等により処理してスリミングする。これにより、マスクパターンＰＲ２の厚さが減ぜられるとともに、マスクパターンＰＲ２の各々の端部が後退する。すなわち、スリミングにより、後にメモリ領域ＭＲとなる領域側の端部が引き出し部ＳＳＲとなる領域側に向かって後退し、後に引き出し部ＳＳＲとなる領域の端部がメモリ領域ＭＲとなる領域に向かって後退し、後にダミー階段部ＤＳＲとなる領域の端部がメモリ領域ＭＲとなる領域に向かって後退したマスクパターンＰＲ２ａが形成される。
これにより、後に引き出し部ＳＳＲとなる領域においては、マスクパターンＨＭの複数の開口部ＯＰｃのうち、後にメモリ領域ＭＲとなる領域から２番目に遠い位置にある開口部ＯＰｃが新たに露出する。後にダミー階段部ＤＳＲとなる領域においては、積層体ＬＭｓの上面が新たに露出する。
図８（ａ）（ｂ）に示すように、マスクパターンＰＲ２ａ，ＨＭをマスクとして、積層体ＬＭｓを所定深さまでエッチングする。これにより、新たに露出した開口部ＯＰｃにおいては、例えば最下層から７番目の犠牲層ＮＬに到達するコンタクトホールＣＨが形成される。
一方、既に所定深さまで到達していた複数のメモリホールＭＨ、複数のホールＨＬ、及び後にメモリ領域ＭＲとなる領域から最も遠い位置にあるコンタクトホールＣＨは、更にエッチングが追加され、例えば最下層から５番目の犠牲層ＮＬに到達する。
また、後にダミー階段部ＤＳＲとなる領域においては、所定深さまで到達していた段が例えば最下層から５番目の犠牲層ＮＬまで掘り下げられた段となり、新たに露出した積層体ＬＭｓの上面が例えば最下層から７番目の犠牲層ＮＬまで掘り下げられた段となった階段部ＤＳＲｓが形成される。
図９（ａ）〜（ｃ）に示すように、マスクパターンＰＲ２ａをＯ２プラズマ等により処理してスリミングする。このスリミングによって、マスクパターンＰＲ２ａの厚さが減ぜられ、各々の端部が後退したマスクパターンＰＲ２ｂが形成される。
これにより、後に引き出し部ＳＳＲとなる領域においては、マスクパターンＨＭの複数の開口部ＯＰｃのうち、後にメモリ領域ＭＲとなる領域から３番目に遠い位置にある開口部ＯＰｃが新たに露出する。後にダミー階段部ＤＳＲとなる領域においては、積層体ＬＭｓの上面が新たに露出する。
図１０（ａ）（ｂ）に示すように、マスクパターンＰＲ２ｂ，ＨＭをマスクとして、積層体ＬＭｓを所定深さまでエッチングする。これにより、新たに露出した開口部ＯＰｃにおいては、例えば最下層から７番目の犠牲層ＮＬに到達するコンタクトホールＣＨが形成される。
一方、既に所定深さまで到達していた複数のメモリホールＭＨ、複数のホールＨＬ、及び後にメモリ領域ＭＲとなる領域から最も遠い位置にあるコンタクトホールＣＨは、更にエッチングが追加され、例えば最下層から３番目の犠牲層ＮＬに到達する。また、後にメモリ領域ＭＲとなる領域から２番目に遠い位置にあるコンタクトホールＣＨは、更にエッチングが追加され、例えば最下層から５番目の犠牲層ＮＬに到達する。
また、後にダミー階段部ＤＳＲとなる領域においては、所定深さまで到達していた段が、例えばそれぞれ最下層から３番目および５番目の犠牲層ＮＬまで掘り下げられた段となり、新たに露出した積層体ＬＭｓの上面が例えば最下層から７番目の犠牲層ＮＬまで掘り下げられた段となった階段部ＤＳＲｓが形成される。
図１１（ａ）〜（ｃ）に示すように、マスクパターンＰＲ２ｂをＯ２プラズマ等により処理してスリミングする。このスリミングによって、マスクパターンＰＲ２ｂの厚さが減ぜられ、各々の端部が後退したマスクパターンＰＲ２ｃが形成される。
これにより、後に引き出し部ＳＳＲとなる領域においては、マスクパターンＨＭの複数の開口部ＯＰｃのうち、後にメモリ領域ＭＲとなる領域から最も近い位置にある開口部ＯＰｃが新たに露出する。後にダミー階段部ＤＳＲとなる領域においては、積層体ＬＭｓの上面が新たに露出する。
図１２（ａ）（ｂ）に示すように、マスクパターンＰＲ２ｃ，ＨＭをマスクとして、積層体ＬＭｓを所定深さまでエッチングする。これにより、新たに露出した開口部ＯＰｃにおいては、例えば最下層から７番目の犠牲層ＮＬに到達するコンタクトホールＣＨが形成される。
一方、既に所定深さまで到達していた複数のメモリホールＭＨ、複数のホールＨＬ、及び後にメモリ領域ＭＲとなる領域から最も遠い位置にあるコンタクトホールＣＨは、更にエッチングが追加され、例えば最下層の犠牲層ＮＬに到達する。また、後にメモリ領域ＭＲとなる領域から２番目および３番目に遠い位置にあるコンタクトホールＣＨは、更にエッチングが追加され、例えばそれぞれ最下層から３番目および５番目の犠牲層ＮＬに到達する。
また、後にダミー階段部ＤＳＲとなる領域においては、所定深さまで到達していた段が、例えばそれぞれ最下層、最下層から３番目および５番目の犠牲層ＮＬまで掘り下げられた段となり、新たに露出した積層体ＬＭｓの上面が例えば最下層から７番目の犠牲層ＮＬまで掘り下げられた段となった階段部ＤＳＲｓが形成される。
ところで、マスクパターンＰＲ２，ＰＲ２ａ〜ＰＲ２ｃを後退させながらエッチングを行うに際しては、各々のエッチングで除去される犠牲層ＮＬの合計の層数が、例えば毎回等しくなるように制御する。この場合、１回のエッチングで除去される層数をｍ層（ｍは１以上の整数）とすると、図１２（ａ）（ｂ）の処理が終了した後には、メモリ領域ＭＲから遠い側から順に、４ｍ層分、３ｍ層分、２ｍ層分、及びｍ層分を貫通したコンタクトホールＣＨが形成される。
このことは、マスクパターンＰＲ２，ＰＲ２ａ〜ＰＲ２ｃの端部の後退に伴って、副次的に形成される階段部ＤＳＲｓにも当てはまる。つまり、図１２（ａ）（ｂ）の処理が終了した後には、メモリ領域ＭＲから遠い側から順に、４ｍ層分、３ｍ層分、２ｍ層分、及びｍ層分が掘り下げられた各段を有する階段部ＤＳＲｓが形成される。このように、階段部ＤＳＲｓは、比較的なだらかで規則的な段差を有する。つまり、階段部ＤＳＲｓの各段は、略等しい層数の犠牲層ＮＬ及び絶縁層ＯＬで構成され、各段のテラス面、つまり、平坦部分のＹ方向の幅が略等しい。
この後、マスクパターンＰＲ２ｃはＯ２プラズマアッシング等により剥離される。
図１３（ａ）（ｂ）に示すように、例えばフォトレジスト層等にパターンが形成されたマスクパターンＰＲ３を、マスクパターンＨＭの上から積層体ＬＭｓ上に形成する。マスクパターンＰＲ３は、後に引き出し部ＳＳＲとなる領域の全てのコンタクトホールＣＨ、及び後にダミー階段部ＤＳＲとなる領域に露出した積層体ＬＭｓの上面等を覆う。
このように、全てのコンタクトホールＣＨを保護した状態で、メモリホールＭＨ及びホールＨＬの底を追加エッチングし、下部構造ＵＳに到達するメモリホールＭＨ及びホールＨＬを形成する。後にダミー階段部ＤＳＲとなる領域においては、各段が、犠牲層ＮＬ及び絶縁層ＯＬの１対分、掘り下げられ、最下段が下部構造ＵＳに到達する階段部ＤＳＲｓが形成される。
図１４（ａ）（ｂ）に示すように、マスクパターンＰＲ３をＯ２プラズマアッシング等により剥離し、マスクパターンＨＭをエッチング等により除去する。
図１５（ａ）（ｂ）に示すように、メモリホールＭＨの内壁を絶縁層５３で覆い、絶縁層５３の更に内側にアモルファスシリコン層等の犠牲層３３を充填して、ピラーＰＬｓを形成する。コンタクトホールＣＨの内壁を絶縁層５１で覆い、絶縁層５１の更に内側にアモルファスシリコン層等の犠牲層３１を充填して、コンタクトＣＣｓを形成する。ホールＨＬの内壁を絶縁層５４で覆い、絶縁層５４の更に内側にアモルファスシリコン層等の犠牲層３４を充填して、柱状部ＨＲｓを形成する。
図１６（ａ）（ｂ）に示すように、ＳｉＯ２層等の絶縁層５０で階段部ＤＳＲｓの段差を埋め戻す。上述のように、階段部ＤＳＲｓは比較的なだらかで規則的な段差を有する。このため、各段の段差を埋め戻した際の絶縁層５０の上面に凹凸が生じてしまうのが抑制される。
図１７（ａ）（ｂ）に示すように、積層体ＬＭｓの上面の余分な絶縁層５０を除去して、階段部ＤＳＲｓの絶縁層５０が、例えば積層体ＬＭｓの上面の高さと略等しい高さとなるようにする。
図１７（ｂ）に示すように、Ｘ方向に延び、積層体ＬＭｓを貫通して下部構造ＵＳに達するスリットＳＴを形成する。
図１８（ａ）（ｂ）に示すように、スリットＳＴを介して、積層体ＬＭｓの犠牲層ＮＬをワード線ＷＬに置き換える。具体的には、スリットＳＴを介して犠牲層ＮＬを除去し、犠牲層ＮＬを除去してできた絶縁層ＯＬ間の空隙に導電材料を充填し、ワード線ＷＬが絶縁層ＯＬ間に形成された積層体ＬＭを形成する。
なお、図１７及び図１８に示す処理をリプレース処理と呼ぶことがある。なお、リプレース処理時、積層体ＬＭｓは、犠牲層ＮＬが除去された空隙を有する脆弱な構造となる。このとき、後にメモリ領域ＭＲとなる領域ではピラーＰＬｓが積層体ＬＭｓを支持し、後に引き出し部ＳＳＲとなる領域では柱状部ＨＲｓが積層体ＬＭｓを支持する。
図１９に示すように、例えばフォトレジスト層等にパターンが形成されたマスクパターンＰＲ４を積層体ＬＭ上に形成する。マスクパターンＰＲ４は全てのコンタクトＣＣｓを覆う。
このように、全てのコンタクトＣＣｓを保護した状態で、メモリホールＭＨ及びホールＨＬから、それぞれ犠牲層３３，３４を除去し、メモリホールＭＨ及びホールＨＬの底面の絶縁層５３，５４を除去する。
図２０に示すように、メモリホールＭＨ及びホールＨＬ内に、メモリホールＭＨ及びホールＨＬの内壁面から順に、例えばＳｉＯ２層等と、ＳｉＮ層等と、ＳｉＯ２層等と、アモルファスシリコン層またはポリシリコン層等と、を形成し、中心部の空隙に例えばＳｉＯ２層等を充填する。
これにより、メモリホールＭＨの内壁面から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲが形成されたピラーＰＬが形成される。チャネル層ＣＮはメモリホールＭＨの底面にも配置される。また、ホールＨＬの内壁面から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄが形成された柱状部ＨＲが形成される。
なお、メモリホールＭＨ及びホールＨＬの側面は絶縁層５３，５４をそれぞれ有したままであってもよい。また、絶縁層５３の一部または全部を、メモリ層ＭＥの最外周のＳｉＯ２層等に転用してもよい。
図２１に示すように、例えばフォトレジスト層等にパターンが形成されたマスクパターンＰＲ５を積層体ＬＭ上に形成する。マスクパターンＰＲ５は、全てのピラーＰＬ及び柱状部ＨＲを覆う。
このように、全てのピラーＰＬ及び柱状部ＨＲを保護した状態で、コンタクトホールＣＨから犠牲層３１を除去する。
図２２に示すように、全てのピラーＰＬ及び柱状部ＨＲをマスクパターンＰＲ５で保護しつつ、コンタクトホールＣＨの底面の絶縁層５１を除去する。
図２３に示すように、コンタクトホールＣＨ内壁面の絶縁層５１の内側に、タングステン層等の導電層２１を充填する。これにより、異なる階層のワード線ＷＬとそれぞれ接続される複数のコンタクトＣＣが形成される。
なお、Ｙ方向に並行して並び、接続されるワード線ＷＬの階層が１層ずつ異なる２列のコンタクトＣＣは、上述の処理によって並行して形成することができる。この場合、例えば、図５（ａ）（ｂ）の処理に先駆けて、一方の列のコンタクトＣＣが形成される位置の積層体ＬＭｓを１対の犠牲層ＮＬ及び絶縁層ＯＬ分、掘り下げておくことで、接続されるワード線が１層分異なる２列のコンタクトＣＣが形成される。
また、マスクパターンＰＲ２，ＰＲ２ａ〜ＰＲ２ｃを後退させつつ、メモリホールＭＨ、コンタクトホールＣＨ、及びホールＨＬを形成することで、これらのメモリホールＭＨ、コンタクトホールＣＨ、及びホールＨＬの少なくともいずれかが、所定の形状を有することとなる場合がある。また、これらのメモリホールＭＨ、コンタクトホールＣＨ、及びホールＨＬから、それぞれ形成されるピラーＰＬ、コンタクトＣＣ、及び柱状部ＨＲの少なくともいずれかが、所定の形状を有することとなる場合がある。図２４に、その一例を示す。
図２４（ａ）に示すように、マスクパターンＰＲ２，ＰＲ２ａ〜ＰＲ２ｃを後退させつつエッチングを繰り返すことで、メモリホールＭＨ、コンタクトホールＣＨ、及びホールＨＬ内に露出した犠牲層ＮＬの各層に、若干のサイドエッチが生じる場合がある。このため、メモリホールＭＨ、コンタクトホールＣＨ、及びホールＨＬの少なくともいずれかの内壁面が、犠牲層ＮＬの後退による凹部と絶縁層ＯＬの突出による凸部との凹凸形状を有することがある。
図２４（ｂ）に示すように、サイドエッチの生じた犠牲層ＮＬがワード線ＷＬに置き換わることで、ワード線ＷＬに犠牲層ＮＬの形状が引き継がれ、ピラーＰＬ、コンタクトＣＣ、及び柱状部ＨＲの少なくともいずれかの側面（外壁面）が、ワード線ＷＬの後退による凸部と絶縁層ＯＬの突出による凹部との凹凸形状を有することがある。
また、マスクパターンＰＲ２，ＰＲ２ａ〜ＰＲ２ｃを後退させつつ、複数のコンタクトホールＣＨを形成することで、マスクパターンＰＲ２，ＰＲ２ａ〜ＰＲ２ｃが後退する方向に向かって並ぶ、コンタクトホールＣＨの径が小さくなっていく、または、大きくなっていく等の傾向を有していてもよい。
この後、スリットＳＴの内壁に絶縁層５２を形成し、その内側に導電層２２を充填してコンタクトＬＩを形成する。また、ピラーＰＬのチャネルＣＮに接続するビット線等の上層配線と、コンタクトＬＩ，ＣＣに接続する上層配線等とを形成する。
以上により、実施形態の半導体記憶装置１が製造される。
３次元不揮発性メモリ等の半導体記憶装置の製造工程では、異なる階層に積層され、後にワード線となる犠牲層が階段状に引き出された階段部が形成されることがある。階段部の各段には、ワード線を周辺回路まで電気的に引き出すためのコンタクトが形成される。しかしながら、コンタクトの配置位置が各段から外れると、ワード線にコンタクトが接続されない場合がある。
また、階段部のコンタクト近傍には、例えば製造工程途中の積層体を支持するため、複数の柱状部がマトリクス状に配置されることがある。しかしながら、コンタクトと柱状部とは別々に形成されるため、コンタクトと柱状部との合わせずれ、またはコンタクト形成時にコンタクトホールが傾いて形成されてしまうことなどによって、コンタクトと柱状部とが接触してしまうことがある。
また、半導体記憶装置の製造工程では、マスクパターンの形成および剥離を複数回繰り返して積層体を加工することで、ダミー階段部の形状が不規則になったり急峻になったりする場合がある。ダミー階段部位置では通常、マスクパターンの精密な位置合わせが行われない等の理由から、マスクパターンが形成されるたびに、ダミー階段部におけるマスクパターンの端部位置が変動してしまうためである。形状が不規則または急峻となったダミー階段部を埋め戻すと、絶縁層の上面にノッチングと呼ばれる凹凸が生じやすく、平坦に埋め戻せない場合がある。
実施形態の半導体記憶装置１の製造方法によれば、マスクパターンＰＲ２を後退させながら、マスクパターンＨＭの開口部ＯＰｃを順次、露出させてエッチングを行う。これにより、犠牲層が階段状に引き出された階段部を形成することなく、異なる階層に属する犠牲層ＮＬに各々のコンタクトホールＣＨを到達させることができる。したがって、コンタクトＣＣをより確実にワード線ＷＬと接続させることができる。
実施形態の半導体記憶装置１の製造方法によれば、マスクパターンＨＭは、コンタクトＣＣを形成するための開口部ＯＰｃと、柱状部ＨＲを形成するための開口部ＯＰｈとを有する。これにより、１つのマスクパターンＨＭから、コンタクトＣＣと柱状部ＨＲとが形成されるので、コンタクトＣＣと柱状部ＨＲとに合わせずれが生じてしまうのを抑制することができる。また、コンタクトＣＣと柱状部ＨＲとが並行して形成されるので、コンタクトＣＣのみが傾いて柱状部ＨＲと接触してしまうことが抑制される。
実施形態の半導体記憶装置１の製造方法によれば、積層体ＬＭｓに対する加工は、主にマスクパターンＰＲ２、及びこれをスリミングしたマスクパターンＰＲ２ａ〜ＰＲ２ｃを用いて行われる。これにより、例えばマスクパターンの形成を複数回繰り返した場合に比べ、ダミー階段部ＤＳＲをなだらかで規則的な形状とすることができ、絶縁層５０上面の凹凸を抑制することができる。
なお、上述の実施形態では、半導体記憶装置１は、メモリ領域ＭＲに向かう２列のコンタクトＣＣを備えることとしたが、コンタクトＣＣの配置はこれに限られない。半導体記憶装置がメモリ領域ＭＲに向かう１列のコンタクトを有しており、コンタクトに接続されるワード線がメモリ領域ＭＲに向かって１層ずつ上層のワード線にシフトしていく構成であってもよい。または、半導体記憶装置がメモリ領域ＭＲに向かう３列以上のコンタクトを有しており、コンタクトに接続されるワード線がメモリ領域ＭＲに向かって３層以上ずつ上層のワード線にシフトしていく構成であってもよい。
上述の実施形態では、第１の層が犠牲層ＮＬであって、後に導電層であるワード線ＷＬに置き換えられることとしたが、第１の層はこれに限られない。半導体記憶装置の製造工程の初期段階から、第１の層としてポリシリコン層等の導電層と、絶縁層とを交互に積層した積層体を形成してもよい。これにより、第１の層を他の層に置き換えることなく、ワード線等として用いてもよい。
上述の実施形態では、半導体記憶装置１は、ピラーＰＬと同様の材料が充填された柱状部ＨＲを備えることとしたが、柱状部ＨＲの構成はこれに限られない。例えば、柱状部がＳｉＯ２層等の１層の絶縁層で充填されていてもよい。また、柱状部ＨＲとコンタクトＣＣとを並行して形成することができれば、ピラーＰＬはこれらとは別の工程で形成されてもよい。
上述の実施形態では、半導体記憶装置１は、シリコン基板等の基板上に配置される周辺回路を備えることとした。上述の実施形態において、積層体ＬＭ等が配置される下部構造ＵＳが半導体基板等である場合には、周辺回路を積層体ＬＭの外側に、積層体ＬＭと並列に配置することができる。下部構造ＵＳがソース線等である場合には、周辺回路は積層体ＬＭが配置されるソース線の下方に配置されてよい。または、周辺回路が配置された基板に積層体ＬＭが貼り合わせられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＣＣ…コンタクト、ＣＨ…コンタクトホール、ＤＳＲ…ダミー階段部、ＨＬ…ホール、ＨＭ…マスクパターン、ＨＲ…柱状部、ＬＩ…コンタクト、ＬＭ…積層体、ＭＣ…メモリセル、ＭＨ…メモリホール、ＭＲ…メモリ領域、ＮＬ…犠牲層、ＯＬ…絶縁層、ＯＰｃ，ＯＰｈ，ＯＰｍ…開口部、ＰＬ…ピラー、ＰＲ１，ＰＲ２，ＰＲ２ａ〜ＰＲ２ｃ，ＰＲ３〜ＰＲ５…マスクパターン、ＳＳＲ…引き出し部、ＷＬ…ワード線。

Claims (5)

  1. 複数の第１の層が互いに離間して積層された積層体を形成し、
    前記積層体上に、第１の開口部および複数の第２の開口部を有する第１のマスクパターンを形成し、
    前記複数の第２の開口部のうち一部の第２の開口部を覆う第２のマスクパターンを形成し、
    前記第２のマスクパターンの端部を後退させて前記複数の第２の開口部を順次露出させながら、前記第１のマスクパターンをマスクとして前記積層体をエッチングして、前記第１の開口部の位置に前記積層体内を前記積層体の積層方向に延びる第１のホールを形成し、前記複数の第２の開口部の位置に前記積層体内を互いに異なる深さで前記積層方向に延び、前記複数の第１の層のうち、それぞれ階層の異なる第１の層まで到達する複数の第２のホールを形成する、
    半導体記憶装置の製造方法。
  2. 前記複数の第２のホールを形成することは、
    前記第２のマスクパターンの端部を後退させて、前記複数の第２の開口部のうち、前記第２のマスクパターンの端部を後退させる前の前記第２のマスクパターンの端部位置から前記第２のマスクパターンの後退方向に向かってｎ番目（ｎは１以上の整数）の位置にある開口部を露出させて前記積層体をエッチングし、前記ｎ番目の第２のホールを前記積層体の最上層からｍ層分（ｍは１以上の整数）、貫通させ、
    前記第２のマスクパターンの端部を後退させて、前記複数の第２の開口部のうち、前記端部位置から前記後退方向に向かって（ｎ＋１）番目の位置にある開口部を露出させて前記積層体をエッチングし、前記ｎ番目の第２のホールを前記最上層から２ｍ層分、貫通させ、前記（ｎ＋１）番目の第２のホールを前記最上層からｍ層分、貫通させ、
    前記第２のマスクパターンの端部を後退させて、前記複数の第２の開口部のうち、前記端部位置から前記後退方向に向かって（ｎ＋２）番目の位置にある開口部を露出させて前記積層体をエッチングし、前記ｎ番目の第２のホールを前記最上層から３ｍ層分、貫通させ、前記（ｎ＋１）番目の第２のホールを前記最上層から２ｍ層分、貫通させ、前記（ｎ＋２）番目の第２のホールを前記最上層からｍ層分、貫通させる、ことを含む、
    請求項１に記載の半導体記憶装置の製造方法。
  3. 前記第１のマスクパターンは、
    前記積層体上の第１の領域に前記第１の開口部を有し、
    前記第１の領域とは異なる第２の領域に前記複数の第２の開口部を有し、
    前記第２の領域に更に複数の第３の開口部を有し、
    前記第１のホール及び前記第２のホールを形成するときは、
    前記複数の第３の開口部の位置に前記積層体内を前記積層方向に延びる複数の第３のホールを形成する、
    請求項１または請求項２に記載の半導体記憶装置の製造方法。
  4. 前記第１のホールは、前記積層体内の高さ方向に沿って複数のメモリセルを形成するためのメモリホールであり、
    前記複数の第２のホールは、前記複数のメモリセルのうち異なる高さ位置にあるメモリセルとそれぞれ電気的に接続されるコンタクトを形成するためのコンタクトホールである、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置の製造方法。
  5. 前記複数の第３のホールは、前記積層体を支持する柱状部を形成するためのホールである、
    請求項３に記載の半導体記憶装置の製造方法。
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