TWI719558B - 半導體記憶裝置及其製造方法 - Google Patents

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TWI719558B
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Abstract

實施形態係關於一種半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置中，積層體具有：第1階梯部，其以導電層中之第1導電層群向遠離柱之方向即第2方向下降之方式成為階梯狀，且在與第1方向及第2方向交叉之第3方向延伸之1個階台面與1個階差面形成1階量之階梯，而具有複數個階梯；第2階梯部，其以導電層中之第2導電層群向第2方向下降之方式成為階梯狀，且在第3方向延伸之1個階台面與1個階差面形成1階量之階梯，而具有複數個階梯；及第3階梯部，其與第1階梯部對向地設置，以導電層中之第3導電層群向第2方向上升之方式成為階梯狀，且在第3方向延伸之1個階台面與1個階差面形成1階量之階梯，而具有複數個階梯；且自第1階梯部之最上階之階差面之上端部，到第1階梯部之最下階之階差面之上端部為止之距離，大於自第3階梯部之最上階之階差面之上端部，到第3階梯部之階差面之上端部為止之距離。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
近年來，隨著半導體記憶裝置之微細化進展，提出具有積層結構之記憶胞之三維非揮發性記憶體。於三維非揮發性記憶體中，有時為了將配置於高度方向之記憶胞之各層中之字元線引出，而採用階梯狀之結構。業界期望使此種階梯狀之結構所占之區域儘量小。
一實施形態提供一種可使階梯狀之結構所占之區域變小之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備複數個導電層交替地介隔絕緣層積層於第1方向而成之積層體，上述積層體具有：複數個柱，其等以於上述積層體之上述第1方向延伸之方式配置；第1階梯部，其以上述導電層中之第1導電層群向作為遠離上述柱之方向之第2方向下降之方式成為階梯狀，且由於與上述第1方向及上述第2方向交叉之第3方向延伸之1個階台面與1個階差面形成1級量之階梯，具有複數個階梯；第2階梯部，其以上述導電層中之第2導電層群向上述第2方向下降之方式成為階梯狀，且由於上述第3方向延伸之1個階台面與1個階差面形成1級量之階梯，具有複數個階梯；以及第3階梯部，其與上述第1階梯部對向地設置，以上述導 電層中之第3導電層群向上述第2方向上升之方式成為階梯狀，且由於上述第3方向延伸之1個階台面與1個階差面形成1級量之階梯，具有複數個階梯；上述第2導電層群位於較上述第1導電層群於上述第1方向上靠下方，上述第3導電層群位於在上述第1方向上與上述第1導電層群相同位置，上述第1階梯部之上述第1導電層群中所包含之導電層之層數與上述第3階梯部之上述第3導電層群中所包含之導電層之層數相等，自上述第1階梯部之最上階之階差面之上端部到上述第1階梯部之最下階之階差面之上端部為止之距離，大於自上述第3階梯部之最上階之階差面之上端部到與該上端部於上述第3方向上處於同一位置之最下階之階差面之上端部為止之距離。
1:半導體記憶裝置
10:基板
31:抗蝕圖案
31':抗蝕圖案
31a:抗蝕圖案
31b:抗蝕圖案
31c抗蝕圖案
32:抗蝕圖案
32':抗蝕圖案
32a:抗蝕圖案
32b:抗蝕圖案
32c:抗蝕圖案
33:抗蝕圖案
33':抗蝕圖案
33c:抗蝕圖案
34:抗蝕圖案
34':抗蝕圖案
50:芯層
51:通道層
52:隧道絕緣層
53:電荷儲存層
54:阻擋絕緣層
55:絕緣層
56:絕緣層
71e:抗蝕圖案
72:抗蝕圖案
72a:抗蝕圖案
72b:抗蝕圖案
72c:抗蝕圖案
72d:抗蝕圖案
BLK1~BLK4:區塊
CC:接點
CC1~CC9:接點
G:槽部
HR:柱狀部
IL:絕緣層
IV:無效區域
L1:水平距離
L2:水平距離
LM:積層體
LMs:積層體
LND:著陸部
LNDs:著陸部
MC:記憶胞
MEM:記憶體部
MH:記憶體孔
P1a:端部
P1b:端部
P1c:端部
P2a:端部
P2b:端部
P2c:端部
PER:周邊電路
PL:柱
Px:端部
Py:端部
Pz:端部
SC:犧牲層
SL:源極線
ST:狹縫
STP:階差面
STRa、STRb、STRc:階梯部
STRa'~STRk':階梯部
STRas:階梯部
STRbs:階梯部
STRcs:階梯部
STRag、STRbg、STRcg:階梯部
STRx、STRy、STRz:階梯部
STRxs、STRys、STRzs:階梯部
STRyy:階梯部
TR:電晶體
TRC:階台面
WL:字元線
WL1~WL9:字元線
圖1A及圖1B係模式性地表示實施形態1之半導體記憶裝置之構成例之剖視圖。
圖2A、圖2B及圖2C、圖3A、圖3B及圖3C、圖4A、圖4B及圖4C、圖5A、圖5B及圖5C、圖6A、圖6B及圖6C、圖7A、圖7B及圖7C、圖8A及圖8B、圖9、圖10、圖11、圖12、圖13係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。
圖14A~圖14E係表示比較例之半導體記憶裝置之製造處理之順序之一例之流程圖。
圖15A及圖15B係表示比較例之半導體記憶裝置及實施形態1之半導體記憶裝置之無效區域之模式圖。
圖16係模式性地表示實施形態2之半導體記憶裝置之構成例之剖視 圖。
圖17係模式性地表示實施形態2之半導體記憶裝置之構成例之剖視圖。
圖18A、圖18B及圖18C、圖19A、圖19B及圖19C、圖20A及圖20B係表示實施形態2之半導體記憶裝置之製造處理之順序之一例之流程圖。
圖21A及圖21B係模式性地表示實施形態2之變化例之半導體記憶裝置之構成例之剖視圖。
圖22A及圖22B係模式性地表示實施形態3之半導體記憶裝置之構成例之剖視圖。
圖23A及圖23B係表示實施形態3之半導體記憶裝置之2行階梯結構之模式圖。
圖24係表示實施形態3之2行階梯結構中之柱狀部之配置例之俯視圖。
圖25A及圖25B係表示比較例之半導體記憶裝置之3行階梯結構之模式圖。
圖26係表示比較例之3行階梯結構中之柱狀部之配置例之俯視圖。
以下，參照圖式對本發明詳細地進行說明。再者，本發明並不受下述實施形態限定。又，下述實施形態中之構成要素包含業者可容易地設想之構成要素或實質上相同之構成要素。
[實施形態1]
以下，使用圖式對實施形態1進行說明。
(半導體記憶裝置之構成例)
圖1A及圖1B係模式性地表示實施形態1之半導體記憶裝置1之構成例之剖視圖。圖1A係包含記憶體部MEM、階梯部STRa、STRb、STRc、及周邊電路PER之剖視圖。圖1B係階梯部STRa、STRb、STRc附近之放大剖視圖。
再者，於本說明書中上下方向基於下述階梯部STRa、STRb、STRc等之形狀而規定。具體而言，將階梯部STRa、STRb、STRc之階台面TRC，即階梯部STRa、STRb、STRc之各級中之絕緣層IL之露出面所朝向之方向設為上方向。
如圖1A所示，半導體記憶裝置1具備配置於矽基板等基板10上之周邊電路PER、及配置於周邊電路PER上之積層體LM。
周邊電路PER包含電晶體TR等，有助於配置於積層體LM之記憶胞MC之動作。關於記憶胞MC將於下文敍述。周邊電路PER由絕緣層55覆蓋。
於絕緣層55上配置有源極線SL。源極線SL例如包括多晶矽層等。
於源極線SL上，配置有作為導電層之字元線WL與絕緣層IL交替地積層複數個而成之積層體LM。字元線WL例如為鎢層或鉬層等。絕緣層IL例如為SiO2層等。字元線WL及絕緣層IL之積層數為任意。積層體LM具有記憶體部MEM與階梯部STRa、STRb、STRc。
於記憶體部MEM矩陣狀地配置有複數個柱PL。柱PL具有貫通積層體LM並到達至源極線SL之柱狀結構。又，柱PL包括複數個層。具體而言，柱PL自柱PL之內側起依次具備芯層50、通道層51、隧道絕緣層52、電荷儲存層53、及阻擋絕緣層54。芯層50、隧道絕緣層52、及阻 擋絕緣層54例如為SiO2層等。通道層51例如為非晶矽層或多晶矽層等。電荷儲存層53例如為SiN層等。
藉由以如上方式構成，於柱PL與複數個字元線WL之各個交叉部形成有複數個記憶胞MC。記憶胞MC藉由被自字元線WL施加特定之電壓並將特定之電壓保持於電荷儲存層53，而非揮發地保存資料。又，藉由自字元線WL施加特定之電壓，可自記憶胞MC讀出資料。半導體記憶裝置1例如作為記憶胞MC三維地配置於積層體LM中之三維非揮發性記憶體構成。
再者，包含積層體LM之最下層之字元線WL之1條以上之字元線WL與包含積層體LM之最上層之字元線WL之1條以上之字元線WL亦可作為選擇特定之柱PL之選擇閘極線發揮功能。於該情形時，於該等選擇閘極線與柱PL之交叉部形成有選擇閘極。藉由自選擇閘極線施加特定之電壓使選擇閘極接通或斷開，而選擇包含動作對象之記憶胞MC之特定之柱PL。
於積層體LM之端部，配置有字元線WL及絕緣層IL成為階梯狀之階梯部STRa、STRb、STRc。於積層體LM中，於階梯部STRa與階梯部STRc之間設置有槽部G。作為第1階梯部之階梯部STRa最靠記憶體部MEM地配置，且以朝向記憶體部MEM側升級之方式構成。作為第2階梯部之階梯部STRb配置於最遠離記憶體部MEM之位置，且以朝向記憶體部MEM側升級之方式構成。作為第3階梯部之階梯部STRc配置於階梯部STRa、STRb之間，且以朝向記憶體部MEM側降級之方式構成。於階梯部STRa、STRc之間，配置有作為將各自之最下階之間連接之連接部之著陸部LND。階梯部STRa、STRb、STRc例如由與積層體LM之上表面之高 度位置相同之高度之絕緣層56覆蓋。
階梯部STRa包括積層體LM之上層部分之字元線WL及絕緣層IL。階梯部STRb包括積層體LM之下層部分之字元線WL及絕緣層IL。於階梯部STRa、STRb中，例如由1層之字元線WL與其上層之1層之絕緣層IL構成1級量。此處，於階梯部STRa、STRb、及下述階梯部STRc中，各階梯具有階台面TRC與階差面STP。於圖1A中，僅於階梯部STRc之1級量標註該等符號TRC、STP。於各階梯部STRa、STRb之階台面TRC中，例如上層之1層之絕緣層IL之上表面露出，於階差面STP中1層之字元線WL及1層之絕緣層IL之側面露出。
構成階梯部STRa、STRb之字元線WL分別與配置於相同之高度位置之記憶胞MC連接。換言之，除了構成著陸部LND之字元線WL以外，積層體LM所包含之所有字元線WL構成階梯部STRas、STRbs之任一級。藉此，階梯部STRa、STRb作為該等字元線WL之引出部發揮功能。而且，於階梯部STRa、STRb之各級，配置有貫通覆蓋階梯部STRa、STRb之絕緣層56及構成各級之字元線WL上層之絕緣層IL、且將字元線WL與未圖示之上層配線連接之接點CC。又，亦於上述著陸部LND配置接點CC。除了連接著接點CC之區域以外之著陸部LND之表面由絕緣層IL被覆。
階梯部STRc至少包含處於與構成階梯部STRa之上層部分之字元線WL及絕緣層IL相同之積層位置之字元線WL及絕緣層IL之一部分而構成。如上所述，階梯部STRa、STRc為級差之升降之方向相反，階梯部STRa、STRc相互對向。於階梯部STRc中，理想的是，例如由3層之字元線WL與該等各字元線WL之上層之3層之絕緣層IL構成1級量。於階 梯部STRc中，於階台面TRC中，例如3層之絕緣層IL中之最上層之上表面露出，於階差面STP中，3層之字元線WL及3層之絕緣層IL之側面露出。作為階梯部STRa、STRb、STRc之各級之平坦部分之階台面TRC之寬度例如大致相等，因此，階梯部STRc一般而言具有較階梯部STRa、STRb陡峭之梯度。
但是，與階梯部STRc相關之該等構成為理想地實施下述製造處理之情形時之例，存在未必適用於實際之階梯部STRc之情況。例如，於階梯部STRc之製造處理中，存在較階梯部STRa、STRb降低精度而進行各級之組合之情況，並不限定於階梯部STRc之各級規則地構成，有時其梯度亦於中途變化。關於階梯部STRc至少可以說的是階梯部STRc之階梯長度較階梯部STRa、STRb之階梯長度短。
構成階梯部STRc之字元線WL不與記憶胞MC連接，階梯部STRc為不具有作為字元線WL之引出部之功能之虛設階梯。階梯部STRc為無助於半導體記憶裝置1之功能之無效區域。
此處，使用圖1B，對上述階梯部STRa、STRb、STRc之梯度及階梯長度等之定義更詳細地進行說明。
階梯部STRa之梯度以如下方式定義。於階梯部STRa之最上階之上端部A與最下階之上端部B之間劃假想直線A-B，將階梯部STRa之最下階之下端部所相接之階梯部STRa下之著陸部LND上表面與假想直線A-B之延長線所成之角度C定義為階梯部STRa之梯度。此處，階梯部STRa之最上階之上端部A與最下階之上端部B於階梯部STRa之進深方向，即於朝向圖1B之紙面之進深方向之方向上處於同一位置。
如上所述，於製造處理上，階梯部STRa之梯度可能會於中 途變化。然而，藉由如上所述定義階梯部STRa之梯度，可至少議論階梯部STRa之平均之梯度。
階梯部STRa之階梯長度以如下方式定義。於自配置有階梯部STRa之位置朝向記憶體部MEM之配置位置之方向上，將階梯部STRa之最上階之上端部A與最下階之上端部B之間之水平距離L1定義為階梯部STRa之階梯長度。
與上述同樣地，階梯部STRc之梯度以如下方式定義。將階梯部STRc之最上階之上端部D與最下階之上端部E之間之假想直線D-E之延長線、與階梯部STRc之最下階之下端部所相接之階梯部STRc下之著陸部LND上表面所成之角度F定義為階梯部STRc之梯度。此處，階梯部STRc之最上階之上端部D與最下階之上端部E於階梯部STRc之進深方向，即於朝向圖1B之紙面之進深方向之方向上處於同一位置。
又，與上述同樣地，階梯部STRc之階梯長度以如下方式定義。於自階梯部STRc之配置位置朝向記憶體部MEM之配置位置之方向上，將階梯部STRc之最上階之上端部D與最下階之上端部E之間之水平距離L2定義為階梯部STRc之階梯長度。
根據如以上所述之定義，關於階梯部STRa、STRc可以說以下之情況。階梯部STRa之梯度小於階梯部STRc之梯度。階梯部STRa之階梯長度較階梯部STRc之階梯長度長。更簡單而言，階梯部STRa之最上階之上端部A與最下階之上端部B之距離大於階梯部STRc之最上階之上端部D與最下階之上端部E之距離。階梯部STRa之假想直線A-B間之距離與階梯部STRc之假想直線D-E間之距離之如上所述之關係，即便於例如階梯部STRa、STRc之梯度等於中途變化之情況等下仍舊得以維持。
又，按照下述半導體記憶裝置1之製造處理，原理上，關於階梯部STRa、STRb可以說以下之情況。階梯部STRb之梯度與階梯部STRa之梯度大致相等。階梯部STRb之階梯長度與階梯部STRa之階梯長度大致相等。更簡單而言，階梯部STRb之最上階之上端部與最下階之上端部之距離，和階梯部STRa之最上階之上端部A與最下階之上端部B之距離大致相等。
(半導體記憶裝置之製造處理之例)
接下來，使用圖2A~圖13，對實施形態1之半導體記憶裝置1之製造處理之例進行說明。圖2A~圖13係表示實施形態1之半導體記憶裝置1之製造處理之順序之一例之流程圖。於圖2A~圖13中，存在將積層體LM之下層結構及記憶體部MEM等之一部分構成省略之情況。
首先，於矽基板等基板10上，形成包含電晶體TR等之周邊電路PER。周邊電路PER可使用一般之半導體電路之形成方法來形成。形成覆蓋周邊電路PER之絕緣層55，於絕緣層55上形成多晶矽層等源極線SL。
如圖2A所示，於基板10之上方，形成作為第1層之犧牲層SC與作為第2層之絕緣層IL交替地積層複數個而成之積層體LMs。但是，於圖2A及圖2A以下之複數個圖中，僅表示積層體LMs之上層部。
犧牲層SC例如為與絕緣層IL不同之SiN層等絕緣層，為於之後之處理中可置換為鎢或鉬等導電材料之層。
然後，於積層體LMs形成階梯狀之結構。
如圖2B所示，於積層體LMs上，形成覆蓋成為記憶體部MEM之區域之整個表面、及成為階梯部STRa、STRb、STRc之區域之一 部分之抗蝕圖案31。
於圖2B中，抗蝕圖案31例如於紙面之進深方向延伸記憶體部MEM之寬度量。又，抗蝕圖案31之端部P1a距記憶體部MEM之距離，與之後形成之作為階梯部STRa之最下階之階差部分之階差面STP距記憶體部MEM之距離大致相等。又，抗蝕圖案31之端部P1b距記憶體部MEM之距離，與之後形成之階梯部STRb之最下階之階差面STP距記憶體部MEM之距離大致相等。又，抗蝕圖案31之端部P1c距記憶體部MEM之距離，與之後形成之階梯部STRc之最下階之階差面STP距記憶體部MEM之距離大致相等。
如圖2C所示，將抗蝕圖案31作為遮罩，將積層體LMs之最上層之絕緣層IL與犧牲層SC去除。
如圖3A所示，將抗蝕圖案31利用O2電漿等進行細化，形成抗蝕圖案31a。此時，以抗蝕圖案31a後退之後形成之階梯部STRa、STRb、STRc之階台面TRC之寬度量左右之方式調整細化量。藉此，於抗蝕圖案31a之基底部，積層體LMs之最上層之絕緣層IL與犧牲層SC新露出。
如圖3B所示，將抗蝕圖案31a作為遮罩，將新露出之最上層之絕緣層IL與犧牲層SC去除。此時，於將最上層之絕緣層IL與犧牲層SC已經去除之部分中，將其等之下層之絕緣層IL與犧牲層SC去除。
如圖3C所示，將抗蝕圖案31a利用O2電漿等進行細化，形成抗蝕圖案31b。於抗蝕圖案31b之基底部，積層體LMs之最上層之絕緣層IL與犧牲層SC新露出。
如圖4A所示，將抗蝕圖案31b作為遮罩，將新露出之最上 層之絕緣層IL與犧牲層SC去除。此時，於將最上層之絕緣層IL與犧牲層SC已經去除之部分中，將其等之下層之絕緣層IL與犧牲層SC去除。又，於將最上層之下層之絕緣層IL與犧牲層SC已經去除之部分中，將其等之更下層之絕緣層IL與犧牲層SC去除。
如圖4B所示，將抗蝕圖案31b利用O2電漿等進行細化，形成抗蝕圖案31c。於抗蝕圖案31c之基底部，積層體LMs之最上層之絕緣層IL與犧牲層SC新露出。
如圖4C所示，將抗蝕圖案31c作為遮罩，將新露出之最上層之絕緣層IL與犧牲層SC去除。此時，於將最上層之絕緣層IL與犧牲層SC已經去除之部分中，將其等之下層之絕緣層IL與犧牲層SC去除。又，於將最上層之下層之絕緣層IL與犧牲層SC已經去除之部分中，將其等之更下層之絕緣層IL與犧牲層SC去除。又，於將最上層之下層之更下層之絕緣層IL與犧牲層SC已經去除之部分中，將其等之更下層之絕緣層IL與犧牲層SC去除。
藉由至此為止之處理，於最接近記憶體部MEM之形成預定位置之位置，形成朝向記憶體部MEM升級之4階量之階梯部STRas。又，於距記憶體部MEM之形成預定位置最遠之位置，形成朝向記憶體部MEM升級之4級量之階梯部STRbs。又，於階梯部STRas、STRbs之間，形成朝向記憶體部MEM降級之4級量之階梯部STRcs。又，於階梯部STRas、STRcs之間，形成將該等階梯部STRas、STRcs之最下階連接之著陸部LNDs。階梯部STRas、STRbs、STRcs包括積層體LMs中之積層位置相互相等之層，例如全部形成於相同之高度位置。
如此，於在積層體LMs形成階梯狀之結構之處理中，自最 上層起數處於特定之積層位置之1對絕緣層IL與犧牲層SC一起經過相同之處理。然後，有時將最上層之1對絕緣層IL及犧牲層SC稱為第1組之絕緣層IL及犧牲層SC，將其等之下層之1對絕緣層IL及犧牲層SC稱為第2組之絕緣層IL及犧牲層SC等。
圖4C之處理之後，將抗蝕圖案31c剝離。
如圖5A所示，於積層體LMs上，形成覆蓋成為記憶體部MEM之區域之整個表面、及階梯部STRas、STRbs、STRcs之一部分之區域之抗蝕圖案32。
於圖5A中，抗蝕圖案32例如於紙面之進深方向延伸記憶體部MEM之寬度量。又，抗蝕圖案32之端部P2a自圖4C中最後形成之階梯部STRas之最上階之階差面STP後退階台面TRC之寬度量左右。又，抗蝕圖案32之端部P2b自圖4C中最後形成之階梯部STRbs之最上階之階差面STP後退階台面TRC之寬度量左右。又，抗蝕圖案32之端部P2c之位置與圖4C中最後形成之階梯部STRcs之最下階之階差面STP之位置一致。即，抗蝕圖案32覆蓋直至最下階之階台面TRC為止之階梯部STRcs之整體。
如圖5B所示，將抗蝕圖案32作為遮罩，於積層體LMs之露出部分中，將1組之絕緣層IL及犧牲層SC去除。藉此，於階梯部STRas、STRbs中，自各級1組1組地將絕緣層IL及犧牲層SC去除而成為1級下之級，於抗蝕圖案32之基底部新形成最上階，自最上層起第5組之絕緣層IL及犧牲層SC新成為最下階。
由於階梯部STRc由抗蝕圖案32覆蓋，故而階梯部STRc之各級不被去除。但是，藉由將覆蓋階梯部STRc之最下階之抗蝕圖案32基底部之絕緣層IL及犧牲層SC去除1組，而階梯部STRc之最下階會包括2組 之絕緣層IL及犧牲層SC，最下階之級差增加。
如圖5C所示，將抗蝕圖案32利用O2電漿等進行細化，形成抗蝕圖案32a。此時，以抗蝕圖案32a後退階梯部STRas、STRbs、STRcs之階台面TRC之寬度量左右之方式調整細化量。藉此，於階梯部STRas、STRbs中，於抗蝕圖案32a之基底部，積層體LMs之最上層之絕緣層IL與犧牲層SC新露出。又，於階梯部STRcs中，於抗蝕圖案32之基底部，階梯部STRcs之最下階露出。
如圖6A所示，將抗蝕圖案32a作為遮罩，於積層體LMs之露出部分中，將1組之絕緣層IL及犧牲層SC去除。藉此，於階梯部STRas、STRbs中，自各級1組1組地將絕緣層IL及犧牲層SC去除而成為1級下之級，於抗蝕圖案32a之基底部新形成最上階，自最上層起第6組之絕緣層IL及犧牲層SC新成為最下階。
又，於階梯部STRc中，將構成露出之最下階之2組之絕緣層IL及犧牲層SC中上層之絕緣層IL及犧牲層SC之1組去除。藉此，自階梯部STRc之最下階起第2級會新包括2組之絕緣層IL及犧牲層SC，級差增加。又，自最上層起第5組及第6組之絕緣層IL及犧牲層SC新成為最下階。
如圖6B所示，將抗蝕圖案32a利用O2電漿等進行細化，形成抗蝕圖案32b。藉此，於階梯部STRas、STRbs中，於抗蝕圖案32b之基底部，積層體LMs之最上層之絕緣層IL與犧牲層SC新露出。又，於階梯部STRcs中，於抗蝕圖案32之基底部，自階梯部STRcs之最下階起第2級露出。
如圖6C所示，將抗蝕圖案32b作為遮罩，於積層體LMs之 露出部分中，將1組之絕緣層IL及犧牲層SC去除。藉此，於階梯部STRas、STRbs中，自各級1組1組地將絕緣層IL及犧牲層SC去除而成為1級下之級，於抗蝕圖案32b之基底部新形成最上階，自最上層起第7組之絕緣層IL及犧牲層SC新成為最下階。
又，於階梯部STRc中，將構成自露出之最下階起第2級之2組之絕緣層IL及犧牲層SC中上層之絕緣層IL及犧牲層SC之1組去除。藉此，自階梯部STRc之最下階起第3級會新包括2組之絕緣層IL及犧牲層SC，級差增加。又，自最上層起第4組及第5組之絕緣層IL及犧牲層SC新自最下階起成為第2級，自最上層起第6組及第7組之絕緣層IL及犧牲層SC新成為最下階。
如圖7A所示，將抗蝕圖案32b利用O2電漿等進行細化，形成抗蝕圖案32c。
如圖7B所示，將抗蝕圖案32c作為遮罩，於積層體LMs之露出部分中，將1組之絕緣層IL及犧牲層SC去除。
藉由至此為止之處理，階梯部STRas、STRbs分別成為朝向記憶體部MEM升級之8級量之階梯部。又，階梯部STRcs成為各級會包括2組之絕緣層IL及犧牲層SC，朝向記憶體部MEM降級之4級量之階梯部。又，階梯部STRcs由於保持階台面TRC之寬度與階梯部STRas、STRbs不變，各級包括2組之絕緣層IL及犧牲層SC，故而會具有較階梯部STRas、STRbs陡峭之梯度。
如此，當初，藉由抗蝕圖案31之細化，形成具有相等之級差及相等之梯度之階梯部STRas、STRbs、STRcs之後，利用抗蝕圖案32之細化，形成具有不同之級差及不同之梯度之階梯部STRas、STRbs、與 階梯部STRcs。
換言之，藉由抗蝕圖案32之細化，於階梯部STRas、STRbs中，一面係使新形成之最上階之位置相對於新形成之最下階向記憶體部MEM側後退，一面係階梯形狀向積層體LMs之下層部分延伸。此時，階梯部STRas、STRbs之最下階相對於記憶體部MEM之位置(距離)不變。
另一方面，於階梯部STRcs中，不使最上階之位置相對於新形成之最下階後退，而階梯形狀向積層體LMs之下層部分延伸。即，於階梯部STRcs中，最下階相對於記憶體部MEM之位置、最上階相對於記憶體部MEM之位置均不變，僅增加階梯部STRcs之深度。藉此，階梯部STRcs會具有較階梯部STRas、STRbs陡峭之梯度。
圖7B之處理之後，將抗蝕圖案32c剝離。
如圖7C所示，於積層體LMs上，形成覆蓋成為記憶體部MEM之區域之整個表面、及階梯部STRas、STRbs、STRcs之一部分之區域之抗蝕圖案33。
於圖7C中，抗蝕圖案33例如於紙面之進深方向延伸記憶體部MEM之寬度量。又，抗蝕圖案33之端部P3a自圖7B中最後形成之階梯部STRas之最上階之階差面STP後退階台面TRC之寬度量左右。又，抗蝕圖案33之端部P3b自圖7B中最後形成之階梯部STRbs之最上階之階差面STP後退階台面TRC之寬度量左右。又，抗蝕圖案33之端部P3c之位置與圖7B中最後形成之階梯部STRcs之最下階之階差面STP之位置一致。即，抗蝕圖案33覆蓋直至最下階之階台面TRC為止之階梯部STRcs之整體。
將抗蝕圖案33作為遮罩，於積層體LMs之露出部分中，將 1組之絕緣層IL及犧牲層SC去除。又，與抗蝕圖案32之情況相同，將抗蝕圖案33之細化與1組之絕緣層IL及犧牲層SC之去除重複3次。
如圖8A所示，藉由上述處理，階梯部STRas、STRbs分別成為朝向記憶體部MEM升級之12級量之階梯部。又，階梯部STRcs成為各級會包括3組之絕緣層IL及犧牲層SC、且朝向記憶體部MEM降級之4級量之階梯部。藉此，階梯部STRcs會具有較階梯部STRas、STRbs更陡峭之梯度。如此一來，於積層體LMs中形成以階梯部STRas與階梯部STRcs對向之方式露出之槽部G。
此處，若將使用各抗蝕圖案進行之多次之細化設為1個循環，則於至此為止之處理中，使用3個抗蝕圖案31~33進行了3個循環之細化。
又，若將具有相等之級差及相等之梯度之階梯部STRas、STRbs、STRcs設為初始狀態，使用2個抗蝕圖案32、33將細化進行2個循環，則於階梯部STRas、STRbs之1級量中所包含之絕緣層IL及犧牲層SC例如為1組之情形時，階梯部STRcs之1級量中所包含之絕緣層IL及犧牲層SC成為3組。即，若將細化進行2個循環，則階梯部STRcs之1級量之級差成為階梯部STRas、STRbs之1級量之級差之3倍。
若進而使上述一般化，則若將具有相等之級差及相等之梯度之階梯部STRas、STRbs、STRcs設為初始狀態，將細化進行N個循環，則相對於階梯部STRas、STRbs之1級量之層數為M層，階梯部STRcs之1級量之層數成為[(N+1)×M]層。
圖8A之處理之後，將抗蝕圖案33c剝離。
如圖8B所示，於積層體LMs上，形成覆蓋成為記憶體部 MEM之區域之整個表面、及階梯部STRas、STRbs、STRcs之一部分之區域之抗蝕圖案34。
於圖8B中，抗蝕圖案34例如於紙面之進深方向延伸記憶體部MEM之寬度量。又，抗蝕圖案34自階梯部STRas之最上階覆蓋至最下階為止，又，自與階梯部STRas對向之階梯部STRcs之最下階覆蓋至最上階為止。階梯部STRbs由於與階梯部STRcs共有最上階，故而於階梯部STRbs中，自最上階起第2級之級以後之下級露出。
如圖9所示，將抗蝕圖案34作為遮罩，自階梯部STRbs露出之各級，將與構成階梯部STRas之絕緣層IL及犧牲層SC相等之層數，即12組之絕緣層IL及犧牲層SC去除。換言之，使階梯部STRbs之最上階成為較構成著陸部LNDs之絕緣層IL及犧牲層SC更靠下層之1組量之絕緣層IL及犧牲層SC。藉此，由較構成階梯部STRas之絕緣層IL及犧牲層SC更靠下層之絕緣層IL及犧牲層SC構成階梯部STRbs。
如此，有時將較其他階梯部STRa更降低階梯部STRbs之積層位置之處理於此以後稱為階梯部STRbs之陷入。藉由該陷入，形成具有與上述階梯部STRa、STRb、STRc大致相等之形狀之階梯部STRas、STRbs、STRcs。
圖9之處理之後，將抗蝕圖案34剝離。
如圖10所示，將覆蓋階梯部STRas、STRbs、STRcs之絕緣層56形成至積層體LMs之上表面之高度為止。又，形成貫通積層體LMs到達至源極線SL為止之複數個記憶體孔MH。
如圖11所示，於各個記憶體孔MH內，自記憶體孔MH之內壁側起依次形成阻擋絕緣層54、電荷儲存層53、隧道絕緣層52、及通道 層51。通道層51亦形成於記憶體孔MH之底部。又，利用芯層50來填充通道層51內側之空隙。藉此，形成柱PL。
形成貫通積層體LMs之未圖示之狹縫。於圖11中，狹縫與紙面平行地伸長。
如圖12所示，經由未圖示之狹縫，將積層體LMs之犧牲層SC去除。藉此，於將犧牲層SC去除之絕緣層IL間形成具有包含空隙之階梯部STRag、STRbg、STRcg之積層體LMg。
如圖13所示，經由未圖示之狹縫，於絕緣層IL間之空隙填充鎢或鉬等導電材料。藉此，於絕緣層IL間形成具有積層著字元線WL之階梯部STRa、STRb、STRc之積層體LM。
然後，形成連接於構成階梯部STRa、STRb之各級、及著陸部LND之字元線WL之接點CC。
根據以上內容，結束實施形態1之半導體記憶裝置1之製造處理。
(比較例)
接下來，使用圖14A~圖14E，對比較例之半導體記憶裝置進行說明。圖14A~圖14E係表示比較例之半導體記憶裝置之製造處理之順序之一例之流程圖。但是，為了對比，於圖14A~圖14E之右側表示實施形態1之半導體記憶裝置1之製造處理之幾個階段。
如圖14A所示，於比較例之半導體記憶裝置之製造處理中，於積層體LM'之形成階梯部之區域形成具有5個島嶼部之抗蝕圖案31'。如圖14B所示，一面將抗蝕圖案31'細化，一面於島嶼部之兩側形成相同之高度及相同之梯度之階梯部STRa'~STRk'。如圖14C所示，將抗蝕 圖案32'作為遮罩，相對於階梯部STRa'、STRb'、階梯部STRe'、STRf'、階梯部STRi'、STRj'，使階梯部STRc'、STRd'、階梯部STRg'、STRh'、階梯部STRk'陷入。如圖14D所示，將抗蝕圖案33'作為遮罩，相對於階梯部STRa'~STRd'，使階梯部STRe'~STRk'陷入。如圖14E所示，將抗蝕圖案34'作為遮罩，相對於階梯部STRa'~STRh'，使階梯部STRi'~STRk'陷入。如以上所述，藉由將使用抗蝕圖案31'之細化進行1個循環，將使用抗蝕圖案32'~34'之陷入進行3次，相對簡便地形成比較例之階梯部STRa'~STRk'。
接下來，使用圖15A及圖15B，對比較例之半導體記憶裝置之問題進行說明。圖15A及圖15B係表示比較例之半導體記憶裝置及實施形態1之半導體記憶裝置1之無效區域IV之模式圖。
如圖15A所示，於比較例之半導體記憶裝置中，階梯部STRb'、STRd'、STRf'、STRh'、STRj'及連接於該等階梯部之著陸部為無助於半導體記憶裝置之功能之無效區域IV。又，屬於無效區域IV之階梯部STRb'、STRd'、STRf'、STRh'、STRj'之梯度與具有作為字元線之引出部之功能之其他階梯部保持不變而較為平緩。因此，比較例之半導體記憶裝置之階梯部STRa'~STRk'中之無效區域IV之佔有率例如超過50%，亦有時根據階梯部之設計成為75%左右。
如圖15B所示，於實施形態1之半導體記憶裝置1中，除了階梯部STRc及接點CC之連接區域以外之著陸部LND為無效區域IV。又，屬於無效區域IV之階梯部STRc之梯度大於具有作為字元線WL之引出部之功能之其他階梯部STRa、STRb。因此，可將實施形態1之半導體記憶裝置1之階梯部STRa、STRb、STRc中之無效區域IV之佔有率抑制為例如 50%以下。又，相對於比較例之階梯部STRa'~STRk'，實施形態1之階梯部STRa、STRb、STRc之全長為50%以下，根據階梯部STRa、STRb、STRc之設計為30%左右。
如以上所述，根據實施形態1之半導體記憶裝置1，可使階梯部STRa、STRb、STRc所占之區域變小。藉此，可提高半導體記憶裝置1中之記憶體部MEM之佔有率。又，可使半導體記憶裝置1小型化。
根據實施形態1之半導體記憶裝置1，作為階梯部STRa、STRb、STRc之前身之階梯部STRas、STRbs、STRcs之各階，係使用抗蝕圖案31~33並行地形成。藉此，可使製造處理不繁雜而簡便地形成階梯部STRa、STRb、STRc。
再者，於上述實施形態1中，將階梯部STRb之最上階設為較著陸部LND低1階量，但該等亦可處於相同之階層。於該情形時，連接於屬於該階層之字元線WL之接點CC，亦可配置於階梯部STRb之最上階或著陸部LND之任一者。
[實施形態2]
於實施形態1之半導體記憶裝置1中，藉由使作為虛設階梯之階梯部STRc之每1階之層數較其他階梯部STRa、STRb增加，可不改變階台面TRC之寬度，使階梯部STRc之梯度較階梯部STRa、STRb之梯度大。
於實施形態2中，藉由使虛設階梯之每1級之層數與其他階梯相等，而且改變階台面之寬度，使虛設階梯之梯度較其他階梯大。以下，使用圖式就實施形態2進行說明。
(半導體記憶裝置之構成例)
圖16及圖17係模式性地表示實施形態2之半導體記憶裝置2之構成例之剖視圖。圖16係包含記憶體部MEM、階梯部STRx、STRy、STRz、及周邊電路PER之剖視圖。圖17係階梯部STRx、STRy、STRz附近之放大剖視圖。
如圖16所示，於積層體LM之端部，配置有字元線WL、及絕緣層IL成為階梯狀之階梯部STRx、STRy、STRz。該等階梯部STRx、STRy、STRz中，階梯部STRz為構成自身之字元線WL不與記憶胞MC連接之虛設階梯。
作為第1階梯部之階梯部STRx具備與實施形態1之階梯部STRa相同之構成。即，包括積層體LM之上層部分之字元線WL及絕緣層IL之階梯部STRx，以配置於最靠記憶體部MEM，且朝向記憶體部MEM側升級之方式構成。階梯部STRx之1階量例如包括1層之字元線WL與其上層之1層之絕緣層IL。
作為第2階梯部之階梯部STRy具備與實施形態1之階梯部STRb相同之構成。即，包括積層體LM之下層部分之字元線WL及絕緣層IL之階梯部STRy以配置於最遠離記憶體部MEM之位置，且朝向記憶體部MEM側升級之方式構成。階梯部STRy之1階量例如包括1層之字元線WL與其上層之1層之絕緣層IL。
作為第3階梯部之階梯部STRz，以配置於階梯部STRx、STRy之間，且朝向記憶體部MEM側降級之方式構成。階梯部STRz至少包含處於與階梯部STRx之各層相同之積層位置之字元線WL及絕緣層IL之一部分。階梯部STRx、STRz相互對向，於階梯部STRx、STRz之間設置有槽G，於槽G之底部配置作為將各自之最下階之間連接之連接部之著陸 部LND。階梯部STRz之1階量，理想的是例如包括1層之字元線WL與其上層之1層之絕緣層IL。
再者，於圖16之例中，構成階梯部STRy之最上階之絕緣層IL及字元線WL，係與著陸部LND之絕緣層IL及字元線WL為同一層。因此，僅於著陸部LND配置接點CC，階梯部STRy之最上階不具有接點CC。但是，亦可將接點CC相反地配置。
又，包含積層體LM之最下層之字元線WL之1對絕緣層IL及字元線WL亦自階梯部STRy之最下階之下端部延伸。於該字元線WL亦連接著接點CC。
階梯部STRx之各級之階台面TRC之寬度例如大致相等。 階梯部STRy之各級之階台面TRC之寬度例如大致相等。階梯部STRx、STRy之階台面TRC之寬度例如相互大致相等。
階梯部STRz之各級之階台面TRC之寬度每隔1級不同，其等與階梯部STRx、STRy之階台面TRC之寬度不同。相對於階梯部STRx、STRy之階台面TRC之各自之寬度，理想的是，階梯部STRz之階台面TRC之寬度例如交替地成為1/3或2/3。因此，階梯部STRz一般而言具有較階梯部STRx、STRy陡峭之梯度。
但是，與階梯部STRz相關之該等構成為理想地實施下述製造處理之情形時之例，存在未必適用於實際之階梯部STRz之情況。
於實施形態2之構成中，階梯部STRx、STRy、STRz之梯度及階梯長度等亦依照與上述實施形態1相同之定義。圖17表示具體例。
如圖17所示，階梯部STRx之梯度以如下方式定義。將階梯部STRx之最上階之上端部A與最下階之上端部B之間之假想直線A-B之 延長線、與階梯部STRx之最下階之下端部所相接之階梯部STRx下之著陸部LND上表面所成之角度C定義為階梯部STRx之梯度。
又，階梯部STRx之階梯長度以如下方式定義。於自階梯部STRx之配置位置朝向記憶體部MEM之配置位置之方向上，將階梯部STRx之最上階之上端部A與最下階之上端部B之間之水平距離L1定義為階梯部STRc之階梯長度。
與上述同樣地，階梯部STRz之梯度以如下方式定義。將階梯部STRz之最上階之上端部D與最下階之上端部E之間之假想直線D-E之延長線、與階梯部STRz之最下階之下端部所相接之階梯部STRz下之著陸部LND上表面所成之角度F定義為階梯部STRz之梯度。
又，與上述同樣地，階梯部STRz之階梯長度以如下方式定義。於自階梯部STRz之配置位置朝向記憶體部MEM之配置位置之方向上，將階梯部STRz之最上階之上端部D與最下階之上端部E之間之水平距離L2定義為階梯部STRz之階梯長度。
根據如以上所述之定義，關於階梯部STRx、STRz可以說以下之情況。階梯部STRx之梯度小於階梯部STRz之梯度。階梯部STRx之階梯長度較階梯部STRz之階梯長度長。更簡單而言，階梯部STRx之最上階之上端部A與最下階之上端部B之距離大於階梯部STRz之最上階之上端部D與最下階之上端部E之距離。階梯部STRx之假想直線A-B間之距離、與階梯部STRz之假想直線D-E間之距離之如上述一樣之關係例如於階梯部STRx、STRz之梯度等於中途變化之情況等中亦維持。
又，按照下述半導體記憶裝置2之製造處理，原理上，關於階梯部STRx、STRy可以說以下之情況。階梯部STRy之梯度與階梯部 STRx之梯度大致相等。階梯部STRy之階梯長度與階梯部STRx之階梯長度大致相等。更簡單而言，階梯部STRy之最上階之上端部與最下階之上端部之距離與階梯部STRx之最上階之上端部A與最下階之上端部B之距離大致相等。
(半導體記憶裝置之製造處理之例)
接下來，使用圖18A~圖20B，對實施形態2之半導體記憶裝置2之製造處理之例進行說明。圖18A~圖20B係表示實施形態2之半導體記憶裝置2之製造處理之順序之一例之流程圖。於圖18A~圖20B中，存在將積層體LMs之下層結構及記憶體部MEM等一部分之構成省略之情況。
首先，於基板10上，形成周邊電路PER、源極線SL、及積層體LMs。積層體LMs具有犧牲層SC與絕緣層IL交替地積層複數個而成之構成。
與上述實施形態1之圖2B~圖4C相同，一面進行抗蝕圖案之細化，一面於積層體LMs形成階梯狀之結構。
圖18A表示了例如將進行了5次之細化之抗蝕圖案71e作為遮罩來加工積層體LMs之狀態。如圖18A所示，於積層體LMs形成著各6級之階梯部STRxs、STRys、STRzs。
如圖18B所示，於抗蝕圖案71e之剝離後，於積層體LMs上形成抗蝕圖案72。
抗蝕圖案72之端部Px自圖18A中最後形成之階梯部STRxs之最下階之階差面STP向與記憶體部MEM所處之側為相反方向延伸階台面TRC之寬度之倍數量。
抗蝕圖案72之端部Py自圖18A中最後形成之階梯部STRys之最下階之階差面STP向與記憶體部MEM所處之側為相反方向延伸階台面TRC之寬度之倍數量。
抗蝕圖案72之端部Pz覆蓋圖18A中最後形成之階梯部STRzs之最下階之階台面TRC僅1/3之寬度。即，抗蝕圖案72覆蓋除了最下階之階台面TRC之前端部之2/3以外之階梯部STRz之整體。
如圖18C所示，將抗蝕圖案72作為遮罩將積層體LMs之1級量，即1對絕緣層IL與犧牲層SC去除之後，將抗蝕圖案72細化而形成抗蝕圖案72a。
藉由使用抗蝕圖案72之加工，於階梯部STRxs、STRys形成具有其他級之倍數量之寬度之階台面TRC之最下階。又，於階梯部STRzs形成具有其他級之2/3之寬度之階台面TRC之最下階、與為最下階之上一級且具有其他級之1/3之寬度之階台面TRC之級。
藉由抗蝕圖案72之細化，抗蝕圖案72a會具有向記憶體部MEM方向後退階梯部STRxs、STRys之階台面TRC之寬度量之端部Px、Py。
此時，抗蝕圖案72a之端部Pz向與記憶體部MEM為相反方向後退與端部Px、Py相同之寬度，即階台面TRC之寬度量。由於本來抗蝕圖案72之端部Pz僅覆蓋最下階之階台面TRC之1/3，故而後退了階台面TRC之寬度量之抗蝕圖案72a之端部Pz將自階梯部STRzs之最下階起第3級之階台面TRC僅覆蓋1/3之寬度。即，抗蝕圖案72a覆蓋除了自最下階起第3級之階台面TRC之前端部之2/3及其下級以外之階梯部STRz之整體。
如圖19A所示，將抗蝕圖案72a作為遮罩而將積層體LMs之 1級量去除之後，將抗蝕圖案72a細化而形成抗蝕圖案72b。
藉由使用抗蝕圖案72a之加工，於階梯部STRxs、STRys形成具有與其他級相等之寬度之階台面TRC之最下階、與為最下階之上一級且具有其他級之倍數量之寬度之階台面TRC之級。又，於階梯部STRzs，自最下階起依次形成分別具有其他級之2/3之寬度之階台面TRC、1/3之寬度之階台面TRC、2/3之寬度之階台面TRC、及1/3之寬度之階台面TRC之級。
藉由抗蝕圖案72之細化，抗蝕圖案72b之端部Px、Py向記憶體部MEM方向後退階梯部STRxs、STRys之階台面TRC之寬度量。抗蝕圖案72b之端部Pz將自階梯部STRzs之最下階起第5級之階台面TRC僅覆蓋1/3之寬度。
如圖19B所示，將抗蝕圖案72b作為遮罩而將積層體LMs之1級量去除之後，將抗蝕圖案72b細化而形成抗蝕圖案72c。
藉此，自階梯部STRxs、STRys之最下階起第3級會具有其他級之倍數量之寬度之階台面TRC。又，於階梯部STRzs，形成6級量之交替地具有其他級之2/3之寬度之階台面TRC與1/3之寬度之階台面TRC之級。
抗蝕圖案72c之端部Px、Py向記憶體部MEM方向後退階梯部STRxs、STRys之階台面TRC之寬度量。抗蝕圖案72c之端部Pz將自階梯部STRzs之最下階起第7級之階台面TRC僅覆蓋1/3之寬度。
如圖19C所示，將抗蝕圖案72c作為遮罩將積層體LMs之1級量去除之後，將抗蝕圖案72c細化而形成抗蝕圖案72d。所獲得之結果與上述相同。
如圖20A所示，藉由將抗蝕圖案72d作為遮罩而將積層體LMs之1級量去除，形成各級之階台面TRC之寬度相等之階梯部STRxs、STRys。又，形成交替地具有階台面TRC之寬度為階梯部STRxs、STRys之2/3及1/3之級之階梯部STRzs。又，於積層體LMs中形成以階梯部STRxs與階梯部STRzs對向之方式露出之槽部G。
如圖20B所示，進行階梯部STRys之陷入，將階梯部STRys之積層位置較其他階梯部STRxs、STRzs更降低。此時，例如，以階梯部STRys之最上階會包括與階梯部STRxs、STRzs間之著陸部LNDs相同之絕緣層IL及犧牲層SC之方式，進行階梯部STRys之陷入。
根據以上內容，形成具有與上述階梯部STRx、STRy、STRz大致相等之形狀之階梯部STRxs、STRys、STRzs。然後，與上述實施形態1相同，藉由進行柱之形成、犧牲層SC向字元線WL之置換、及接點CC之形成等，製造實施形態2之半導體記憶裝置2。
根據實施形態2之半導體記憶裝置2，發揮與實施形態1之半導體記憶裝置1相同之效果。
(變化例)
於上述實施形態2中，使抗蝕圖案72之端部Px、Py向記憶體部MEM之相反方向突出，自下級側形成階梯部STRxs、STRys之各級，但亦可與實施形態1相同地配置相對於階梯部STRxs、STRys之抗蝕圖案端部。即，亦可於自圖18A中形成之階梯部STRxs、STRys之最上階後退了階台面TRC之寬度量之位置配置抗蝕圖案端部，自上級側朝向下級側形成階梯部STRxs、STRys。
於上述實施形態2中，使階梯部STRy之最上階之高度與著 陸部LND之高度相同，但亦可與實施形態1相同，使階梯部STRy之最上階之高度自著陸部LND之高度降低1級量。階梯部STRy之最上階之高度可於階梯部STRys之陷入時調整。
圖21A表示由較著陸部LND分別靠下1層之絕緣層IL及字元線WL構成最上階之階梯部STRyy。於該情形時，與著陸部LND之接點CC不同，亦於階梯部STRyy之最上階配置接點CC。但是，設置於階梯部STRyy之接點CC之總數亦如圖21B所示，與於上述最上階不具有接點CC之階梯部STRy保持不變。
[實施形態3]
於實際適用上述實施形態1、2之構成時，必須亦考慮具有將置換時之犧牲層SC去除後之空隙之積層體LMg(參照圖12)之補強。圖22A及圖22B表示包含積層體LMg之補強構件之實施形態3之構成。
圖22A及圖22B係模式性地表示實施形態3之半導體記憶裝置之構成例之剖視圖。圖22A基於實施形態1之半導體記憶裝置1之構成。圖22B基於實施形態2之半導體記憶裝置2之構成。
如圖22A及圖22B所示，於階梯部STRa~STRc、STRx~STRz之各級，除了接點CC以外還配置柱狀部HR。柱狀部HR例如包括包含SiO2層及SiN層之至少任一者之絕緣層等，自覆蓋階梯部STRa~STRc、STRx~STRz之絕緣層56之上表面，貫通階梯部STRa~STRc、STRx~STRz之各層，到達至源極線SL為止。
柱狀部HR於將犧牲層SC向字元線WL置換之處理之前形成。柱狀部HR例如亦可與柱PL並行地形成。藉由於置換前形成柱狀部HR，將具有置換時之空隙之積層體LMg利用柱狀部HR來支持。
且說，為了將引出字元線之階梯部之階梯長度進一步削減，另外亦進行了各種研究。其一例為以不僅相對於記憶體部之方向升降，而且相對於與該方向正交之方向亦升降之方式構成之複數行階梯結構。
圖23A及圖23B係表示實施形態3之半導體記憶裝置之2行階梯結構之模式圖。圖23A係表示2行階梯結構之俯視圖，圖23B係表示2行階梯結構之立體圖。於圖23B中，省略了字元線WL1~WL6間之絕緣層IL。
如圖23A所示，實施形態3之半導體記憶裝置具備配置於記憶體部MEM之兩側之階梯部STR。階梯部STR如實施形態1、2之階梯部STRa~STRc、STRx~STRz般，為包含虛設階梯之階梯部。又，階梯部STR具有於X方向升降之GX階梯與於Y方向升降之GY階梯。記憶體部MEM、及記憶體部MEM兩側之階梯部STR被於X方向延伸之複數個狹縫ST於Y方向分割。分割之各個區域構成區塊BLK1~BLK4。各區塊BLK1~BLK4於記憶體部MEM之一端側之階梯部STR具備連接於自最下層到最上層為止之字元線WL之複數個接點CC。即，例如，區塊BLK1於紙面左側之階梯部STR具備複數個接點CC，區塊BLK2於紙面右側之階梯部STR具備複數個接點CC。
如圖23B所示，區塊BLK1~BLK4中之各個階梯部STR於Y方向上分別被分割為2行。即，隔於2個狹縫ST間之階梯部具有朝向記憶體部MEM側升級之2行之階梯，即GX階梯。相互於Y方向排列之2行之階梯中之一者與另一者相比成為高1級，即高字元線WL之1層量之GY階梯。又，於X方向上，2行之階梯分別朝向記憶體部升級字元線之2層量。 即，於X方向上1級包括2層字元線。
藉此，可於於Y方向上不被分割之1行階梯結構之階梯部之3級量之空間，設置6級量之階梯結構。而且，藉由於6級分別配置接點CC1~CC6，可利用於1行階梯結構中引出3層量之字元線WL之空間，引出6層之字元線WL1~WL6。因此，藉由將實施形態1、2之階梯部STRa~STRc、STRx~STRz適用於實施形態3之2行階梯結構而階梯長度變得更短。
圖24係表示實施形態3之2行階梯結構中之柱狀部HR之配置例之俯視圖。如圖24所示，於區塊BLK1~BLK4中之各個階梯部STR，以儘量成為高密度之方式網格狀地配置柱狀部HR。此處，於接點CC之周圍，圓周狀地排列柱狀部HR。換言之，於接點CC之周圍，於包圍接點CC之正六邊形之各頂點排列柱狀部HR。
另一方面，若將上述比較例之階梯部STRa'~STRk'(參照圖15A)適用於如上所述之2行階梯結構，則導致階梯長度過長。即，導致相對於記憶體部而階梯部所占之比率過大。因此，考慮進而增加多行階梯結構之行數。
圖25A及圖25B係表示比較例之半導體記憶裝置之3行階梯結構之模式圖。圖25A係表示3行階梯結構之俯視圖，圖25B係表示3行階梯結構之立體圖。於圖25B中，省略了字元線WL1~WL9間之絕緣層IL。
如圖25A所示，於比較例之半導體記憶裝置中，亦於記憶體部之兩側配置有階梯部。階梯部如上述比較例之階梯部STRa'~STRk'般，為較多包含虛設階梯之階梯部。又，階梯部具有於X方向升降之GX階梯與於Y方向升降之GY階梯。記憶體部、及記憶體部兩側之階梯部被 於X方向延伸之複數個狹縫ST於Y方向分割，構成區塊BLK1~BLK4。各區塊BLK1~BLK4於記憶體部之一端側之階梯部具備複數個接點CC。
如圖25B所示，區塊BLK1~BLK4中之階梯部於Y方向上分別被分割為3行。即，階梯部具有3行之GX階梯。於圖25B之例中，成為隔於2個狹縫ST之區域之中央列之級最低，其一側之1行高1級，另一側之1行高2級之GY階梯。即，相對於構成中央行之字元線WL，構成一側之1行為1層量上層之字元線WL，構成另一側之1行為2層量上層之字元線WL。又，區塊BLK1~BLK4中之階梯部於X方向上朝向記憶體部升級，其1級包括3層字元線WL。即，各階梯部於X方向上，分別朝向記憶體部升級字元線WL之3層量。
藉此，可於在Y方向上不被分割之1行階梯結構之階梯部之3級量之空間，設置9級量之階梯結構。而且，藉由於9級分別配置接點CC1~CC9，能夠引出9層之字元線WL1~WL9。因此，藉由將比較例之階梯部STRa'~STRk'適用於該3行階梯結構可使階梯長度變短。然而，於此種構成中如何排列柱狀部成為問題。
圖26係表示比較例之3行階梯結構中之柱狀部之配置例之俯視圖。如圖26所示，即便於區塊BLK1~BLK4中之各個階梯部，以儘量成為高密度之方式排列柱狀部，亦於3行階梯結構中，各級之空間狹窄，無法以充分之密度排列柱狀部。即，有於存在置換時之空隙之積層體中無法保持充分之強度之可能性。
根據實施形態3之半導體記憶裝置，由於適用實施形態1、2之構成，故而可採用2行階梯結構。2行階梯結構於各級具有充分地高密度地配置柱狀部HR之空間。藉此，於置換時亦可充分地保持積層體LMg 之強度。
根據實施形態3之半導體記憶裝置，於不發揮作為支柱之作用之接點CC之周圍圓周狀地配置柱狀部HR。藉此，於置換時，可更牢固地指示積層體LMg。
根據實施形態3之半導體記憶裝置，於多行階梯結構中適用實施形態1、2之構成。藉此，可更進一步使階梯長度變短，可抑制相對於記憶體部MEM之階梯部STR之比率。
[其他實施形態]
於上述實施形態1、2中，設為構成階梯部STRb、STRy之絕緣層IL及字元線WL不與構成階梯部STRa、STRx之絕緣層IL及字元線WL重疊，但該等亦可一部分重疊。即，亦可減少階梯部STRb、STRy之陷入量。無效區域IV會增加於階梯部STRa、STRb間或階梯部STRx、STRy間積層位置重疊之量，但鑒於階梯部STRa~STRc或階梯部STRx~STRz之佈局，亦能夠採用此種構成。
又，於上述實施形態1、2中，設為周邊電路PER配置於記憶體部MEM與基板10之間，但並不限定於此。周邊電路例如亦可配置於與記憶體部外側之記憶體部相同之高度。於該情形時，記憶體部亦可配置於基板之正上方。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍中。
[相關申請案]
本申請案享有2019年3月4日申請之日本專利申請案編號2019-38626之優先權之利益，該日本專利申請案之所有內容引用於本申請案中。
1:半導體記憶裝置
10:基板
50:芯層
51:通道層
52:隧道絕緣層
53:電荷儲存層
54:阻擋絕緣層
55:絕緣層
56:絕緣層
CC:接點
IL:絕緣層
LM:積層體
LND:著陸部
MC:記憶胞
MEM:記憶體部
PER:周邊電路
PL:柱
SL:源極線
STP:階差面
STRa、STRb、STRc:階梯部
TR:電晶體
TRC:階台面
WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，其包含複數個導電層交替地介隔絕緣層積層於第1方向而成之積層體，上述積層體包含：複數個柱，其以於上述積層體之上述第1方向延伸之方式配置；第1階梯部，其以上述導電層中之第1導電層群向遠離上述柱之方向即第2方向下降之方式成為階梯狀，且於與上述第1方向及上述第2方向交叉之第3方向延伸之1個階台面與1個階差面形成1階量之階梯，而具有複數個階梯；第2階梯部，其以上述導電層中之第2導電層群向上述第2方向下降之方式成為階梯狀，且於上述第3方向延伸之1個階台面與1個階差面形成1階量之階梯，而具有複數個階梯；及第3階梯部，其與上述第1階梯部對向地設置，以上述導電層中之第3導電層群向上述第2方向上升之方式成為階梯狀，且於上述第3方向延伸之1個階台面與1個階差面形成1階量之階梯，而具有複數個階梯；上述第2導電層群位於較上述第1導電層群於上述第1方向上靠下方，上述第3導電層群位於在上述第1方向上與上述第1導電層群相同位置，上述第1階梯部之上述第1導電層群中所包含之導電層之層數、與上述第3階梯部之上述第3導電層群中所包含之導電層之層數相等，自上述第1階梯部之最上階之階差面之上端部，到上述第1階梯部之最下階之階差面之上端部為止之距離，大於自上述第3階梯部之最上階之階差面之上端部，到上述第3階梯部之最下階之階差面之上端部為止之距 離。
  2. 如請求項1之半導體記憶裝置，其中上述複數個柱設置於記憶體部，上述記憶體部包含複數個記憶胞，其等設置於與上述複數個導電層之各個交叉部，自接近上述記憶體部之側起，依次配置有上述第1階梯部、上述第3階梯部、及上述第2階梯部。
  3. 如請求項1之半導體記憶裝置，其中構成上述第3階梯部之1階量之上述導電層之層數，多於構成上述第1階梯部之1階量之上述導電層之層數。
  4. 如請求項1之半導體記憶裝置，其中構成上述第1階梯部及上述第2階梯部之1階之上述導電層之層數為1層。
  5. 如請求項1之半導體記憶裝置，其中上述第3階梯部中之階梯之個數，少於上述第1階梯部中之階梯之個數。
  6. 如請求項1之半導體記憶裝置，其中於上述複數個導電層與上述複數個柱之各個交叉部，設置有複數個記憶胞， 構成上述第1階梯部及上述第2階梯部之上述導電層，與上述記憶胞連接。
  7. 如請求項1之半導體記憶裝置，其中構成上述第3階梯部之上述導電層，成為電性浮游之狀態。
  8. 如請求項1之半導體記憶裝置，其中於上述第1階梯部之各階及上述第2階梯部之各階，配置有將構成各階之上述導電層與上層配線連接之接點。
  9. 如請求項1之半導體記憶裝置，其進而包含：連接部，其將上述第1階梯部之最下層之導電層之正下方之導電層、與上述第2階梯部之最上層之導電層之正上方之導電層相互連接，且設置於上述第1階梯部與上述第3階梯部之間。
  10. 如請求項1之半導體記憶裝置，其中上述第1階梯部之第1階梯之階台面之寬度，與設置於上述第3階梯部中之與上述第1階梯同一高度之第2階梯之階台面之寬度相等。
  11. 一種半導體記憶裝置，其包含：第1積層體，其係複數個第1導電層交替地介隔絕緣層積層而成；第2積層體，其係複數個第2導電層交替地介隔絕緣層積層於上述第1積層體之一部分上；及 第3積層體，其係複數個第3導電層交替地介隔絕緣層積層於上述第1積層體上且未設置上述第2積層體之區域之一部分上；上述第2積層體包含：複數個柱，其等於上述第2積層體內於上述第2積層體之積層方向延伸；及第1階梯部，其係設置於上述第2積層體中之上述第2導電層成階梯狀而成；上述第1積層體包含：複數個柱，其等於上述第1積層體內於上述第1積層體之積層方向延伸；及第2階梯部，其係較構成上述第1階梯部之上述導電層靠下層之上述第1導電層成階梯狀而成；上述第3積層體包含第3階梯部，該第3階梯部與上述第1階梯部對向，且係上述第3導電層成階梯狀而成，上述第3積層體之上表面與上述第2積層體之上表面於上述積層方向上處於同一位置，上述第1階梯部中之1階量之階梯所包含之上述第1導電層數，少於上述第3階梯部中之1階量之階梯所包含之上述第3導電層數。
  12. 如請求項11之半導體記憶裝置，其中於上述複數個導電層與上述複數個柱之各個交叉部，設置有複數個記憶胞，構成上述第1階梯部及上述第2階梯部之上述導電層係與上述記憶胞連接。
  13. 如請求項11之半導體記憶裝置，其中構成上述第3階梯部之上述3導電層成為電性浮游之狀態。
  14. 如請求項11之半導體記憶裝置，其中 於上述第1階梯部之各階及上述第2階梯部之各階，配置有將構成各階之上述導電層與上層配線連接之接點。
  15. 如請求項11之半導體記憶裝置，其進而包含連接部，其將上述第1階梯部之最下層之導電層之正下方之導電層、與上述第2階梯部之最上層之導電層之正上方之導電層相互連接，且設置於上述第1階梯部與上述第3階梯部之間。
  16. 如請求項11之半導體記憶裝置，其中上述第1階梯部之第1階梯之階台面之寬度，與設置於上述第3階梯部中之與上述第1階梯同一高度之第2階梯之階台面之寬度相等。
  17. 一種半導體記憶裝置之製造方法，形成複數個第1層介隔第2層相互積層而成之積層體；形成上述積層體之上層部分之上述複數個第1層中之第3層群成為階梯狀之第1階梯部；形成上述複數個第1層中處於與上述第3層群相同之積層位置之第4層群成為階梯狀之第2階梯部；於上述第1階梯部與上述第2階梯部之間，形成上述第4層群成為階梯狀、且以與上述第1階梯部對向之方式配置之第3階梯部；且實施：第1處理，其係一面使上述第1階梯部之最上階相對於最下階之位置後退，一面使上述第1階梯部向上述積層體之下層部分延伸；第2處理，其係一面使上述第2階梯部之最上階相對於最下階之位置 後退，一面使上述第2階梯部向上述積層體之下層部分延伸；第3處理，其不使上述第3階梯部之最上階相對於最下階之位置後退，而使上述第3階梯部向上述積層體之下層部分延伸；及如下處理：其係一面維持上述第2階梯部之階差，一面對上述第2階梯部於上述積層體之積層方向進行蝕刻，形成上述複數個第1層中，處於較上述第3層群靠下層之第5層群成為階梯狀之第4階梯部。
  18. 如請求項17之半導體記憶裝置之製造方法，其中上述第1處理、上述第2處理、及上述第3處理，係將至少覆蓋上述第2階梯部與上述第3階梯部之間之階台面之抗蝕圖案作為遮罩而實施，上述抗蝕圖案之上述第2階梯部側之端部，配置於自上述第2階梯部之最上階之階差面向上述第3階梯部側後退特定距離之位置，上述抗蝕圖案之上述第3階梯部側之端部，配置於與上述第3階梯部之最下階之階差面重疊之位置。
  19. 如請求項18之半導體記憶裝置之製造方法，其中上述第1處理、上述第2處理、及上述第3處理，係一面將上述抗蝕圖案細化多次一面實施。
  20. 如請求項19之半導體記憶裝置之製造方法，其中上述第1處理、上述第2處理、及上述第3處理，將上述抗蝕圖案之多次細化作為1個循環而包含複數個循環。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022191841A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US11901287B2 (en) 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603229A (zh) * 2014-07-07 2016-01-16 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
TW201714249A (zh) * 2015-10-02 2017-04-16 旺宏電子股份有限公司 具有鏡像落著區之多層三維結構
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構
TW201837977A (zh) * 2017-04-10 2018-10-16 旺宏電子股份有限公司 半導體元件及其關鍵尺寸的定義方法
US20180336950A1 (en) * 2016-01-08 2018-11-22 Da Woon JEONG Three-dimensional (3d) semiconductor memory devices and methods of manufacturing the same
US20180366482A1 (en) * 2017-06-20 2018-12-20 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof
US20190006381A1 (en) * 2017-06-30 2019-01-03 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for cmos under array architecture and method of making thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR101990904B1 (ko) 2012-07-17 2019-06-19 삼성전자주식회사 수직형 반도체 소자
KR102003529B1 (ko) * 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR101974352B1 (ko) 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9786680B2 (en) * 2015-09-10 2017-10-10 Toshiba Memory Corporation Semiconductor device
KR102509899B1 (ko) 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
TWI622131B (zh) * 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
JP2019201038A (ja) 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置およびその製造方法
US10734400B1 (en) * 2019-02-18 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603229A (zh) * 2014-07-07 2016-01-16 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
TW201714249A (zh) * 2015-10-02 2017-04-16 旺宏電子股份有限公司 具有鏡像落著區之多層三維結構
US20180336950A1 (en) * 2016-01-08 2018-11-22 Da Woon JEONG Three-dimensional (3d) semiconductor memory devices and methods of manufacturing the same
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構
TW201837977A (zh) * 2017-04-10 2018-10-16 旺宏電子股份有限公司 半導體元件及其關鍵尺寸的定義方法
US20180366482A1 (en) * 2017-06-20 2018-12-20 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof
US20190006381A1 (en) * 2017-06-30 2019-01-03 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for cmos under array architecture and method of making thereof

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