TWI622131B - Semiconductor memory device and method of manufacturing same - Google Patents

Semiconductor memory device and method of manufacturing same Download PDF

Info

Publication number
TWI622131B
TWI622131B TW105125823A TW105125823A TWI622131B TW I622131 B TWI622131 B TW I622131B TW 105125823 A TW105125823 A TW 105125823A TW 105125823 A TW105125823 A TW 105125823A TW I622131 B TWI622131 B TW I622131B
Authority
TW
Taiwan
Prior art keywords
film
insulating
conductive film
memory device
forming
Prior art date
Application number
TW105125823A
Other languages
English (en)
Other versions
TW201735269A (zh
Inventor
Fumitaka Arai
Tatsuya Kato
Satoshi Nagashima
Katsuyuki Sekine
Yuta Watanabe
Keisuke Kikutani
Atsushi Murakoshi
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of TW201735269A publication Critical patent/TW201735269A/zh
Application granted granted Critical
Publication of TWI622131B publication Critical patent/TWI622131B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

實施形態之半導體記憶裝置包含：半導體基板；第1絕緣膜，其設置於上述半導體基板上；第1導電膜，其設置於上述第1絕緣膜上之第1區域；第2導電膜，其設置於上述第1絕緣膜上之第2區域；第1積層體，其設置於上述第1導電膜上；第2積層體，其設置於上述第2導電膜及其周邊之區域上；第1半導體支柱；2根導電體支柱；及電荷累積構件。於上述第1積層體中，沿自上述半導體基板朝向上述第1絕緣膜之第1方向交替積層有第2絕緣膜及電極膜。於上述第2積層體中，沿上述第1方向交替積層有第3絕緣膜及第1膜。上述第1半導體支柱係於上述第1積層體內沿上述第1方向延伸，且下端與上述第1導電膜連接。上述2根導電體支柱係於上述第2積層體內沿上述第1方向延伸，與上述第2導電膜隔離，夾隔上述第2導電膜，且下端與上述半導體基板連接。上述電荷累積構件設置於上述第1半導體支柱與上述電極膜之間。

Description

半導體記憶裝置及其製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
已提出有一種積層型半導體記憶裝置，其包含：積層體，其包含交替積層之導電膜與絕緣膜；半導體支柱，其貫通該積層體內；及電晶體，其配置於積層體之周邊部。於積層型之半導體記憶裝置中，期望削減製造步驟。
本發明之實施形態係提供一種可削減製造步驟之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包含：半導體基板；第1絕緣膜，其設置於上述半導體基板上；第1導電膜，其設置於上述第1絕緣膜上之第1區域；第2導電膜，其設置於上述第1絕緣膜上之第2區域；第1積層體，其設置於上述第1導電膜上；第2積層體，其設置於上述第2導電膜及其周邊之區域上；第1半導體支柱；2根導電體支柱；及電荷累積構件。於上述第1積層體中，沿自上述半導體基板朝向上述第1絕緣膜之第1方向交替積層有第2絕緣膜及電極膜。於上述第2積層體中，沿上述第1方向交替積層有第3絕緣膜及第1膜。上述第1半導體支柱於上述第1積層體內沿上述第1方向延伸，且下端與上述第1導電膜連接。上述2根導電體支柱於上述第2積層體內沿上述第1方向延伸，與上述第2導電膜隔離，夾隔上述第2導電膜，且下端與上述半導體基板 連接。上述電荷累積構件設置於上述第1半導體支柱與上述電極膜之間。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧電極膜
17‧‧‧絕緣膜
18‧‧‧絕緣構件
23‧‧‧障壁金屬膜
24‧‧‧導電構件
27‧‧‧接觸件
28‧‧‧接觸件
28h‧‧‧接觸孔
30‧‧‧記憶膜
31‧‧‧穿隧絕緣膜
32‧‧‧積層體
33‧‧‧絕緣膜
34‧‧‧填充膜
35‧‧‧積層體
36‧‧‧層間絕緣膜
37‧‧‧接觸件
38‧‧‧接觸件
39‧‧‧接觸件
39h‧‧‧接觸孔
41‧‧‧遮罩
41a‧‧‧遮罩
44‧‧‧凹陷
45‧‧‧圖案膜
45a‧‧‧圖案膜
46‧‧‧抗反射膜
46a‧‧‧抗反射膜
47‧‧‧抗蝕劑膜
47a‧‧‧抗蝕劑圖案
50‧‧‧區塊絕緣膜
51‧‧‧區塊絕緣膜
52‧‧‧區塊絕緣膜
53‧‧‧區塊絕緣膜
64~67‧‧‧開口部
68‧‧‧孔
72‧‧‧硬遮罩
72a‧‧‧開口部
73‧‧‧絕緣構件
81‧‧‧絕緣構件
81a‧‧‧絕緣構件
81b‧‧‧絕緣構件
85‧‧‧貫通孔
86‧‧‧絕緣構件
88‧‧‧接觸件
88h‧‧‧接觸孔
91‧‧‧STI
92‧‧‧絕緣構件
95‧‧‧孔
99‧‧‧絕緣構件
B1-B2‧‧‧線
BL‧‧‧位元線
C1-C2‧‧‧線
CP‧‧‧導電支柱
D‧‧‧汲極電極
E‧‧‧端部
F1-F2‧‧‧線
FG‧‧‧浮閘電極膜
G‧‧‧閘極電極
L1~L6‧‧‧配線
MH‧‧‧記憶孔
MT‧‧‧記憶胞溝槽
PA‧‧‧部分
Rm‧‧‧記憶區域
Rs‧‧‧周邊區域
S‧‧‧源極電極
SGD‧‧‧汲極側選擇閘極電極
SGS‧‧‧源極側選擇閘極電極
SL‧‧‧源極線
SP‧‧‧矽支柱
ST‧‧‧狹縫
STh‧‧‧橫狹縫
Tr‧‧‧電晶體
WL‧‧‧字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係例示實施形態之半導體記憶裝置之立體圖。
圖2係圖1所示之B1-B2線之模式性剖視圖。
圖3係圖2所示之C1-C2線之模式性剖視圖。
圖4係例示實施形態之半導體記憶裝置之一部分之剖視圖。
圖5A~圖21係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
以下，一面參照圖式，一面對本發明之實施形態進行說明。
圖1係例示實施形態之半導體記憶裝置之立體圖。
如圖1所示，於實施形態之半導體記憶裝置1中，設置複數根矽支柱SP(支柱)。複數根矽支柱SP沿第1方向延伸。將第1方向設為Z方向。將相對於Z方向垂直之1個方向設為X方向(第2方向)。將相對於Z方向與X方向垂直之方向設為Y方向(第3方向)。
例如，於半導體記憶裝置1中，設置矽基板10，且於矽基板10之上，設置複數根矽支柱SP。
於本案說明書中，將第2要素設置於第1要素之上之狀態包含第2要素與第1要素實體相接之狀態、與於第2要素與第1要素之間設置有第3要素之狀態。
於半導體記憶裝置1之例中，設置矽基板10，且於矽基板10上設置有絕緣膜11。於絕緣膜11上設置有源極線SL。
於源極線SL上，設置有沿Z方向延伸之矽支柱SP。矽支柱SP與源極線SL電性連接。於矽支柱SP之周圍，設置有積層體32。積層體32包含交替排列之電極膜13與絕緣膜33。於積層體32與源極線SL之 間，設置有絕緣膜17及絕緣構件18。
於矽支柱SP與積層體32之間，設置有穿隧絕緣膜31。於穿隧絕緣膜31與電極膜13之間，設置有浮閘電極膜FG。浮閘電極膜FG於X方向上與矽支柱SP離開而設置。於浮閘電極膜FG與電極膜13之間，設置有區塊絕緣膜50。將包含穿隧絕緣膜31、浮閘電極膜FG及區塊絕緣膜50之積層膜稱為記憶膜30。
於矽支柱SP上，設置有位元線BL。位元線BL沿X方向延伸。於矽支柱SP與位元線BL之間，設置有沿Z方向延伸之接觸件28。
將積層體32下部之電極膜13稱為源極側選擇閘極電極SGS。源極側選擇閘極電極SGS沿Y方向延伸。將積層體32上部之電極膜13稱為汲極側選擇閘極電極SGD。汲極側選擇閘極電極SGD沿Y方向延伸。將汲極側選擇閘極電極SGD與源極側選擇閘極電極SGS之間之電極膜13稱為字元線WL。字元線WL沿Y方向延伸。對應於施加至字元線WL之電壓，而流通於矽支柱SP之電流變化。
於源極線SL上之未配置矽支柱SP之部分，設置有沿Z方向延伸之接觸件39。於接觸件39上設置有沿Y方向延伸之配線L4。
圖2係圖1所示之B1-B2線之模式性剖視圖。
圖3係圖2所示之C1-C2線之模式性剖視圖。
如圖2及圖3所示，於積層體32之Y方向側，設置有積層體35。積層體35係與積層體32隔離。於積層體35中，交替積層有例如包含氧化矽之絕緣膜33與例如包含氮化矽之填充膜34，且未設置電極膜13。積層體32之絕緣膜33與積層體35之絕緣膜33係將相同膜分斷者，其膜厚及平均組成相互相等。
於積層體35，設置有導電支柱CP。導電支柱之XY平面之形狀例如為橢圓。導電支柱CP之沿著X方向之最大寬度與導電支柱CP之沿著Y方向之最大寬度不同。
矽支柱SP之XY平面之形狀例如為橢圓。矽支柱SP之沿著X方向之最大寬度與矽支柱SP之沿著Y方向之最大寬度不同。浮閘電極膜FG之XY平面之形狀為無半圓之中心部分之大致弧形。於沿Y方向排列之2根矽支柱SP之間，設置有絕緣構件81。絕緣構件81設置於源極線SL上且沿Z方向延伸。絕緣構件81自Y方向觀看與矽支柱SP重合。於源極線SL上，設置有於X方向上與矽支柱SP離開且沿YZ平面擴展之絕緣構件73。
絕緣構件81設置有複數個，例如為絕緣構件81a與絕緣構件81b。絕緣構件81b於Y方向上與絕緣構件81a離開且沿Z方向延伸。於絕緣構件81a與絕緣構件81b之間，設置沿Z方向延伸之絕緣構件86。
如圖3所示，積層體32之積層體35側之端部之形狀係於每一電極膜13形成梯級之階梯狀。於Z方向相互隔離之複數層電極膜13之Y方向之端部E之位置相互不同。複數層電極膜13之各者之沿著Y方向之長度相互不同。
於源極側選擇閘極電極SGS之端部E上設置有接觸件37。接觸件37沿Z方向延伸。於接觸件37上設置有配線L1。配線L1沿Y方向延伸。
於汲極側選擇閘極電極SGD之端部E上設置有接觸件27。接觸件27沿Z方向延伸。於接觸件27上設置有配線L3。配線L3沿Y方向延伸。
Z方向之位置相互相等之複數條字元線WL於端部E被捆束為1束。於捆束為1束之字元線WL之端部E上設置有接觸件38。接觸件38沿Z方向延伸。於接觸件38上設置有配線L2。配線L2沿Y方向延伸。於絕緣膜17上，設置有層間絕緣膜36。
另一方面，積層體35之積層體32側之端部之形狀並非階梯狀，而形成為大致垂直之側面。
於積層體35內，導電支柱CP沿Z方向延伸。於導電支柱CP與積層體32之間，設置有絕緣構件92。導電支柱CP與矽基板10電性連接。絕緣構件92之沿X方向之長度大於導電支柱CP之沿X方向之長度。絕緣構件92之組成與絕緣構件81之組成相同，例如為氧化矽。絕緣構件73之沿著X方向之長度較絕緣構件81之沿著X方向之長度長。
於導電支柱CP上設置有接觸件88。接觸件88沿Z方向延伸。於接觸件88上，設置有配線L5。
導電支柱CP例如設置有2根。將2根導電支柱CP之中之一者稱為源極電極S，另一者稱為汲極電極D。於積層體35與矽基板10之間，於源極電極S與汲極電極D之間，設置有閘極電極G。2根導電支柱CP與閘極電極G隔離。
閘極電極G與記憶區域之源極線SL同層。即，基板10與閘極電極G之距離等於基板10與源極線SL之距離。又，閘極電極G之膜厚、膜構成及平均組成與源極線SL之膜厚、膜構成及平均組成大致相同。源極線SL及閘極電極G例如為依序積層有矽層、鎢層及矽層之3層膜。閘極電極G與源極線SL分斷。於閘極電極G與矽基板10之間，延伸有絕緣膜11。藉由閘極電極G、矽基板10、源極電極S及汲極電極D，形成電晶體Tr。位於閘極電極G與矽基板10之間之絕緣膜11成為電晶體Tr之閘極絕緣膜。對應於施加至閘極電極G之電位，而經由源極電極S(導電支柱CP之1根)及汲極電極D(導電支柱CP之另1根)流向矽基板10之電流變化。對應於施加至閘極電極G之電位，而矽基板10之自源極電極S與矽基板10之連接點至汲極電極D與矽基板10之連接點之電阻變化。
於矽基板10之上層部分，亦可以包圍與源極電極S之連接點、與汲極電極D之連接點、及閘極電極G之正下方區域之方式，設置有STI(Shallow Trench Isolation：淺溝槽隔離)91。
圖4係例示實施形態之半導體記憶裝置一部分之剖視圖。
如圖4所示，於圖1之部分PA中，於X方向上相鄰之2根矽支柱SP之間，介置有電極膜13。於電極膜13，設置有導電構件24及障壁金屬膜23。障壁金屬膜23設置於導電構件24之上表面上、下表面上、及朝向矽支柱SP之側面上。於電極膜13與穿隧絕緣膜31之間，設置有浮閘電極膜FG。於浮閘電極膜FG與電極膜13之間、及浮閘電極膜FG與絕緣膜33之間，設置有區塊絕緣膜51。
於區塊絕緣膜51與導電構件24之間、及導電構件24與絕緣膜33之間，設置有區塊絕緣膜52。於區塊絕緣膜52與導電構件24之間、及導電構件24與絕緣膜52之間，設置有區塊絕緣膜53。區塊絕緣膜52及53雖設置於浮閘電極膜FG與電極膜13之間、及絕緣構件81與電極膜13之間，但未設置於絕緣構件86與電極膜13之間。
將包含區塊絕緣膜51、區塊絕緣膜52及區塊絕緣膜53之積層膜稱為區塊絕緣膜50。字元線WL包含障壁金屬膜23及導電構件24。
以下，表示各部之材料之一例。
矽基板10例如由包含矽(Si)之半導體材料形成。絕緣膜33例如由氧化矽(SiO2)形成。配線L1~配線L6、位元線BL、字元線WL、源極電極S、汲極電極D例如由鎢(W)形成。穿隧絕緣膜31例如由氧化矽形成。
對本實施形態之半導體記憶裝置之製造方法之例進行說明。
圖5A至圖19係例示本實施形態之半導體記憶裝置之製造方法之剖視圖。
首先，如圖5A所示，於矽基板10之上層部分，選擇性地形成STI91。其次，於矽基板10上，例如沈積氧化矽膜而形成絕緣膜11。矽基板10包含周邊區域Rs與記憶區域Rm。於絕緣膜11上沈積導電材料而形成導電層12。
其次，如圖5B所示，例如，實施乾蝕刻，選擇性地去除導電層12。藉此，於記憶區域Rm形成源極線SL，且於周邊區域Rs之一部分形成閘極電極G(於圖5B中未圖示)。以絕緣材料填埋源極線SL與閘極電極G之間後，進行平坦化。
其次，如圖5C所示，於絕緣膜11之上表面上、源極線SL之上表面上及閘極電極G之上表面上沈積絕緣材料而形成絕緣構件18。於絕緣構件18之上形成絕緣膜17。
其次，如圖6所示，於絕緣膜17上，例如藉由CVD(Chemical Vapor Deposition：化學氣相沈積)法積層絕緣膜33及填充膜34而形成積層體35。絕緣膜33例如包含氧化矽。填充膜34例如包含氮化矽。
其次，如圖7所示，於積層體35上，例如藉由以TEOS(Tetra Ethyl Ortho Silicate：正矽酸四乙酯；Si(OC2H5)4)為原料之CVD法沈積氧化矽(SiO2)而形成遮罩41。於遮罩41上，形成圖案膜45。圖案膜45為例如包含碳(C)之膜。於圖案膜45上形成抗反射膜ARC(Anti Reflective Coating：抗反射塗層)46。於抗反射膜46上形成抗蝕劑膜47。
隨後，對抗蝕劑膜47進行曝光及顯影而形成抗蝕劑圖案47a。抗蝕劑圖案47a沿Y方向延伸。實施蝕刻，而形成抗反射膜46a及圖案膜45a。抗反射膜46a及圖案膜45a沿Y方向延伸。
其次，如圖8所示，將遮罩41圖案化而形成遮罩41a。
圖9係圖8所示之F1-F2線之模式性剖視圖。
如圖9所示，於遮罩41a設置有開口部64~67。開口部64沿X方向延伸。開口部65及開口部66沿Y方向延伸。開口部65及開口部66於Y方向上未延伸至開口部67之位置。開口部67之XY平面之形狀例如為圓形。
其次，如圖10及圖11所示，以圖8及圖9所示之遮罩41a為遮罩，例如實施濕式蝕刻，而於Z方向上貫穿積層體35及絕緣膜17。藉此， 於記憶區域Rm形成貫穿積層體35到達至源極線SL之記憶胞溝槽MT、狹縫ST、橫狹縫STh，且於周邊區域Rs形成貫穿積層體35到達至矽基板10之2個孔68。記憶胞溝槽MT、狹縫ST、橫狹縫STh及2個孔68係同時形成。藉由開口部64形成橫狹縫STh。藉由開口部65形成記憶胞溝槽MT。藉由開口部66形成狹縫ST。藉由開口部67形成孔68。
其次，如圖12及圖13所示，例如藉由塗佈法，沈積氧化矽等絕緣材料。藉此，於記憶胞溝槽MT內形成絕緣構件81，於狹縫ST內形成絕緣構件73，於橫狹縫SHh內形成絕緣構件99，於2個孔68內形成絕緣構件92。
其次，於Z方向上貫穿絕緣構件81而形成記憶孔MH。藉由記憶孔MH，將絕緣構件81於Y方向上分斷。
其次，如圖14所示，經由記憶孔MH，例如進行使用溶解氮化矽之藥液即熱磷酸(H3PO4)作為蝕刻劑之濕式蝕刻。藉此，去除填充膜34之記憶孔MH側之一部分，而於記憶孔MH之側面形成凹陷44。
其次，如圖15及圖16所示，於記憶孔MH之側面上及凹陷44之內表面上，例如沈積絕緣材料而形成區塊絕緣膜51。於區塊絕緣膜51之表面上，例如沈積多晶矽而形成浮閘電極膜FG。於記憶孔MH之側面上，例如沈積氧化矽而形成穿隧絕緣膜31。對記憶孔MH內，例如以非晶矽埋入。實施退火處理使非晶矽結晶化從而形成矽支柱SP。
如圖17所示，於遮罩41a上形成硬遮罩72。於硬遮罩72設置有開口部72a。硬遮罩72之開口部72a配置於絕緣構件81之上。
如圖18所示，以硬遮罩72為遮罩，例如實施濕式蝕刻，而去除絕緣膜33之一部分、填充膜34之一部分及絕緣構件81之一部分。藉此，於硬遮罩72之開口部之下形成貫通孔85。將絕緣構件81藉由貫通孔85於Y方向上分斷。
如圖19所示，藉由經由貫通孔85，實施濕式蝕刻，而去除與貫 通孔85相連之填充膜34。於濕式蝕刻中，例如使用熱磷酸。此時，由於蝕刻液被絕緣構件73及絕緣構件99阻止，故而滯留於記憶區域Rm內，不會進入周邊區域Rs內。其結果，於記憶區域Rm內，於去除填充膜34後，形成空間。另一方面，於周邊區域Rs內，填充膜34未被去除。
其次，經由貫通孔85，於空間之內表面上形成區塊絕緣膜52。於區塊絕緣膜52之表面上形成區塊絕緣膜53。於區塊絕緣膜53之表面上形成障壁金屬膜23。於障壁金屬膜23之表面上，形成導電構件24。藉由障壁金屬膜23及導電構件24形成電極膜13。藉此，於記憶區域Rm中，將填充膜34置換為電極膜13，而形成交替積層字元線WL與絕緣膜33而成之積層體32。另一方面，於周邊區域Rs中，仍為積層體35。
其次，將貫通孔85內例如以氧化矽填埋而形成絕緣構件86。去除積層體32上之硬遮罩72。
如圖20及圖21所示，將積層體32之Y方向端部加工為階梯狀。此時，周邊區域Rs之積層體35未被去除而殘留。因此，於周邊區域Rs與記憶區域Rm之間不會產生較大階差。藉此，無需用以消除階差之多個步驟。積層體35之積層體32側之端部並未加工為階梯狀，而設為大致垂直之側面。
其次，藉由沈積絕緣材料，形成層間絕緣膜36。其次，對層間絕緣層36之上表面，實施CMP(Chemical Mechanical Polishing：化學機械研磨)等平坦化處理。如上述般，因於記憶區域Rm形成有積層體32，且於周邊區域Rs形成有積層體35，故於記憶區域Rm與周邊區域Rs之間不存在較大之階差。因此，平坦化處理較容易。另，以後，將絕緣構件99作為層間絕緣膜36之一部分加以說明。
其次，於Z方向上貫穿2個絕緣構件92之各者之內部，而形成到 達至矽基板10之2個孔95。使絕緣構件92殘留於孔95之周圍。將2個孔95內分別以導電材料填埋而形成到達至矽基板10之2根導電支柱CP。
如圖1~圖3所示，於Z方向上貫穿絕緣構件73，而形成到達至源極線SL之接觸孔39h。將接觸孔39h內例如以鎢埋入而形成接觸件39。於接觸件39之上，形成配線L4。於積層體32、配線L4及層間絕緣膜36上形成絕緣構件71。
於Z方向上貫穿絕緣構件71而形成到達至矽支柱SP之接觸孔28h。將接觸孔28h內例如以鎢埋入而形成接觸件28。於接觸件28之上，形成沿X方向延伸之位元線BL。
於汲極側選擇閘極電極SGD之端部E上，貫穿絕緣構件71直至汲極側選擇閘極電極SGD而形成沿Z方向延伸之接觸件27。於接觸件27之上，形成沿Y方向延伸之配線L3。同樣地，形成接觸件38、配線L2、接觸件37及配線L1。
於Z方向上貫穿絕緣構件71而形成到達至導電支柱CP之接觸孔88h。將接觸孔88h內例如以鎢埋入而形成接觸件88。於接觸件88之上，形成沿X方向延伸之配線L5。
藉此，形成半導體記憶裝置1。
於本實施形態中，於圖6所示之步驟中，交替地沈積包含氧化矽之絕緣膜33及包含氮化矽之填充膜34，而形成積層體35，且於圖19所示之步驟中，僅於記憶區域Rm，將填充膜34置換為電極膜13，而形成積層體32。此時，於周邊區域Rs中，殘留積層體35。藉此，消除周邊區域Rs與記憶區域Rm之階差。其結果，層間絕緣膜36之上表面之平坦化變容易。又，無需用於消除階差之多個步驟。其結果，可削減製造步驟。
相對於此，假若自周邊區域Rs去除積層體35，則於周邊區域Rs與記憶區域Rm之界面形成較大之階差。其結果，層間絕緣膜36之平 坦化變困難。
又，於周邊區域Rs中，由於未將絕緣性之填充膜34置換為電極膜13，故導電支柱CP與電極膜13之間之耐壓或短路不會成為問題。
此外，於本實施形態中，藉由將導電層12分割，而同時形成源極線SL與電晶體Tr之閘極電極G。藉此，於在周邊區域Rs殘留積層體35之情形時，可容易地形成閘極電極G。又，無需用以製作電晶體Tr之閘極電極G之專用之步驟。藉此，可削減半導體記憶裝置之製造步驟。
更且，於本實施形態中，於圖18所示之步驟中，形成孔狀之貫通孔85，且於圖19所示之步驟中，經由貫通孔85將填充膜34置換為電極膜13。藉此，與形成沿Y方向延伸之線狀之貫通孔之情形相比，可提高X方向之矽支柱SP之積體度。其結果，可提高半導體記憶裝置1之記憶胞之積體度。
根據實施形態，可提供一種能夠削減製造步驟之半導體記憶裝置及其製造方法。
雖然已說明本發明之若干實施形態，但該等實施形態僅為舉例而提出者，並非意欲限制發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、及變更。該等實施形態及其變化皆含於發明之範圍及主旨，且含在申請專利範圍中記載之發明與其等效之範圍內。

Claims (19)

  1. 一種半導體記憶裝置，其包含：半導體基板；第1絕緣膜，其設置於上述半導體基板上；第1導電膜，其設置於上述第1絕緣膜上之第1區域；第2導電膜，其設置於上述第1絕緣膜上之第2區域；第1積層體，其設置於上述第1導電膜上，且係沿自上述半導體基板朝向上述第1絕緣膜之第1方向交替積層第2絕緣膜及電極膜而成；第2積層體，其設置於上述第2導電膜及其周圍之區域上，且係沿上述第1方向交替積層第3絕緣膜及第1膜而成；第1半導體支柱，其於上述第1積層體內沿上述第1方向延伸，且下端與上述第1導電膜連接；2根導電體支柱，其等於上述第2積層體內沿上述第1方向延伸，且與上述第2導電膜隔離，夾隔上述第2導電膜，且下端與上述半導體基板連接；及電荷累積構件，其設置於上述第1半導體支柱與上述電極膜之間。
  2. 如請求項1之半導體記憶裝置，其中上述半導體基板與上述第1導電膜之距離等於上述半導體基板與上述第2導電膜之距離。
  3. 如請求項1之半導體記憶裝置，其中上述第1導電膜之厚度與上述第2導電膜之厚度相等。
  4. 如請求項1之半導體記憶裝置，其中上述第1導電膜之平均組成與上述第2導電膜之平均組成相等。
  5. 如請求項1之半導體記憶裝置，其中上述第2絕緣膜之厚度與上 述第3絕緣膜之厚度相等。
  6. 如請求項1之半導體記憶裝置，其中上述第2絕緣膜之組成與上述第3絕緣膜之組成相等。
  7. 如請求項1之半導體記憶裝置，其進而包含：第2半導體支柱，其於上述第1積層體內沿上述第1方向延伸，以上述第1半導體支柱為基準設置於相對於上述第1方向交叉之第2方向側，且下端與上述第1導電膜連接；及第1絕緣構件，其設置於上述第1半導體支柱與上述第2半導體支柱之間，且貫穿上述第1積層體。
  8. 如請求項7之半導體記憶裝置，其進而包含：第2絕緣構件，其貫穿上述第1積層體；及第4絕緣膜，其設置於上述電荷累積構件與上述電極膜之間、及上述第1絕緣構件與上述電極膜之間，且未設置於上述第2絕緣構件與上述電極膜之間。
  9. 如請求項1之半導體記憶裝置，其進而包含：第5絕緣膜，其設置於各上述導電體支柱之周圍。
  10. 如請求項9之半導體記憶裝置，其進而包含：第2半導體支柱，其於上述第1積層體內沿上述第1方向延伸，以上述第1半導體支柱為基準設置於相對於上述第1方向交叉之第2方向側，且下端與上述第1導電膜連接；及第1絕緣構件，其設置於上述第1半導體支柱與上述第2半導體支柱之間，且貫穿上述第1積層體；且上述第1絕緣構件之組成與上述第5絕緣膜之組成相等。
  11. 如請求項1之半導體記憶裝置，其中上述第1膜為絕緣性。
  12. 如請求項1之半導體記憶裝置，其中上述第1積層體之上述第2積層體側之端部之形狀係於上述每一電極膜形成有梯級之階梯 狀；且上述第2積層體之上述第1積層體側之端部之形狀係大致垂直之側面。
  13. 一種半導體記憶裝置之製造方法，其包含：於半導體基板上形成第1絕緣膜之步驟；於上述第1絕緣膜上形成導電膜之步驟；將上述導電膜分割成第1導電膜與第2導電膜之步驟；於上述第1導電膜上及上述第2導電膜上，藉由交替地積層第2絕緣膜與第1膜，而形成積層體之步驟；於上述積層體之第1部分，形成沿積層上述第2絕緣膜及上述第1膜之第1方向延伸且與上述第1導電膜連接之第1半導體支柱、及設置於上述第1半導體支柱與上述第1膜之間之電荷累積構件之步驟；將上述積層體分割成上述第1部分與第2部分之步驟；形成覆蓋上述第1部分及上述第2部分之層間絕緣膜之步驟；對上述層間絕緣膜之上表面實施平坦化處理之步驟；及於上述第2部分形成2根導電體支柱之步驟，上述導電體支柱沿上述第1方向延伸，與上述第2導電膜隔離，夾隔上述第2導電膜，且與上述半導體基板連接。
  14. 如請求項13之半導體記憶裝置之製造方法，其進而包含：對上述層間絕緣膜之上表面實施平坦化處理之步驟。
  15. 如請求項13之半導體記憶裝置之製造方法，其進而包含：於上述第1部分形成第1貫通孔之步驟；經由上述第1貫通孔，將上述第1膜之配置於上述第1部分內之部分去除之步驟；及經由上述第1貫通孔，於去除上述第1膜後之空間內形成電極 膜之步驟。
  16. 如請求項15之半導體記憶裝置之製造方法，其中於將上述第1膜之配置於第1部分內之部分去除之步驟中，不去除上述第1膜之配置於上述第2部分內之部分。
  17. 如請求項15之半導體記憶裝置之製造方法，其進而包含：於形成上述電極膜之步驟之後，於上述第1貫通孔內埋入第1絕緣構件之步驟。
  18. 如請求項13之半導體記憶裝置之製造方法，其中形成上述電荷累積構件之步驟包含：於上述第1部分，形成沿自上述第1導電膜朝向上述第2導電膜之第2方向延伸之溝槽，且於上述第2部分，形成到達至上述半導體基板之2個孔之步驟；藉由使絕緣材料沈積，於上述溝槽內埋入第2絕緣構件，並且於上述孔內埋入第3絕緣構件之步驟；以將上述第2絕緣構件於上述第2方向上分斷之方式形成第2貫通孔之步驟；經由上述第2貫通孔使上述第1膜下陷，藉此於上述第2貫通孔之側面形成凹陷之步驟；於上述凹陷內形成上述電荷累積構件之步驟；及於上述第2貫通孔內形成上述第1半導體支柱之步驟；且形成上述導電體支柱之步驟包含：於上述第3絕緣構件形成第3貫通孔之步驟；及於上述第3貫通孔內埋入導電性材料之步驟。
  19. 如請求項18之半導體記憶裝置之製造方法，其進而包含：以將上述第2絕緣構件於上述第2方向上分斷之方式形成第1貫通孔之步驟； 經由上述第1貫通孔，將上述第1膜之配置於上述第1部分內之部分去除之步驟；及經由上述第1貫通孔，於去除上述第1膜後之空間內形成電極膜之步驟。
TW105125823A 2016-03-18 2016-08-12 Semiconductor memory device and method of manufacturing same TWI622131B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201662310224P 2016-03-18 2016-03-18

Publications (2)

Publication Number Publication Date
TW201735269A TW201735269A (zh) 2017-10-01
TWI622131B true TWI622131B (zh) 2018-04-21

Family

ID=59856029

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105125823A TWI622131B (zh) 2016-03-18 2016-08-12 Semiconductor memory device and method of manufacturing same

Country Status (3)

Country Link
US (1) US9966381B2 (zh)
CN (1) CN107204337B (zh)
TW (1) TWI622131B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161042A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体装置
JP2019169539A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
CN108598081B (zh) * 2018-04-25 2019-12-10 长江存储科技有限责任公司 三维存储器件及其制造方法
TWI691050B (zh) 2018-07-31 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
JP2020031113A (ja) * 2018-08-21 2020-02-27 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2020038900A (ja) * 2018-09-04 2020-03-12 キオクシア株式会社 半導体装置
JP2020043119A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体装置
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
JP2020047754A (ja) * 2018-09-19 2020-03-26 東芝メモリ株式会社 半導体記憶装置
JP2020047819A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
JP7134901B2 (ja) * 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
JP2020145387A (ja) * 2019-03-08 2020-09-10 キオクシア株式会社 半導体記憶装置
JP2020155714A (ja) 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2021027125A (ja) * 2019-08-02 2021-02-22 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2021044512A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021141283A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021150573A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2022049543A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079252A1 (en) * 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2013187335A (ja) 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
KR101985936B1 (ko) * 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
JP2015028989A (ja) 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
KR102168189B1 (ko) * 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
WO2016139727A1 (ja) 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
TWI611560B (zh) * 2015-07-06 2018-01-11 Toshiba Memory Corp 半導體記憶裝置及其製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079252A1 (en) * 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Also Published As

Publication number Publication date
US9966381B2 (en) 2018-05-08
CN107204337B (zh) 2021-02-09
TW201735269A (zh) 2017-10-01
CN107204337A (zh) 2017-09-26
US20170271348A1 (en) 2017-09-21

Similar Documents

Publication Publication Date Title
TWI622131B (zh) Semiconductor memory device and method of manufacturing same
EP3631847B1 (en) Interconnect structure containing a metal silicide hydrogen diffusion barrier and method of making thereof
KR101986245B1 (ko) 수직형 반도체 소자의 제조 방법
TWI578448B (zh) Semiconductor memory device and manufacturing method thereof
US8378409B2 (en) Non-volatile memory device and method for fabricating the same
KR101865566B1 (ko) 수직형 메모리 장치의 제조 방법
TWI390714B (zh) 非揮發性半導體記憶裝置及其製造方法
TW201803092A (zh) 半導體記憶裝置
TWI591770B (zh) Semiconductor memory device and method of manufacturing the same
TWI611560B (zh) 半導體記憶裝置及其製造方法
TWI620307B (zh) 半導體記憶裝置及其製造方法
JP2010045314A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2012142556A (ja) 半導体メモリ装置及びその動作方法
JP2015170692A (ja) 半導体装置及びその製造方法
TWI578449B (zh) Nonvolatile semiconductor memory device and manufacturing method thereof
US10056400B2 (en) Stacked semiconductor device
JP2016062950A (ja) 半導体記憶装置及びその製造方法
KR20120094208A (ko) 반도체 소자 및 그 제조 방법
TWI596742B (zh) Semiconductor memory device and method of manufacturing the same
TW201913965A (zh) 記憶裝置
CN110491878A (zh) 半导体存储装置
US8637919B2 (en) Nonvolatile memory device
TWI654747B (zh) Semiconductor memory device
US20100035402A1 (en) Method for manufacturing semiconductor device
KR20150085591A (ko) 수직형 메모리 장치 및 그 제조 방법