CN108598081B - 三维存储器件及其制造方法 - Google Patents

Abstract

本发明涉及三维存储器件及其制造方法。公开了一种用于制造三维存储器件的方法，包括：提供衬底，在所述衬底上定义核心区域和外围区域；在所述衬底的外围区域形成外围电路；在所述衬底的核心区域和外围区域共形地形成第一材料层，覆盖所述外围电路和所述衬底表面；在所述第一材料层上共形地形成第二材料层，所述第二材料层覆盖所述第一材料层；在所述第二材料层上形成第三材料层，所述第三材料层覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；在所述第三材料层上形成堆叠结构，所述堆叠结构至少覆盖所述衬底的核心区域；在所述衬底的核心区域上形成所述三维存储器件的存储单元。

Description

三维存储器件及其制造方法

技术领域

本发明涉及半导体制造，特别地涉及三维存储器件及其制造方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。与2D结构的NAND 存储器类似，3D结构的NAND存储器总体上包括核心区域和外围区域，存储单元形成在核心区域中，支持存储单元的电路形成在外围区域中。3D结构的NAND存储器与2D结构的NAND存储器的不同之处在于，三维存储器采用垂直堆叠多层数据存储单元的方式，实现了存储单元的立体式堆叠，其在同等体积下提供更多的存储空间而成为业界的焦点。

3D结构的NAND存储器大体上具有两种制造方法。一种方法是独立进行三维制造工艺，另一种方法是NAND存储器件与外围电路器件一同集成的工艺。独立进行三维器件制造的工艺，是指NAND存储器件不与外围电路一起集成制造，NAND存储器件与外围电路分别在不同的晶片上制造，而后将这两个晶片键合连接在一起。NAND存储器件与外围电路器件一同集成的工艺，是指存储电路和外围电路在一套工艺中集成在同一片晶片上。在存储器件和外围电路器件集成的工艺中，通常在形成外围电路之后，通过覆盖层将外围电路覆盖起来，以避免存储器件制造过程中对外围电路器件造成影响，进而再进行存储器件的制造，存储器件的主要结构都在外围电路器件制造完成之后进行，工艺过程复杂。

发明内容

本发明的目的在于克服现有技术中的上述和/或其他的问题，特别是能够简化制造三维存储器件的工艺流程，同时避免由于蚀刻造成的衬底粗糙而导致的层堆叠的扭曲。

因此，本发明的示例性实施例提供了一种用于制造三维存储器件的方法，包括：提供衬底，在所述衬底上定义核心区域和外围区域；在所述衬底的外围区域形成外围电路；在所述衬底的核心区域和外围区域共形地形成第一材料层，覆盖所述外围电路和所述衬底表面；在所述第一材料层上共形地形成第二材料层，所述第二材料层覆盖所述第一材料层；在所述第二材料层上形成第三材料层，所述第三材料层覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；在所述第三材料层上形成堆叠结构，所述堆叠结构至少覆盖所述衬底的核心区域；在所述衬底的核心区域上形成所述三维存储器件的存储单元。

根据本发明的另一示例性实施例，提供了一种三维存储器件，包括：衬底，包括核心区域和外围区域；外围电路，形成在所述衬底的外围区域上；第一材料层，共形地形成在所述衬底的核心区域和外围区域上，覆盖所述外围电路和所述衬底表面；第二材料层，共形地形成在所述第一材料层上，覆盖所述第一材料层；第三材料层，形成在所述第二材料层上，覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；堆叠结构，形成在所述第三材料层上，至少覆盖所述衬底的核心区域。

较佳地，在上述示例性实施例的方法中，在形成所述第一材料层之前，清洁所述衬底表面；所述清洁所述衬底表面的步骤包括：对所述衬底表面进行氧化处理在所述衬底表面形成牺牲氧化物层；去除所述牺牲氧化物层。

较佳地，在上述示例性实施例的方法中，形成所述第三材料层的步骤包括：在所述第二材料层上沉积用于构成所述第三材料层的第三材料，使所述第三材料相对于所述衬底底面的最小高度大于所述外围电路的栅极表面相对于所述衬底底面的高度；对所述第三材料的上表面进行化学机械研磨，形成具有平坦上表面的第三材料层

较佳地，所述第一材料层和所述第三材料层包含氧化物，所述第二材料层包含氮化物。

较佳地，所述第二材料层的厚度在200-400埃之间。

较佳地，所述第一材料层对应于所述衬底的外围区域的部分用作所述外围电路的栅介质层，所述第一材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的底部选择栅与所述衬底的隔离层。

较佳地，所述第二材料层对应于所述衬底的外围区域的部分用作绝缘层或蚀刻停止层，所述第二材料层对应于所述衬底的核心区域的部分用于形成所述三维存储器件的底部选择栅。

较佳地，所述第三材料层对应于所述衬底的外围区域的部分用作隔离层，所述第三材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的位于相邻层的所述存储单元的层间电介质层。

较佳地，所述衬底具有形成于其中的沟槽，所述沟槽填充有氧化物。

较佳地，所述堆叠结构覆盖所述衬底的核心区域和外围区域，所述堆叠结构包括沿与所述衬底垂直的方向交替堆叠的多个第一子层和第二子层，所述第一子层和第二子层为大致平坦的结构。

通过下面的详细描述、附图以及权利要求，其他特征和方面会变得清楚。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1为根据本发明示例性实施例的用于制造三维存储器件的方法100的流程图；

图2A-图2E为使用根据本发明示例性实施例的图1的方法形成三维存储器件的各个阶段的剖面结构视图；

图3为根据本发明的可选实施例的图1所示的方法的附加步骤的图示；以及

图4A-图4E示出一种制造三维存储器件的各个阶段的剖面结构视图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

一种制造三维存储器件(例如，3D NAND闪存器件)的工艺，首先如图 4A-4E所示，在衬底400上形成外围电路410(图中仅示出其中一个器件411)，然后在衬底400和外围电路410上形成一层间隔层420，在该间隔层420上形成绝缘层或蚀刻停止层(ESL)430，在该蚀刻停止层430上形成覆盖层440后对该覆盖层440进行平坦化。在衬底400的未形成有外围电路的核心区域C中，对平坦化后的叠层进行光刻和核心区回刻(Core Etch Back,CEB)工艺以暴露衬底400，对暴露的衬底400进行氧化处理以形成牺牲氧化物层450，然后利用湿法蚀刻去除牺牲氧化物层450。最后在晶片(即，包括多层覆盖于衬底上的叠层的外围区域P和具有暴露的衬底的核心区域C)上形成层堆叠470，以便后续工艺在核心区域中形成存储单元的立体式堆叠。由于对核心区域进行的光刻CEB工艺，在衬底的外围区域P和核心区域C形成的层堆叠470具有高度差h。

上述工艺在流程上相对复杂，还存在以下缺点：CEB工艺会导致暴露的衬底表面较为粗糙，而且无法通过化学机械研磨(CMP)进行平坦化，从而导致后续层堆叠的扭曲；在核心区域中的层堆叠一侧或两侧形成有台阶区的情况下，CEB导致层堆叠在边缘上的扭曲会在蚀刻台阶区的过程中有产生剥落 (peeling)颗粒的风险；而且由于台阶区与外围电路之间的高度差，还需要增加外围平坦化光刻和蚀刻工艺来实现台阶区深槽回填之后的平坦化。

为了克服上述技术缺陷，本发明提供了一种用于制造三维存储器件的方法，包括：提供衬底，在所述衬底上定义核心区域和外围区域；在所述衬底的外围区域形成外围电路；在所述衬底的核心区域和外围区域共形地形成第一材料层，覆盖所述外围电路和所述衬底表面；在所述第一材料层上共形地形成第二材料层，所述第二材料层覆盖所述第一材料层；在所述第二材料层上形成第三材料层，所述第三材料层覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；在所述第三材料层上形成堆叠结构，所述堆叠结构至少覆盖所述衬底的核心区域；在所述衬底的核心区域上形成所述三维存储器件的存储单元。在该方法中，通过增厚外围区域中的蚀刻停止层和覆盖层的厚度，将外围区域中的部分工艺和核心区域中的部分工艺进行整合，即，在形成外围区域中的部分层的同时形成核心区域中的部分层，最后通过CMP工艺实现整个晶片表面的平坦化。该方法相比于现有技术简化了工艺流程，尤其不需要对核心区域进行CEB处理，避免蚀刻导致的衬底表面粗糙，从而可以降低层堆叠的扭曲。

下面结合附图详细描述根据本发明实施例提供的用于制造三维存储器件的方法。

参见图1-图2E。图1为根据本发明示例性实施例的用于制造三维存储器件的方法100的流程图。图2A-图2E为使用根据本发明示例性实施例的图1 的方法形成三维存储器件的各个阶段的剖面结构视图。

如图1所示，方法100可以包括以下步骤110至170。

在步骤110中，提供衬底200，在所述衬底200上定义核心区域C 和外围区域P ，在该衬底200的外围区域P 形成外围电路210。

在本发明的一个实施例中，衬底200为半导体衬底，例如可以为Si衬底、 Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，或者可以为叠层结构，例如Si/SiGe等，或是其他外延结构，例如SGOI(绝缘体上锗硅)等。在本发明的示例性实施例中，所述衬底200为体硅衬底。为了简明，图 2A-2E中仅示出外围电路中的一个栅极结构212。

可选地，在衬底200中形成有沟槽202，在该沟槽202中填充有不会受到氧化处理影响的材料，例如氧化物。可选地，在衬底200上方的外围电路210 中的半导体器件(特别是栅极结构212)被一材料层环绕并且由其保护，该材料层可以包括氧化物。该材料层可以充当外围电路的应力缓冲层。

可选地，在衬底200的对应于外围区域P的部分和核心区域C的部分中形成有源区(图2A-2E未示出有源区)。可选地，外围电路210可以包括第一器件区和第二器件区。例如，第一器件区可以是NMOS晶体管区，第二器件区可以是PMOS晶体管区。如此，在衬底的对应于外围区域P的部分中形成有源区 (NMOS晶体管或PMOS晶体管的源极/漏极)可以包括：分别在NMOS晶体管区以及PMOS晶体管区内进行一次或多次N型离子掺杂以及P型离子掺杂。

任选地，在步骤120中，清洁衬底。

结合附图2A至2B，在本发明的一个实施例中，对暴露的衬底进行氧化处理以在衬底200的表面上形成牺牲氧化物层220，然后例如利用湿法蚀刻工艺去除该牺牲氧化物层220，从而实现了对衬底200的清洁。特别地，在衬底200 中形成有沟槽202并且沟槽202填充有氧化物的情况下，仅对衬底200的未被氧化物覆盖的部分进行氧化处理，由此来形成牺牲氧化物层220，因为氧化处理并不会影响沟槽202中的氧化物。

在步骤130中，在衬底200的核心区域C和外围区域P形成第一材料层，覆盖外围电路210和衬底表面。

在本发明的一个实施例中，第一材料层230可以共形地沉积在衬底200上方。如图2C所示，第一材料层230覆盖外围电路210以及衬底200的表面。可使用任何适合的沉积工艺沉积第一材料层230，例如，物理气相沉积工艺 (PVD)、化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)等。在一些实施例中，第一材料层可以包括氧化物，例如氧化硅。

第一材料层230可以用作三维存储器件的外围区域P中的栅介质层并且用作三维存储器件的核心区域C中的底部选择栅区与衬底的隔离层。在一个实施例中，第一材料层230可以是三维存储器的底部选择栅极氧化层。

注意，在本发明的一些实施例中，第一材料层230可以是单层也可以是多层。例如，在第一材料层包括氧化硅的情况下，该氧化硅层可以为单层氧化硅膜，也可以为多层氧化硅膜，该多层氧化硅膜可以采用不同的方法形成。作为示例，为了生成高质量的氧化硅层，可以通过两步生长工艺过程实现在衬底表面上沉积氧化硅膜，具体可以包括以下步骤：A1：采用等离子体氧化技术在衬底表面上沉积第一厚度的高密度等离子体氧化硅膜(即第一氧化硅膜)；A2：采用TEOS水解方法在所述高密度等离子体氧化硅膜上方沉积第二厚度TEOS氧化硅膜(即第二氧化硅膜)。在一些实施例中，第一氧化硅膜的密度大于第二氧化硅膜。

在步骤140中，在第一材料层230上形成第二材料层240，该第二材料层240 覆盖第一材料层230。

在本发明的一个实施例中，第二材料层240可以共形地沉积在衬底200上方。如图2D所示，第二材料层240覆盖在第一材料层230上。可使用任何适合的沉积工艺沉积第二材料层240，例如，物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)等。在一些实施例中，第二材料层240 可以包括氮化物，例如氮化硅。

第二材料层240可以用作绝缘层或者可以作为用于外围区域P在后续潜在的蚀刻工艺中的蚀刻停止层，同时第二材料层240的部分可以用于形成三维存储器件的底部选择栅，例如用作在后续中会被替换掉的模板以用来形成三维存储器的底部选择栅极以及相应的字线。与传统外围电路上的绝缘层相比，本发明的实施例中的第二材料层240的厚度较厚。具体地，由于第二层材料240同时作为底部选择栅极的模板和外围电路的保护层，为了满足下选择栅极高度的要求，本发明将第二层材料240的厚度增加，并且这种厚度的增加并不会影响该层的材料对于外围电路的性能。作为示例，第二材料层240的厚度可以在(埃)之间。

在步骤150中，在第二材料层240上沉积第三材料层250，该第三材料层250 覆盖该第二材料层240。

在本发明的一个实施例中，第三材料层250可以共形地沉积(图中未示出) 在衬底上方以覆盖在第二材料层240上。可使用任何适合的沉积工艺沉积第三材料层250，例如，物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)等。在一些实施例中，第三材料层250可以包括氧化物，例如氧化硅。

第三材料层250可以作为保护层，以避免外围电路的半导体器件和衬底受到后续工艺的不利影响。在三维存储器件的核心区域C中，第三材料层250可以在后续工艺中选择性地被去除以便由金属等导电材料替换。在本发明的实施例中，不限定第三材料层250的具体厚度。可选地，第三材料层250的厚度可以由外围电路的栅极高度决定。可选地，第三材料层250的厚度大于外围电路中的栅极高度，从而可以防止后续平坦化工艺步骤对栅极的破坏。

注意，在本发明的一些实施例中，第三材料层250可以是单层也可以是多层。例如，在第三材料层250包括氧化硅的情况下，该氧化硅层可以为单层氧化硅膜，也可以为多层氧化硅膜，该多层氧化硅膜可以采用不同的方法形成。作为示例，为了使得生成高质量的氧化硅层，可以通过两步生长工艺过程实现在衬底表面上沉积氧化硅膜，具体可以包括以下步骤：A1：采用等离子体氧化技术在衬底表面上沉积第三厚度的高密度等离子体氧化硅膜(即第三氧化硅膜)；A2：采用TEOS水解方法在所述高密度等离子体氧化硅膜上方沉积第四厚度TEOS氧化硅膜(即第四氧化硅膜)。优选地，该第三厚度和第四厚度之和大于外围电路中的栅极高度。在一些实施例中，第三氧化硅膜的密度大于第四氧化硅膜。

任选地，在步骤160中，使第三材料层250的上表面平坦化。

在本发明的一个实施例中，可以采用化学机械研磨工艺使第三材料层250 的上表面平坦化。如图2D所示，在执行完步骤180之后，第三材料层250至少在外围区域P和核心区域C中的上表面是基本上平坦的。

在步骤170中，在第三材料层250上形成堆叠结构260，所述堆叠结构260 至少覆盖衬底200的核心区域C；以及在衬底200的核心区域C上形成三维存储器件的存储单元。

在本发明的一个实施例中，由第一子层2601和第二子层2602交替层叠来形成堆叠结构260，根据竖直方向所需形成的存储单元的数量来确定堆叠结构 260的层数，堆叠层的层数例如可以为8层、32层、64层等，堆叠结构260的层数越多，集成度越高。如图2E所示，在执行完步骤170之后，至少在外围区域P和核心区域C中的堆叠结构260的每一层都是基本上平坦的，并且基本上没有扭曲，因为堆叠结构260是在第三材料层250的经平坦化的上表面上形成的。可使用任何适合的沉积工艺依次交替沉积第一子层2601和第二子层2602 来形成堆叠结构260，沉积工艺诸如物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)等。

注意，本发明的实施例不限定第一子层2601和第二子层2602的具体成分，只要两者能够被选择性地移除。例如，第一子层2601和第二子层2602具有湿法蚀刻过程中能够被单独选择蚀刻去掉的性质，且第一子层2601能够作为后续工艺的阻挡层，即需要蚀刻去掉第二子层2602时，对第一子层2601不会造成影响，或者蚀刻去掉第一子层2601时，对第二子层2602不会造成影响。可选地，第一子层2601可以包括氮化物，而第二子层2602可以包括氧化物。由于氮化硅或多晶硅与氧化硅具有不同的蚀刻速率，即在蚀刻过程中可以展现互斥的选择性蚀刻阻力，在可选的实施例中，第一子层2601包含氮化硅或多晶硅，第二子层2602包含氧化硅。作为示例，堆叠结构260通过氮化硅层和氧化硅层交替层叠而形成。在本发明的其他实施例中，第一子层2601和第二子层2602还可以包含其他材料。

以上描述了根据本发明的示例性实施例的用于制造三维存储器件的方法。采用该方法，对原本相对独立的三维存储器件在外围区域P和核心区域C中的形成工艺进行了整合。具体地，该方法在同一沉积工艺中同时形成三维存储器在外围区域P中的底部间隔层(即最靠近衬底的层，例如，栅介质层)与其在核心区域C中的用作底部选择栅与衬底的隔离层(例如，底部选择栅极氧化层)，在同一沉积工艺中同时形成三维存储器在外围区域P中的绝缘层或蚀刻停止层与其在核心区域C中的底部选择栅(和/或相应的字线)的模板，并且在同一沉积工艺中同时形成三维存储器件在外围区域P中的隔离层与其在核心区域C中的位于相邻层的存储单元的层间电介质层(或者被称为层间绝缘层)。该方法然后实现了晶片(即包括衬底及其上形成的三层)的平坦化，进而实现了在平坦的衬底上沉积堆叠结构的目的。不像现有技术，本发明的方法不需要对在衬底上预先形成的结构进行回刻(即，CEB)工艺以暴露衬底、进而在暴露的衬底上形成存储器单元的三维堆叠结构。如上所述，由于回刻工艺会导致衬底表面较为粗糙，而且无法通过CMP工艺进行平坦化，进而导致后续层堆叠的扭曲。本发明的方法可以在基本上平坦的表面形成存储器单元的层堆叠，从而防止层堆叠的扭曲，进而防止边缘扭曲的层堆叠在后续形成台阶区的过程中产生剥离的颗粒。另外，在后续形成台阶区的情况下，由本发明的方法形成的层堆叠大体上位于外围电路之上，所以在后续工艺中也不需要特别对外围区域P进行光刻以及蚀刻的平坦化工艺来实现台阶区深槽回填之后的平坦化。换而言之，本发明的方法不但通过整合原本相对独立的两个制程中的部分工艺而简化了制造三维存储器件的工艺流程，而且还避免了由于蚀刻造成的衬底粗糙而导致的层堆叠的扭曲。

作为本发明的可选实施例，如图1所示的方法100还可以如图3所示地包括以下步骤：

在步骤320，在核心区域C中对堆叠结构260进行蚀刻以形成台阶结构和存储单元区。在本发明的可选实施例中，可以采用例如干法蚀刻工艺来蚀刻核心区域C中的堆叠结构260，从而形成阶梯形貌的堆叠结构，该阶梯形貌的堆叠结构包括台阶结构和存储单元区。台阶结构可以用作形成字线和栅极线的接触区，而存储单元区可以用于形成沟道孔以及三维立体式的存储单元。

后续形成三维存储器件的工艺是多样的，且为本领域技术人员所熟知，在此不再赘述。

本发明还提供了一种采用如上所述的本发明的示例性方法制成的三维存储器件。

具体，如图2E所示，一种具有外围区域P和核心区域C的三维存储器件包括：衬底200，在该衬底200对应于所述外围区域P的部分上形成有外围电路 210；第一材料层230，沉积在所述外围电路210上和所述衬底200上除该外围电路210以外的区域；第二材料层240，设置在所述第一材料层230上；第三材料层 250，沉积在所述第二材料层240上，其中所述第三材料层250的上表面是平坦的；以及在所述第三材料层250的平坦的上表面上形成的堆叠结构260，该堆叠结构260 包括对应于所述核心区域C的部分。

在提供一范围的值时，除非本文另有明确指定，否则应理解也特定地公开该范围的上限与下限之间的每一中间值，精确至下限单位的十分之一。也涵盖在记载范围中的任一记载值(或中间值)与在此记载范围中的任一其他记载值 (或中间值)之间的每一较小范围。该等较小范围的上限值与下限值可独立包含或排除于该范围中，且其中在该较小范围内包含任一个极限值、不含极限值或包含两个极限值的各范围皆涵盖在权利要求内，除非在该记载的范围中有任何特别排除的极限。在所记载的范围包括极限值的一者或两者的情况下，该范围也包括该些排除其中任一者或两者被包括的极限值的范围。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (16)

1.一种用于制造三维存储器件的方法，包括：

提供衬底，在所述衬底上定义核心区域和外围区域；

在所述衬底的外围区域形成外围电路；

在所述衬底的核心区域和外围区域共形地形成第一材料层，覆盖所述外围电路和所述衬底表面，所述第一材料层接触所述衬底表面；

在所述第一材料层上共形地形成第二材料层，所述第二材料层覆盖所述第一材料层，其中所述第二材料层对应于所述衬底的外围区域的部分用作绝缘层或蚀刻停止层，所述第二材料层对应于所述衬底的核心区域的部分用于形成所述三维存储器件的底部选择栅；

在所述第二材料层上形成第三材料层，所述第三材料层覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；

在所述第三材料层上形成堆叠结构，所述堆叠结构至少覆盖所述衬底的核心区域；

在所述衬底的核心区域上形成所述三维存储器件的存储单元。

2.如权利要求1所述的方法，其特征在于，在形成所述第一材料层之前，清洁所述衬底表面；所述清洁所述衬底表面的步骤包括：对所述衬底表面进行氧化处理在所述衬底表面形成牺牲氧化物层；去除所述牺牲氧化物层。

3.如权利要求1所述的方法，其特征在于，所述第一材料层和所述第三材料层包含氧化物，所述第二材料层包含氮化物。

4.如权利要求1所述的方法，其特征在于，所述第二材料层的厚度在200-400埃之间。

5.如权利要求1所述的方法，其特征在于，所述第一材料层对应于所述衬底的外围区域的部分用作所述外围电路的栅介质层，所述第一材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的底部选择栅与所述衬底的隔离层。

6.如权利要求1所述的方法，其特征在于，所述第三材料层对应于所述衬底的外围区域的部分用作隔离层，所述第三材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的位于相邻层的所述存储单元的层间电介质层。

7.如权利要求1所述的方法，其特征在于，形成所述第三材料层的步骤包括：在所述第二材料层上沉积用于构成所述第三材料层的第三材料，使所述第三材料相对于所述衬底底面的最小高度大于所述外围电路的栅极表面相对于所述衬底底面的高度；对所述第三材料的上表面进行化学机械研磨，形成具有平坦上表面的第三材料层。

8.如权利要求1所述的方法，其特征在于，所述衬底具有形成于其中的沟槽，所述沟槽填充有氧化物。

9.如权利要求1所述的方法，其特征在于，所述堆叠结构覆盖所述衬底的核心区域和外围区域，所述堆叠结构包括沿与所述衬底垂直的方向交替堆叠的多个第一子层和第二子层，所述第一子层和第二子层为大致平坦的结构。

10.一种三维存储器件，包括：

衬底，包括核心区域和外围区域；

外围电路，形成在所述衬底的外围区域上；

第一材料层，共形地形成在所述衬底的核心区域和外围区域上，覆盖所述外围电路和所述衬底表面，所述第一材料层接触所述衬底表面；

第二材料层，共形地形成在所述第一材料层上，覆盖所述第一材料层，其中所述第二材料层对应于所述衬底的外围区域的部分用作绝缘层，所述第二材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的底部选择栅；

第三材料层，形成在所述第二材料层上，覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；

堆叠结构，形成在所述第三材料层上，至少覆盖所述衬底的核心区域。

11.如权利要求10所述的三维存储器件，其特征在于，所述第一材料层和所述第三材料层包含氧化物，所述第二材料层对应于所述衬底的外围区域的部分包含氮化物。

12.如权利要求10所述的三维存储器件，其特征在于，所述第二材料层的厚度在200-400埃之间。

13.如权利要求10所述的三维存储器件，其特征在于，所述第一材料层对应于所述衬底的外围区域的部分用作所述外围电路的栅介质层，所述第一材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的底部选择栅与所述衬底的隔离层。

14.如权利要求10所述的三维存储器件，其特征在于，所述第三材料层对应于所述衬底的外围区域的部分用作隔离层，所述第三材料层对应于所述衬底的核心区域的部分用作所述三维存储器件的位于相邻层的存储单元的层间电介质层。

15.如权利要求10所述的三维存储器件，其特征在于，所述衬底具有形成于其中的沟槽，所述沟槽填充有氧化物。

16.如权利要求10所述的三维存储器件，其特征在于，所述堆叠结构包括沿与所述衬底垂直的方向交替堆叠的多个第一子层和第二子层，所述第一子层和第二子层为大致平坦的结构。