CN103681684A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种非易失性存储器件及其制造方法。所述器件包括：衬底，所述衬底包括单元区和外围区；栅图案，所述栅图案形成在外围区中的衬底之上；多层结构，所述多层结构形成在外围区中的栅图案之上，所述多层结构包括层间绝缘层和用于牺牲层的材料层；以及覆盖层，所述覆盖层形成在外围区中的栅图案与多层结构之间以覆盖衬底，所述覆盖层被配置成防止杂质从用于牺牲层的材料层扩散到外围区中的衬底。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2012年8月29日提交的申请号为10-2012-0095036的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言，本发明的示例性实施例涉及一种三维非易失性存储器件及其制造方法。
背景技术
一般地，半导体器件可以包括以二维布置在衬底上的存储器单元。为了增加半导体器件的集成密度，已经开发了用于减小二维存储器单元的尺寸的各种技术。然而，在减小存储器单元的尺寸上存在特定的技术限制。为了克服二维存储器件的限制，已经提出了以三维将存储器单元布置在衬底上以改善集成密度的三维半导体器件。
三维半导体器件可以包括沿着从衬底突出的沟道层层叠的存储器单元。已经提出了用于增加三维半导体器件的可靠性的各种技术。
发明内容
本发明的示例性实施例涉及一种可以改善三维非易失性存储器件的可靠性的非易失性存储器件及其制造方法。
本发明的实施例的一个方面提供了一种非易失性存储器件，所述非易失性存储器件包括：衬底，所述衬底包括单元区和外围区；栅图案，所述栅图案形成在外围区中的衬底之上；多层结构，所述多层结构形成在外围区的栅图案之上，多层结构包括层间绝缘层和用于牺牲层的材料层；以及覆盖层，所述覆盖层形成在外围区中的栅图案与多层结构之间以覆盖衬底，所述覆盖层被配置成防止杂质从用于牺牲层的材料层扩散到外围区的衬底。
本发明的实施例的另一个方面提供了一种非易失性存储器件，所述非易失性存储器件包括：衬底，所述衬底包括单元区和外围区；栅图案，所述栅图案形成在外围区中的衬底之上；覆盖层，所述覆盖层被形成为覆盖外围区中的衬底和栅图案；第一导电图案，所述第一导电图案形成在单元区中，位于与覆盖层大体相同的层中；第一层间绝缘层和用于牺牲层的材料层，所述第一层间绝缘层和所述用于牺牲层的材料层交替地层叠在外围区中的覆盖层之上；第二导电图案，所述第二导电图案形成在单元区中，位于与用于牺牲层的材料层大体相同的层中；第二层间绝缘层，所述第二层间绝缘层形成在单元区中，位于与第一层间绝缘层大体相同的层中；以及沟道层，所述沟道层穿过第二层间绝缘层、第一导电图案以及第二导电图案形成。
本发明的实施例的另一个方面提供了一种制造非易失性存储器件的方法。所述方法包括以下步骤：在具有单元区和外围区的衬底之上形成导电层；刻蚀导电层以在外围区中形成栅图案；形成覆盖层以覆盖栅图案和衬底；以及在覆盖层之上交替地层叠层间绝缘层和用于牺牲层的材料层。
附图说明
通过参照附图来详细地描述本发明的示例性实施例，本发明的以上和其它的特点和优点对于本领域的技术人员将变得更加明显，其中：
图1A和图1B是说明根据本发明的一个示例性实施例的非易失性存储器件的图；
图2A至图2F是说明根据本发明的一个示例性实施例的制造非易失性存储器件的方法的截面图；
图3是说明根据本发明的一个示例性实施例的非易失性存储器件的电路图；
图4是说明根据本发明的一个示例性实施例的非易失性存储器件的擦除特性的曲线图；
图5是说明根据本发明的一个示例性实施例的存储系统的结构图；以及
图6是说明根据本发明的一个示例性实施例的计算系统的结构图。
具体实施方式
在下文中将参照附图更加充分地描述本发明的实施例。然而，本发明可以采用不同的方式实施，而不应解释为限定于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。
应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思，并且“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下“在某物之上”（即，直接在某物上）的意思。在本说明书中，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
图1A和图1B是说明根据本发明的一个示例性实施例的非易失性存储器件的图。具体地，图1A是接触区和单元区的图，图1B是外围区的图。此外，在图1A和图1B中省略了栅绝缘层和层间绝缘层的说明。
参见图1A和图1B，根据本发明的示例性实施例的非易失性存储器件可以包括：存储串ST，所述存储串ST形成在单元区中；台阶结构A，所述台阶结构A包括从单元区延伸到接触区的导电图案173；以及电路，所述电路形成在外围区中。电路具有多个晶体管TR，所述多个晶体管TR被配置成驱动存储串ST。
每个存储串ST可以包括：管道栅PG，所述管道栅PG形成在衬底101上；管道沟道层151a，所述管道沟道层151a形成在管道栅PG中；源侧沟道层151b和漏侧沟道层151c，所述源侧沟道层151b和漏侧沟道层151c与管道沟道层151a的两个端部连接，并且从管道沟道层151a突出；以及导电图案173，所述导电图案173被配置成包围层叠的并且彼此间隔开的源侧沟道层151b和漏侧沟道层151c的每个。
在导电图案173之中，设置在与衬底相邻的最下层中的导电图案（在下文中，简要地称作最下层导电图案）可以用作传输字线173_PWL，而设置在至少一个最上层中的导电图案可以用作选择线。在用于选择线的导电图案之中，包围源侧沟道层151b的导电图案可以用作源极选择线173_SSL，而包围漏侧沟道层151c的导电图案可以用作漏极选择线173_DSL。形成在源极选择线173_SSL与传输字线173_PWL之间以及形成在漏极选择线173_DSL与传输字线173_PWL之间的导电图案可以用作字线173_WL。传输字线173_PWL可以被形成为厚度与源极选择线173_SSL、字线173_WL以及漏极选择线173_DSL大体相同，或者厚度比源极选择线173_SSL、字线173_WL以及漏极选择线173_DSL更小或更大。
管道晶体管可以形成在管道栅PG和管道沟道层151a之间的交叉处。第一存储器单元可以形成在字线173_WL与源侧沟道层151b之间的交叉处，而第二存储器单元可以形成在字线173_WL与漏侧沟道层151c之间的交叉处。源极选择晶体管可以形成在源极选择线173_SSL与源侧沟道层151b之间的交叉处，而漏极选择晶体管可以形成在漏极选择线173_DSL与漏侧沟道层151c之间的交叉处。
在上述结构中，每个存储串ST可以包括源极选择晶体管、第一存储器单元、管道晶体管、第二存储器单元以及漏极选择晶体管，它们可以沿着沟道层151串联连接。沟道层151包括管道沟道层151a以及源侧沟道层151b和漏侧沟道层151c，并且沟道层151可以被形成为U形。
沟道层151可以包围绝缘层153，所述绝缘层153填充U形穿通区的中心部分。沟道层151可以沿着U形穿通区的表面形成为管形，或者以这种形状填充U形穿通区。当沟道层151具有管形时，被沟道层151包围的绝缘层153可以被形成为高度与沟道层151大体相同或高度比沟道层151更低。当绝缘层153被形成为高度比沟道层151更低时，还可以在绝缘层153上的被开放的U形穿通区内形成掩埋图案155。沟道层151和掩埋图案155可以包括硅层。具体地，掩埋图案155可以包括掺杂的硅层，并且用作与沟道层151连接的结。
尽管未示出，但是沟道层151的外壁可以被电荷存储层（未示出）包围。在这种情况下，隧道绝缘层（未示出）可以形成在沟道层151与电荷存储层之间。另外，电介质层（未示出）可以被形成为包围电荷存储层的外壁。可替选地，电荷存储层可以沿着导电图案173的表面形成。在这种情况下，隧道绝缘层还可以形成在电荷存储层和沟道层151之间。此外，电介质层还可以形成在电荷存储层和导电图案173之间。
源侧沟道层151b或与源侧沟道层151连接的掩埋图案155可以与形成在存储串ST上的源极线SL连接，并且漏侧沟道层151c或与漏侧沟道层151c连接的掩埋图案155可以与位线BL连接。如果存储串ST和源极线SL被形成为彼此间隔开，则源极线SL可以经由形成在源极线SL之下的源极接触SCT而与源侧沟道层151b或掩埋图案155连接。如果存储串ST和位线BL被形成为彼此间隔开，则位线BL可以经由形成在位线BL之下的位线接触BCT而与漏侧沟道层151c或掩埋图案155连接。
为了形成台阶结构A，可以将可从单元区延伸到接触区的导电图案173图案化，以向下朝着衬底进一步地突出。由于台阶结构A，接触插塞（未示出）可以与导电图案173连接。
形成在外围区中的晶体管TR可以包括：栅图案G；沟道区CH，所述沟道区CH形成在设置在栅图案G之下的衬底101中；以及源极区101a和漏极区101b，所述源极区101a和所述漏极区101b形成在位于沟道区CH两侧的衬底101中。覆盖层123可以形成在外围区中的栅图案G和衬底101上，并且用于牺牲层的材料层133A至133E可以形成在覆盖层123上。
覆盖层123可以形成在与传输字线173_PWL（可以与导电图案173的最下层导电图案相对应）相同的层中，并且用于牺牲层的材料层133A至133E可以与导电图案173中的除了最下层导电图案以外的其余导电图案形成在相同的层中。覆盖层123可以被形成为厚度与用于牺牲层的材料层133A至133E相同，或者厚度比用于牺牲层的材料层133A至133E更小或更大。
可以将覆盖层123和用于牺牲层的材料层133A至133E层叠，以限定在单元区中将要形成导电图案173的区域。可以将覆盖层123和用于牺牲层的材料层133A至133E从单元区中去除而保留在外围区中。由于根据本发明的一个示例性实施例的非易失性存储器件的制造工艺的特性，覆盖层123和用于牺牲层的材料层133A至133E可以包括相对于层间绝缘层具有高刻蚀选择性的材料。例如，覆盖层123和用于牺牲层的材料层133A至133E可以包括氮化物层。
用于牺牲层的材料层133A至133E可以利用可促进层间绝缘层和用于牺牲层的材料层133A至133E的交替沉积的等离子体增强化学气相沉积（PE-CVD）工艺来形成。由于PE-CVD工艺的特性，杂质（例如，氢（H）离子和正电荷）可以以高容量包含在用于牺牲层的材料层133A至133E中。
覆盖层123可以形成在用于牺牲层的材料层133A至133E之下，防止杂质从用于牺牲层的材料层133A至133E扩散到衬底101的外围区中，具体地，扩散到沟道区CH以及源极区101a和漏极区101b中。因而，覆盖层123可以减小由于杂质的扩散而造成的晶体管TR的特性的退化。另外，覆盖层123可以在真空状态下利用低压CVD（LP-CVD）工艺来形成。由于利用LP-CVD工艺形成的覆盖层123所包含的杂质的浓度比利用PE-CVD工艺形成的用于牺牲层的材料层133A至133E低得多，所以可以减小晶体管TR的特性的退化。
覆盖层123和用于牺牲层的材料层133A至133E可以被连接至晶体管TR的栅极的栅极接触GCT穿过、被连接至晶体管TR的漏极区101b的漏极接触（未示出）穿过、或者被连接至晶体管TR的源极区101a的源极接触穿过。
图2A至图2F是说明根据本发明的一个示例性实施例的制造非易失性存储器件的方法的截面图。
参见图2A，可以将用于形成阱结构（未示出）的杂质和用于控制阈值电压的杂质注入到包括单元区、接触区以及外围区的衬底101中。此后，可以在通过刻蚀衬底101而形成的沟槽内形成隔离层（未示出）。
此后，可以在衬底101上形成栅绝缘层103和第一导电层105A。栅绝缘层103可以包括氧化硅层。随后，可以刻蚀第一导电层105A的一部分以在单元区中形成管道沟槽，并且可以用牺牲层107来填充管道沟槽。牺牲层107可以包括氧化物层。随后，还可以在第一导电层105A上形成第二导电层105B，使得可以掩埋牺牲层107。
此后，可以刻蚀第一导电层105A和第二导电层105B，使得在单元区中管道栅PG可以在存储块单元中彼此分开，以及在外围区中形成晶体管的栅图案G。可以利用光刻工艺将管道栅PG和栅图案G图案化。
接着，可以执行杂质注入工艺，以在形成于外围区中的每个栅图案G的两侧形成源极区101a和漏极区101b。杂质注入工艺可以包括以第一浓度注入杂质的第一杂质注入工艺和以比第一浓度更高的第二浓度注入杂质的第二杂质注入工艺。在这种情况下，在形成用于将位于栅图案G两侧的区域开放的杂质注入掩模（未示出）之后，可以对由杂质注入掩模开放的区域执行第一杂质注入工艺。另外，在将间隔件109形成在栅图案G的两侧之后，可以对由间隔件109和杂质注入掩模开放的区域执行第二杂质注入工艺。可以在第二杂质注入工艺之后去除杂质注入掩模。由于杂质注入工艺，可以在位于栅图案G两侧的衬底101中形成包括具有第一浓度的杂质注入区和具有第二浓度的杂质注入区的源极区101a和漏极区101b。可以在源极区101a和漏极区101b之间的衬底101中限定沟道区CH。
此后，可以用绝缘层111来填充栅图案G与管道栅PG之间的空间。绝缘层111可以被形成到填充栅图案G与管道栅PG之间的空间的厚度。此外，可以利用诸如化学机械抛光（CMP）工艺的平坦化工艺将绝缘层111平坦化，直到暴露出栅图案G和管道栅PG。绝缘层111可以包括氧化物层。
参见图2B，可以在绝缘层111和具有栅图案G和管道栅PG的衬底101上形成多层结构ML。多层结构ML可以包括覆盖层123以及交替地层叠在覆盖层123上的层间绝缘层131A至131F和用于牺牲层的材料层133A至133E。多层结构ML还可以包括形成在覆盖层123之下的层间绝缘层121。
覆盖层123和用于牺牲层的材料层133A至133E可以限定将要形成导电图案的区域。覆盖层123和用于牺牲层的材料层133A至133E可以包括相对于层间绝缘层121和131A至131F具有高刻蚀选择性的材料层。例如，层间绝缘层121和131A至131F可以包括氧化物层，而覆盖层123和用于牺牲层的材料层133A至133E可以包括氮化物层。
可以利用可促进交替沉积的PE-CVD工艺来形成可交替地沉积在覆盖层123上的层间绝缘层131A至131F和用于牺牲层的材料层133A至133E。为了减少杂质扩散到设置在覆盖层123之下的衬底101中，可以利用LP-CVD工艺来形成覆盖层123。此外，还可以利用除了PE-CVD工艺以外的方法（例如，LP-CVD工艺）来形成在覆盖层123之下形成的层间绝缘层121和绝缘层111，以进一步地减少杂质扩散到衬底101。
参见图2C，可以形成开口141以穿过多层结构ML并且将牺牲层107开放。当第二导电层105B形成在牺牲层107上时，开口141还可以穿过第二导电层105B。
可以利用使用光刻工艺形成的刻蚀阻挡层作为掩模来刻蚀多层结构ML和第二导电层105B而形成开口141。可以在形成开口141之后去除刻蚀阻挡层。
每个牺牲层107可以通过一对开口141暴露出来。在这种情况下，所述一对开口141可以设置在牺牲层107的两侧。
参见图2D，可以利用刻蚀工艺来去除由开口141暴露出的牺牲层107。在这种情况下，为了保护层间绝缘层121和131A至131F，在去除牺牲层107之前，还可以在开口141的侧壁上形成相对于牺牲层107具有高刻蚀选择性的保护层（未示出）。在这种情况下，可以在去除牺牲层107之后去除保护层。由于去除了牺牲层107，所以所述一对开口141可以连接以形成U形。
此后，可以沿着U形开口的表面形成沟道层151。沟道层151可以包括硅层。尽管在附图中未示出，但是在形成沟道层51之前，还可以沿着U形开口的表面形成隧道绝缘层（未示出）。此外，还可以在形成隧道绝缘层之前形成电荷存储层（未示出）。此外，还可以在形成电荷存储层之前形成电介质层（未示出）。
在形成沟道层151之后，可以用绝缘层153来填充U形开口。绝缘层153可以包括可以容易地填充狭窄空间的旋涂电介质（SOD）层。此后，可以进一步执行刻蚀绝缘层153的一部分的工艺以将U形开口的上部开放。在这种情况下，可以用掩埋图案155来填充U形开口的开放上部。掩埋图案155可以包括掺杂的硅层。
不同于以上描述，沟道层151可以被形成为填充U形开口。在这种情况下，可以省略形成绝缘层153和掩埋图案155的工艺。
此后，可以在多层结构ML上形成光致抗蚀剂图案（未示出），以切断外围区并且在接触区中限定台阶结构。可以利用光致抗蚀剂图案作为掩模来刻蚀可由该光致抗蚀剂图案开放的最上层的层间绝缘层131F和最上层的用于牺牲层的材料层133E。此后，可以通过刻蚀来缩小光致抗蚀剂图案，并且可以利用缩小的光致抗蚀剂图案作为掩模来刻蚀开放的最上层的层间绝缘层131F和开放的最上层的用于牺牲层的材料层133E。在这种情况下，在刻蚀最上层的层间绝缘层131F和最上层的用于牺牲层的材料层133E期间，可以一起刻蚀下方的层间绝缘层131E和下方的用于牺牲层的材料层133D。可以重复光致抗蚀剂图案的缩小和多层结构的刻蚀，直到将设置作为多层结构ML的最下层的覆盖层123开放成突出得比设置在覆盖层123上的用于牺牲层的材料层133A更多为止。因而，台阶结构A可以被图案化成使得覆盖层123和用于牺牲层的材料层133A的端部向下朝着衬底101进一步地突出。
随后，可以用绝缘层161来填充多层结构ML被刻蚀的区域。
参见图2E，可以在单元区中刻蚀位于开口（参见图2C中的141）之间的多层结构ML以形成缝隙171。缝隙171可以将可形成在将要形成导电图案的区域中的覆盖层123和用于牺牲层的材料层133A至133E开放。
此后，可以在单元区中去除经由缝隙171暴露出的覆盖层123和用于牺牲层的材料层133A至133E，以形成凹陷区R。将要形成导电图案的凹陷区R可以形成在单元区中的位于相邻的层中的层间绝缘层121和131A至131F之间。此外，可形成在外围区中的覆盖层123和用于牺牲层的材料层133A至133E可以保留下来。可以利用相对于层间绝缘层121和131A至131F具有高刻蚀选择性的刻蚀剂来选择性地刻蚀覆盖层123和用于牺牲层的材料层133A至133E而形成凹陷区R。
参见图2F，在用导电层填充凹陷区R之后，可以利用刻蚀工艺来去除形成在缝隙171内的导电层，因此导电图案173可以形成在凹陷区R内，并且通过缝隙171彼此分开。在形成以上参照图2D描述的沟道层151之前，可以不在开口中形成隧道绝缘层、电荷存储层以及电介质层中的任何一个。在这种情况下，尽管在附图中未示出，但是在形成导电图案173之前，还可以沿着凹陷区R的表面形成隧道绝缘层、电荷存储层以及电介质层中的任何一个。
随后，可以在具有导电图案173的整个结构上将绝缘层175形成到填充缝隙171的厚度。在形成绝缘层175之后，位线接触BCT的第一区和源极接触SCT可以穿过绝缘层175形成，并且与掩埋图案155连接。此外，在形成绝缘层175之后，栅极接触GCT的第一区可以穿过外围区中的绝缘层175和多层结构ML形成，并且与晶体管的栅图案G连接。
此后，可以在具有位线接触BCT的第一区、源极接触SCT、以及栅极接触GCT的第一区端部的整个结构上形成绝缘层177。源极线SL可以穿过绝缘层177形成，并且与源极接触SCT连接。此外，栅极接触GCT的第二区还可以穿过绝缘层177形成，并且与栅极接触GCT的第一区连接。
此后，可以在具有源极线SL的整个结构上形成绝缘层179。接着，位线接触BCT的第二区可以穿过形成在位线接触BCT的第一区上的绝缘层177和179形成，并且与位线接触BCT的第一区连接。此外，栅极接触GCT的第三区还可以穿过绝缘层179形成，并且与栅极接触GCT的第二区连接。
可以在具有位线接触BCT的第二区的整个结构上形成绝缘层181。此后，位线BL可以穿过绝缘层181形成，并且与位线接触BCT连接。在这种情况下，栅极接触GCT的第四区还可以穿过绝缘层181形成，并且与栅极接触GCT的第三区连接。
图3是说明根据本发明的一个示例性实施例的非易失性存储器件的电路图。
参见图3，根据本发明的示例性实施例的非易失性存储器件可以包括连接在位线BL与源极线SL之间的存储串ST。尽管在图3中未示出，但是多个存储串ST可以构成存储块。构成存储块的存储串的一个端部可以共同地连接到源极线SL，并且构成存储块的存储串的另一端部可以与多个位线连接。每个存储串ST可以包括串联连接的存储器单元MC00至MCn、传输晶体管PStr、管道晶体管Ptr、至少一个源极选择晶体管SST以及至少一个漏极选择晶体管DST。
存储器单元MC00至MCn的阈值电路可以基于储存在电荷存储层中的电荷量来改变。通过控制存储器单元MC00至MCn的阈值电压，可以将数据重新写入存储器单元MC00至MCn中。
设置在最下层中的存储器单元MCk至MCk+1（在下文中，简要地称作最下层存储器单元MCk和MCk+1）可以与传输晶体管PStr连接。传输晶体管PStr可以不用作存储器单元。在编程操作或读取操作期间，可以将通过电压供应到用作选中的存储块的传输晶体管PStr的栅极的传输字线WLpass，以提供电流路径。在擦除操作期间，可以将电平与供应到用作选中的存储块的存储器单元MC00至MCn的栅极的字线WL00至WLn的擦除电压相同的电压供应到选中的存储块的传输字线WLpass。
管道晶体管Ptr可以连接在传输晶体管PStr之间。至少一个源极选择晶体管SST可以连接在源极线SL与存储器单元MC00之间，并且至少一个漏极选择晶体管DST可以连接在位线BL与存储器单元MCn之间。当至少两个源极选择晶体管SST构成存储串ST时，用作源极选择晶体管SST的栅极的源极选择线SSL可以彼此连接。当至少两个漏极选择晶体管DST构成存储串ST时，用作漏极选择晶体管DST的栅极的漏极选择线DSL可以彼此连接。
根据本实施例的非易失性存储器件的擦除操作可能导致来自源极选择晶体管SST的侧面和漏极选择晶体管DST的侧面的栅致漏极泄漏（GIDL）电流。因而，随着存储器单元MC00至MCn的位置变得远离源极选择晶体管SST和漏极选择晶体管DST，擦除状态的阈值电压可能增加。具体地，由于与管道晶体管Ptr相邻的存储器单元的擦除状态的阈值电压高，所以擦除特性可能退化。在本实施例中，可以不将可能导致擦除特性退化的与管道晶体管Ptr相邻的器件用作存储器单元，而是用作传输晶体管PStr，因而，可以改善擦除状态的阈值电压的分布。
图4是说明根据本发明的一个示例性实施例的非易失性存储器件的擦除特性的曲线图。
参见图4，当传输晶体管PStr如图3所示连接在最下层存储器单元MCk和MCk+1与管道晶体管Ptr之间时，擦除状态的阈值电压的分布可以比最下层存储器单元MCk和MCk+1直接与管道晶体管Ptr连接时更均匀。
尽管以上描述了在单元区中形成包括U形沟道层的存储串的情况，但是本发明不局限于此。例如，尽管未示出，但是可以在单元区中形成这样存储串，所述存储串包括通过插入层间绝缘层而沿着从衬底突出的沟道层层叠的下选择晶体管、存储器单元以及上选择晶体管。在这种情况下，可以同时形成下选择晶体管的下选择栅和外围区晶体管的栅图案。此后，可以穿过下选择栅形成第一沟道层，并且可以执行杂质注入工艺以在位于外围区中的栅图案的两侧形成源极区和漏极区。在形成第一沟道层之前，还可以形成栅绝缘层。此后，可以形成绝缘层以填充下选择栅和位于外围区中的栅图案之间的空间。接着，可以采用与以上参照图2B描述的相同方式来形成多层结构。此后，可以采用与参照图2C描述的相同方式穿过多层结构形成开口。在这种情况下，开口可以开放第一沟道层。接着，第二沟道层可以形成在开口中，并且与第一沟道层连接。在形成第二沟道层之前，还可以形成电介质层、电荷存储层以及隧道绝缘层。
此后，可以刻蚀多层结构以形成台阶结构，并且可以用绝缘层来填充多层结构被刻蚀的区域。此后，如以上参照图2E所述的，可以在单元区中刻蚀多层结构以形成缝隙，并且可以将经由缝隙暴露出的多层结构的覆盖层和用于牺牲层的材料层去除以形成凹陷区。随后，可以在凹陷区内形成导电图案。在这种情况下，导电图案中的设置在至少一个最上层中的导电图案可以用作上选择晶体管的上选择栅，而其余的下方的导电图案可以用作存储器单元的字线。此外，填充凹陷区的所有导电图案都可以用作字线。在这种情况下，还可以执行用于形成上选择晶体管的后续工艺。
图5是说明根据本发明的一个示例性实施例的存储系统1100的框图。
参见图5，根据本发明的实施例的存储系统1100可以包括非易失性存储器件1120和存储器控制器1110。
非易失性存储器件1120可以包括参照图1至图3在之前的实施例中描述的非易失性存储器件。此外，非易失性存储器件1120可以是包括多个快闪存储芯片的多芯片封装。
存储器控制器1110可以被配置成控制非易失性存储器件1120，并且包括静态随机存取存储器1111、中央处理单元（CPU）1112、主机接口1113、纠错码（ECC）块1114以及存储器接口1115。SRAM1111可以用作CPU1112的操作存储器。CPU1112可以执行一般的控制操作，使得存储器控制器1110可以交换数据。主机接口1113可以包括与存储系统1100连接的主机的数据交换协议。此外，ECC块1114可以检测并校正从非易失性存储器件1120中读取的数据所包括的错误，并且存储器接口1115可以与非易失性存储器件1120接口。另外，存储器控制器1100还可以包括只读存储器（ROM），所述ROM被配置成储存与主机接口所需的码数据。
具有上述结构的存储系统1100可以是存储卡或固态盘（SSD），其中非易失性存储器件1120与存储器控制器1110结合。例如，当存储系统1100是SSD时，存储器控制器1100可以经由各种接口协议中的一种来与外部（例如，主机）通信，所述各种接口协议诸如通用串行总线（USB）、人机通信（MMC）、外设部件互连-快速（PCI-E）、串行高级技术附件（SATA）、并行高级技术附件（PATA）、小型计算机系统接口（SCSI）、增强式小型设备接口（ESDI）、或者智能驱动电子（IDE）。
图6是说明根据本发明的一个示例性实施例的计算系统1200的框图。
参见图6，根据本发明的示例性实施例的计算系统1200可以包括CPU1220、RAM1230、用户接口1240、调制解调器1250以及存储系统1210，它们与系统总线1260连接。另外，当计算系统1200是移动设备时，计算系统1200可以包括被配置为将操作电压供应给计算系统1200的电池，并且还包括应用芯片组、照相机图像处理器（CIS）、和/或移动动态RAM（DRAM）。
如参照图5所述的，存储系统1210可以包括非易失性存储器1212和存储器控制器1211。
根据本发明，衬底可以被外围区中的覆盖层保护，使得可以减少杂质扩散到形成在外围区中的晶体管的沟道，以改善非易失性存储器件的可靠性。
在附图和说明书中，已经公开了本发明的典型示例性实施例。尽管使用了特定的术语，但是它们仅用作一般性和描述性的意义，并非用于限制的目的。对于本发明的范围，将在所附权利要求中陈述。因此，本领域的技术人员将理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种修改。

Claims (14)

1.一种非易失性存储器件，包括：
衬底，所述衬底包括单元区和外围区；
栅图案，所述栅图案形成在所述外围区中的衬底之上；
多层结构，所述多层结构形成在所述外围区中的栅图案之上，所述多层结构包括层间绝缘层和用于牺牲层的材料层；以及
覆盖层，所述覆盖层形成在所述外围区中的栅图案与多层结构之间以覆盖所述衬底，所述覆盖层被配置成防止杂质从所述用于牺牲层的材料层扩散到所述外围区中的衬底。
2.如权利要求1所述的器件，其中，所述覆盖层包括利用低压化学气相沉积工艺的氮化物层，所述用于牺牲层的材料层包括利用等离子体增强化学气相沉积工艺的氮化物层。
3.如权利要求1所述的器件，还包括：
管道栅，所述管道栅形成在所述单元区中的衬底上；
管道沟道层，所述管道沟道层形成在所述管道栅中；
源侧沟道层和漏侧沟道层，所述源侧沟道层和所述漏侧沟道层与所述管道沟道层的两个端部连接，所述源侧沟道层和所述漏侧沟道层从所述管道沟道层突出；
导电图案和层间绝缘层，所述导电图案和所述层间绝缘层被配置成包围所述源侧沟道层和所述漏侧沟道层中的每个，并且交替地层叠。
4.如权利要求3所述的器件，其中，所述管道栅形成在与所述栅图案大体相同的层中，
所述导电图案中的设置在最下层中的导电图案形成在与所述覆盖层大体相同的层中，
形成在所述单元区中的层间绝缘层与形成在所述外围区中的层间绝缘层形成在大体相同的层中，以及
除了所述设置在最下层中的导电图案之外的其余的导电图案形成在与所述用于牺牲层的材料层大体相同的层中。
5.如权利要求3所述的器件，其中，设置在最下层中的导电图案是传输字线。
6.如权利要求1所述的器件，其中，所述覆盖层和所述用于牺牲层的材料层包括刻蚀选择性与所述层间绝缘层不同的材料。
7.一种非易失性存储器件，包括：
衬底，所述衬底包括单元区和外围区；
栅图案，所述栅图案形成在所述外围区中的衬底之上；
覆盖层，所述覆盖层被形成为覆盖所述外围区中的衬底和栅图案；
第一导电图案，所述第一导电图案形成在所述单元区中，位于与所述覆盖层大体相同的层中；
第一层间绝缘层和用于牺牲层的材料层，所述第一层间绝缘层和所述用于牺牲层的材料层交替地层叠在所述外围区中的覆盖层之上；
第二导电图案，所述第二导电图案形成在所述单元区中，位于与所述用于牺牲层的材料层大体相同的层中；
第二层间绝缘层，所述第二层间绝缘层形成在所述单元区中，位于与形成在所述外围区中的第一层间绝缘层大体相同的层中；以及
沟道层，所述沟道层穿过所述第二层间绝缘层、所述第一导电图案以及所述第二导电图案形成。
8.一种制造非易失性存储器件的方法，所述方法包括以下步骤：
在具有单元区和外围区的衬底之上形成导电层；
刻蚀所述导电层以在所述外围区中形成栅图案；
形成覆盖层以覆盖所述栅图案和所述衬底；以及
在所述覆盖层之上交替地层叠层间绝缘层和用于牺牲层的材料层。
9.如权利要求8所述的方法，还包括以下步骤：在所述覆盖层之上交替地层叠所述层间绝缘层和所述用于牺牲层的材料层之后，
在所述单元区中形成缝隙以穿过所述层间绝缘层、所述用于牺牲层的材料层以及所述覆盖层；
通过在所述单元区中刻蚀经由所述缝隙暴露出的所述用于牺牲层的材料层和所述覆盖层而在所述单元区中形成凹陷区；以及
在所述凹陷区内形成导电图案。
10.如权利要求8所述的方法，其中，所述覆盖层包括利用LP-CVD工艺的氮化物层，所述用于牺牲层的材料层包括利用PE-CVD工艺的氮化物层。
11.如权利要求8所述的方法，其中，所述覆盖层和所述用于牺牲层的材料层包括刻蚀选择性与所述层间绝缘层不同的材料层。
12.如权利要求8所述的方法，还包括以下步骤：
通过刻蚀所述导电层而在所述单元区中形成管道栅。
13.如权利要求12所述的方法，还包括以下步骤：在形成所述管道栅之前，
刻蚀所述单元区中的导电层以在所述导电层中形成管道沟槽；以及
用牺牲层来填充所述管道沟槽。
14.如权利要求13所述的方法，还包括以下步骤：在所述覆盖层上交替地层叠所述层间绝缘层和所述用于牺牲层的材料层之后，
在所述单元区中形成一对开口以穿过所述层间绝缘层、所述用于牺牲层的材料层以及所述覆盖层，并且将形成在所述管道沟槽内的牺牲层开放；
经由所述一对开口从所述管道沟槽中去除所述牺牲层；以及
在所述一对开口和所述管道沟槽内形成沟道层。
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