KR102362622B1 - 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 휘발성 메모리 영역 및 비-휘발성 메모리 영역을 갖는 기판을 포함한다. 상기 휘발성 메모리 영역은 상기 기판 내에 배치된 셀 캐패시터 및 상기 셀 캐패시터에 접속된 셀 트랜지스터를 포함한다. 상기 비-휘발성 메모리 영역은 상기 기판 상에 배치된 다수의 비-휘발성 메모리 셀들을 포함한다. 상기 휘발성 메모리 영역 및 상기 비-휘발성 메모리 영역은 나란히(side by side) 배치된다.

Description

서로 다른 종류의 메모리 셀들을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DIFFERENT TYPES OF MEMORY CELLS}
서로 다른 두 종류 이상의 메모리 셀들을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
다수의 전자장치들은 비휘발성 메모리 소자 및 휘발성 메모리 소자를 필요로 한다. 상기 비휘발성 메모리 소자 및 상기 휘발성 메모리 소자를 피시비(printed circuit board; PCB) 기판에 장착하고 배선을 이용하여 접속하는 기술은 고집적화 및 고속 동작 측면에서 한계에 직면하고 있다.
본 개시의 실시예들에 따른 과제는 고 집적화 및 고속 동작에 유리한 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 고 집적화 및 고속 동작에 유리한 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예에 따른 반도체 소자는 휘발성 메모리 영역 및 비-휘발성 메모리 영역을 갖는 기판을 포함한다. 상기 휘발성 메모리 영역은 상기 기판 내에 배치된 셀 캐패시터 및 상기 셀 캐패시터에 접속된 셀 트랜지스터를 포함한다. 상기 비-휘발성 메모리 영역은 상기 기판 상에 배치된 다수의 비-휘발성 메모리 셀들을 포함한다. 상기 휘발성 메모리 영역 및 상기 비-휘발성 메모리 영역은 나란히(side by side) 배치된다.
본 개시의 실시예에 따른 반도체 소자는 기판 내에 배치된 휘발성 메모리 셀 및 상기 기판 상에 배치된 비-휘발성 메모리 셀을 포함한다.
본 개시의 실시예에 따른 반도체 소자는 기판의 상면보다 낮은 레벨에 배치된 셀 캐패시터를 포함한다. 상기 셀 캐패시터에 셀 트랜지스터가 접속된다. 상기 기판 상에 번갈아 가며 반복적으로 다수의 몰드 층들 및 다수의 비-휘발성 게이트 전극들이 적층된다. 상기 다수의 몰드 층들 및 상기 다수의 비-휘발성 게이트 전극들을 관통하는 채널 구조체를 포함한다. 상기 채널 구조체 및 상기 다수의 비-휘발성 게이트 전극들은 다수의 비-휘발성 메모리 셀들을 구성한다. 상기 셀 캐패시터는 상기 기판 내에 배치된 제1 전극, 상기 제1 전극과 마주보는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 캐패시터 유전층을 포함한다. 상기 제2 전극은 상기 기판 내의 캐패시터 트렌치 내에 배치된다.
본 개시의 실시예에 따른 반도체 소자는 휘발성 메모리 영역 및 비-휘발성 메모리 영역을 갖는 기판을 포함한다. 상기 휘발성 메모리 영역은 상기 기판 상에 배치된 셀 캐패시터 및 상기 셀 캐패시터에 접속된 셀 트랜지스터를 포함한다. 상기 비-휘발성 메모리 영역은 상기 기판 상에 번갈아 가며 반복적으로 적층된 다수의 몰드 층들 및 다수의 비-휘발성 게이트 전극들, 및 상기 다수의 몰드 층들 및 상기 다수의 비-휘발성 게이트 전극들을 관통하는 채널 구조체를 포함한다. 상기 휘발성 메모리 영역 및 상기 비-휘발성 메모리 영역은 나란히(side by side) 배치된다.
본 개시의 실시예들에 따르면, 기판의 상면보다 낮은 레벨에 형성된 트렌치 캐패시터를 갖는 휘발성 메모리 셀 및 상기 기판의 상면보다 높은 레벨에 형성된 비-휘발성 메모리 셀이 제공된다. 상기 트렌치 캐패시터를 형성하는 공정과 상기 비-휘발성 메모리 셀을 형성하는 공정은 순차적으로 수행될 수 있다. 서로 다른 종류의 메모리 셀들을 하나의 기판 내에 효율적으로 형성할 수 있다. 상기 휘발성 메모리 셀 및 상기 비- 휘발성 메모리 셀은 주변 회로 영역을 경유하여 서로 접속될 수 있다. 상기 휘발성 메모리 셀 및 상기 비- 휘발성 메모리 셀 사이의 신호 전달 경로는 최소화될 수 있다. 고 집적화 및 고속 동작에 유리한 반도체 소자를 구현할 수 있다.
도 1 및 도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 3은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 부분 단면도이다.
도 4 및 도 5는 도 1의 일부분을 상세히 보여주는 부분 확대도이다.
도 6 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 레이아웃들(layout)이다.
도 9는 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 단면도이다.
도 10은 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 레이아웃(layout)이다.
도 11은 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 단면도이다.
도 12 내지 도 15는 본 개시에 따른 실시예로서, 반도체 소자의 일부분을 보여주는 단면도들이다.
도 16 및 도 17은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 1을 참조하면, 상기 반도체 소자는 휘발성 메모리 영역(30), 주변 회로 영역(50), 및 비-휘발성 메모리 영역(70)을 포함할 수 있다. 일 실시예에서, 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)은 서로 중첩하지 않도록 나란히(side by side) 배치될 수 있다. 상기 주변 회로 영역(50)은 상기 휘발성 메모리 영역(30) 및 상기 비-휘발성 메모리 영역(70) 사이에 배치될 수 있다. 상기 휘발성 메모리 영역(30)은 디램 셀(DRAM cell), 에스램 셀(SRAM cell), 또는 이들의 조합과 같은 휘발성 메모리 셀을 포함할 수 있다. 상기 주변 회로 영역(50)은 컨트롤러(controller)와 같은 로직 회로들, 에스램 셀(SRAM cell)과 같은 시스템 메모리, 또는 이들의 조합을 포함할 수 있다. 상기 주변 회로 영역(50)은 상기 휘발성 메모리 영역(30) 및 상기 비-휘발성 메모리 영역(70)과 전기적으로 접속될 수 있다. 상기 비-휘발성 메모리 영역(70)은 플래시 메모리 셀(flash memory cell), 엠램 셀(MRAM cell), 알램 셀(RRAM cell), 에프램 셀(FRAM cell), 폴리머 램 셀(polymer RAM cell), 피램 셀(PRAM cell), 또는 이들의 조합과 같은 비-휘발성 메모리 셀을 포함할 수 있다. 일 실시예에서, 상기 비-휘발성 메모리 영역(70)은 VNAND, 3D-비-휘발성 메모리, 크로스-포인트 메모리(X-point memory), 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 기판(21), 소자 분리층(23), 층간 절연층(25), 중간 배선들(27), 콘택 플러그들(28), 제1 전극(31), 제1 캐패시터 유전층(32), 제2 전극(33), 제1 웰(35), 셀 게이트 전극(37), 셀 게이트 유전층(38), 게이트 캐핑 패턴(39), 셀 소오스 영역(41), 셀 드레인 영역(42), 주변 소오스 영역(51), 주변 드레인 영역(52), 주변 게이트 전극(57), 다수의 몰드 층들(71), 다수의 필라들(pillars; 78), 다수의 비-휘발성 게이트 전극들(G1 내지 Gn), 선택 게이트 유전층(79), 불순물 영역들(80), 스페이서(81), 소오스 라인들(82), 제1 상부 절연층(83), 제2 상부 절연층(84), 제3 상부 절연층(85), 및 상부 배선들(91, 92, 93, 94)을 포함할 수 있다. 상기 다수의 필라들(78)의 각각은 반도체 패턴(72), 채널 구조체(76) 및 도전성 패드(77)를 포함할 수 있다. 상기 채널 구조체(76)는 정보 저장 패턴(73), 채널 패턴(74), 및 코어 패턴(75)을 포함할 수 있다.
상기 제1 전극(31), 상기 제1 캐패시터 유전층(32), 상기 제2 전극(33), 상기 제1 웰(35), 상기 셀 게이트 전극(37), 상기 셀 게이트 유전층(38), 상기 게이트 캐핑 패턴(39), 상기 셀 소오스 영역(41), 및 상기 셀 드레인 영역(42)은 상기 휘발성 메모리 영역(30) 내에 형성될 수 있다. 상기 제1 전극(31), 상기 제1 캐패시터 유전층(32), 및 상기 제2 전극(33)은 제1 셀 캐패시터(30C)를 구성할 수 있다. 상기 제1 셀 캐패시터(30C)는 상기 기판(21) 내에 형성될 수 있다. 상기 제1 셀 캐패시터(30C)는 상기 기판(21)의 상면보다 낮은 레벨에 형성될 수 있다. 상기 제1 캐패시터 유전층(32) 및 상기 제2 전극(33)은 상기 기판(21)의 상면에서 상기 기판(21)의 내부를 향하여 형성된 캐패시터 트렌치(30T) 내에 형성될 수 있다. 상기 캐패시터 트렌치(30T)는 수평 폭보다 높이가 클 수 있다. 상기 제1 전극(31)의 하면은 상기 캐패시터 트렌치(30T)의 바닥보다 낮은 레벨에 형성될 수 있다. 상기 제1 전극(31) 및 상기 제2 전극(33)은 서로 마주볼 수 있다. 상기 제1 캐패시터 유전층(32)은 상기 제1 전극(31) 및 상기 제2 전극(33) 사이에 개재될 수 있다. 상기 제1 셀 캐패시터(30C)는 트렌치 캐패시터(trench capacitor)로 지칭될 수 있다.
상기 제1 웰(35), 상기 셀 게이트 전극(37), 상기 셀 게이트 유전층(38), 상기 셀 소오스 영역(41), 및 상기 셀 드레인 영역(42)은 셀 트랜지스터(CTR)를 구성할 수 있다. 상기 셀 트랜지스터(CTR)는 상기 기판(21) 내에 형성될 수 있다. 상기 셀 소오스 영역(41) 및 상기 셀 드레인 영역(42)은 서로 떨어질 수 있다. 상기 셀 게이트 전극(37)은 상기 셀 소오스 영역(41) 및 상기 셀 드레인 영역(42) 사이에 배치될 수 있다. 상기 셀 게이트 전극(37)의 상면은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 셀 트랜지스터(CTR)는 리세스 채널 트랜지스터(recess channel transistor)에 해당될 수 있다.
일 실시예에서, 상기 셀 트랜지스터(CTR)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 형성될 수 있다. 상기 셀 트랜지스터(CTR)는 핀펫(finFET), 평면 트랜지스터(planar transistor), 수직 트랜지스터, 나노와이어 트랜지스터, 멀티브리지 채널 트랜지스터(multi-bridge channel transistor), 3D-트랜지스터, 또는 이들의 조합을 포함할 수 있다.
상기 제1 전극(31)은 플레이트 노드(plate node)에 해당될 수 있다. 상기 제2 전극(33)은 스토리지 노드(storage node)에 해당될 수 있다. 상기 제2 전극(33)은 상기 셀 드레인 영역(42)에 접속될 수 있다. 상기 제1 셀 캐패시터(30C)는 상기 셀 트랜지스터(CTR)에 접속될 수 있다. 상기 제1 셀 캐패시터(30C) 및 상기 셀 트랜지스터(CTR)는 디램 셀(DRAM cell)을 구성할 수 있다. 상기 제1 셀 캐패시터(30C) 및 상기 셀 트랜지스터(CTR)는 휘발성 메모리 셀에 해당될 수 있다. 일 실시예에서, 상기 제1 셀 캐패시터(30C)는 셀 캐패시터로 지칭될 수 있다. 상기 제1 캐패시터 유전층(32)은 캐패시터 유전층으로 지칭될 수 있다.
상기 주변 소오스 영역(51), 상기 주변 드레인 영역(52), 및 상기 주변 게이트 전극(57)은 상기 주변 회로 영역(50) 내에 형성될 수 있다. 상기 주변 소오스 영역(51), 상기 주변 드레인 영역(52), 및 상기 주변 게이트 전극(57)은 주변 트랜지스터(PTR)를 구성할 수 있다. 상기 주변 트랜지스터(PTR)는 평면 트랜지스터(planar transistor)로 해석될 수 있다. 일 실시예에서, 상기 주변 트랜지스터(PTR)는 핀펫(finFET), 리세스 채널 트랜지스터, 수직 트랜지스터, 나노와이어 트랜지스터, 멀티브리지 트랜지스터, 3D-트랜지스터, 또는 이들의 조합을 포함할 수 있다.
상기 다수의 몰드 층들(71), 상기 다수의 필라들(78), 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn), 상기 선택 게이트 유전층(79), 상기 불순물 영역들(80), 상기 스페이서(81), 및 상기 소오스 라인들(82)은 상기 비-휘발성 메모리 영역(70)에 형성될 수 있다. 상기 다수의 몰드 층들(71)은 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)과 교번 적층될 수 있다. 상기 다수의 몰드 층들(71) 및 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)의 구성은 절연층들 및 전극들이 번갈아 가며 반복적으로 적층된 것으로 해석될 수 있다. 제1 비-휘발성 게이트 전극(G1)은 접지 선택 라인(ground selection line; GSL)에 해당될 수 있다. 제2 비-휘발성 게이트 전극(G2) 내지 제n-2 비-휘발성 게이트 전극(Gn-2)의 각각은 제어 게이트 라인(control gate line)에 해당될 수 있다. 제n-1 비-휘발성 게이트 전극(Gn-1) 및 제n 비-휘발성 게이트 전극(Gn)의 각각은 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)에 해당될 수 있다. 상기 불순물 영역들(80)은 공통 소스 영역(common source region)에 해당될 수 있다.
상기 다수의 필라들(78)의 각각은 상기 다수의 몰드 층들(71) 및 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)을 관통하여 상기 기판(21)에 접촉될 수 있다. 상기 채널 구조체(76)는 상기 반도체 패턴(72) 상에 형성될 수 있다. 상기 도전성 패드(77)는 상기 채널 구조체(76) 상에 형성될 수 있다. 상기 제2 비-휘발성 게이트 전극(G2) 내지 상기 제n-2 비-휘발성 게이트 전극(Gn-2)과 상기 채널 구조체(76)는 다수의 비-휘발성 메모리 셀들(NVC)을 구성할 수 있다. 상기 다수의 비-휘발성 메모리 셀들(NVC)은 상기 기판(21)의 상면보다 높은 레벨에 형성될 수 있다. 상기 다수의 몰드 층들(71) 상에 상기 제1 상부 절연층(83), 상기 제2 상부 절연층(84), 및 상기 제3 상부 절연층(85)이 차례로 형성될 수 있다. 상기 제1 상부 절연층(83), 상기 다수의 몰드 층들(71) 및 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)을 관통하여 상기 불순물 영역들(80)에 접촉된 상기 소오스 라인들(82)이 형성될 수 있다. 상기 스페이서(81)는 상기 소오스 라인들(82)의 측면을 둘러쌀 수 있다. 상기 다수의 비-휘발성 메모리 셀들(NVC)의 각각은 VNAND cell에 해당될 수 있다.
상기 층간 절연층(25)은 상기 휘발성 메모리 영역(30) 및 상기 주변 회로 영역(50)의 상기 기판(21) 상을 덮을 수 있다. 상기 층간 절연층(25), 상기 제1 상부 절연층(83), 상기 제2 상부 절연층(84), 및 상기 제3 상부 절연층(85) 내에 상기 중간 배선들(27) 및 상기 콘택 플러그들(28)이 형성될 수 있다. 상기 상부 배선들(91, 92, 93, 94)은 제1 상부 배선(91), 제2 상부 배선(92), 제3 상부 배선(93), 및 제4 상부 배선(94)을 포함할 수 있다.
상기 제1 상부 배선(91)은 상기 콘택 플러그들(28) 및 상기 중간 배선들(27)을 경유하여 상기 제1 전극(31)에 접속될 수 있다. 상기 제2 상부 배선(92)은 상기 콘택 플러그들(28) 및 상기 중간 배선들(27)을 경유하여 상기 셀 소오스 영역(41)에 접속될 수 있다. 일 실시예에서, 상기 제2 상부 배선(92)은 상기 제3 상부 배선(93)을 경유하여 상기 제4 상부 배선(94)과 전기적으로 접속될 수 있다. 상기 제2 상부 배선(92)은 휘발성 메모리의 비트 라인에 해당되거나 상기 휘발성 메모리의 비트 라인에 접속될 수 있다. 상기 제3 상부 배선(93)은 상기 콘택 플러그들(28) 및 상기 중간 배선들(27)을 경유하여 상기 주변 드레인 영역(52)에 접속될 수 있다. 상기 제4 상부 배선(94)은 상기 콘택 플러그들(28) 및 상기 중간 배선들(27)을 경유하여 상기 도전성 패드(77)에 접속될 수 있다. 상기 제4 상부 배선(94)은 상기 제3 상부 배선(93)을 경유하여 상기 제2 상부 배선(92)과 전기적으로 접속될 수 있다. 상기 제4 상부 배선(94)은 비-휘발성 메모리의 비트 라인에 해당될 수 있다.
상기 제1 셀 캐패시터(30C) 및 상기 다수의 비-휘발성 메모리 셀들(NVC)은 서로 다른 레벨에 배치되고 서로 중첩되지 않도록 배열될 수 있다. 고속 동작에 유리하고 고집적화에 용이한 반도체 소자를 구현할 수 있다.
도 2를 참조하면, 기판(21) 내에 다수의 웰들(22, 31W, 35)이 형성될 수 있다. 상기 다수의 웰들(22, 31W, 35)은 제1 웰(35), 제2 웰(31W), 및 제3 웰(22)을 포함할 수 있다. 상기 제2 웰(31W)은 상기 제1 웰(35) 및 상기 제3 웰(22)과 다른 도전형의 불순물들을 포함할 수 있다. 주변 소오스 영역(51) 및 주변 드레인 영역(52)은 상기 주변 회로 영역(50)의 상기 제1 웰(35) 내에 형성될 수 있다. 불순물 영역들(80)은 상기 비-휘발성 메모리 영역(70)의 상기 제1 웰(35) 내에 형성될 수 있다.
상기 제3 웰(22)은 휘발성 메모리 영역(30), 주변 회로 영역(50), 및 비-휘발성 메모리 영역(70)의 상기 기판(21) 내에 제1 도전형 불순물들을 주입하여 형성될 수 있다. 상기 제2 웰(31W)은 상기 주변 회로 영역(50) 및 상기 비-휘발성 메모리 영역(70)의 상기 기판(21) 내에 제2 도전형 불순물들을 주입하여 형성될 수 있다. 제1 전극(31)은 상기 휘발성 메모리 영역(30)의 상기 기판(21) 내에 제2 도전형 불순물들을 주입하여 형성될 수 있다. 상기 제1 전극(31)은 상기 제2 웰(31W)과 동일한 이온 주입 공정을 이용하여 동시에 형성될 수 있다. 상기 제1 전극(31)의 하면은 상기 제2 웰(31W)의 하면과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제2 웰(31W) 및 상기 제1 전극(31)은 상기 제3 웰(22) 상에 배치될 수 있다.
상기 제1 웰(35)은 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)의 상기 기판(21) 내에 제1 도전형 불순물들을 주입하여 형성될 수 있다. 상기 제1 웰(35)은 상기 제2 웰(31W) 및 상기 제1 전극(31) 상에 배치될 수 있다. 상기 제2 웰(31W) 및 상기 제1 전극(31)은 상기 제3 웰(22) 및 상기 제1 웰(35) 사이에 배열될 수 있다. 상기 제2 도전형 불순물들은 상기 제1 도전형 불순물들과 다를 수 있다. 예를들면, 상기 제1 도전형 불순물들은 P형 불순물들을 포함할 수 있으며 상기 제2 도전형 불순물들은 N형 불순물들을 포함할 수 있다.
일 실시예에서, 상기 제3 웰(22)은 상기 기판(21)과 동일한 도전형 불순물들을 포함할 수 있다. 상기 제3 웰(22)은 생략될 수 있다. 상기 제1 전극(31)을 형성하기 위한 이온 주입 공정은 상기 제2 웰(31W)을 형성하기 위한 이온 주입 공정과 다른 이온 주입 공정을 포함할 수 있다.
도 3은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 부분 단면도이다.
도 3을 참조하면, 상기 반도체 소자는 트렌치 스페이서(30S), 제1 전극(31), 제1 캐패시터 유전층(32), 및 제2 전극(33)을 포함할 수 있다. 상기 제1 전극(31)은 내측 전극(31A) 및 외측 전극(31B)을 포함할 수 있다. 캐패시터 트렌치(30T)는 제1 웰(35) 및 상기 외측 전극(31B)을 완전히 관통하고 제3 웰(22)의 내부로 뚫고 들어갈 수 있다. 상기 캐패시터 트렌치(30T)의 상부 측벽에 트렌치 스페이서(30S)가 형성될 수 있다. 상기 내측 전극(31A)은 상기 캐패시터 트렌치(30T)의 측벽 및 바닥 내에 형성될 수 있다. 상기 내측 전극(31A)은 상기 캐패시터 트렌치(30T)에 인접하게 배치될 수 있다. 상기 캐패시터 트렌치(30T) 내에 상기 제1 캐패시터 유전층(32) 및 상기 제2 전극(33)이 배치될 수 있다. 상기 제1 전극(31), 상기 제1 캐패시터 유전층(32), 및 상기 제2 전극(33)은 제1 셀 캐패시터(30C)를 구성할 수 있다.
상기 내측 전극(31A)은 상기 트렌치 스페이서(30S)보다 낮은 레벨에 배치될 수 있다. 상기 내측 전극(31A)은 상기 제2 전극(33)의 측면 및 하면을 감쌀 수 있다. 상기 제1 캐패시터 유전층(32)은 상기 내측 전극(31A) 및 상기 제2 전극(33) 사이에 개재될 수 있다. 상기 제2 전극(33)의 최하단은 상기 제3 웰(22)의 최상단보다 낮은 레벨에 형성될 수 있다. 상기 내측 전극(31A)의 최하단은 상기 제3 웰(22)의 최상단보다 낮은 레벨에 형성될 수 있다. 상기 외측 전극(31B)은 상기 내측 전극(31A)의 외측면을 둘러쌀 수 있다. 상기 외측 전극(31B)은 상기 내측 전극(31A)에 직접적으로 접촉될 수 있다. 상기 내측 전극(31A)의 최하단은 상기 외측 전극(31B)의 하면보다 낮은 레벨에 형성될 수 있다.
상기 트렌치 스페이서(30S)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(Low-K dielectrics), 고-유전물(High-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 외측 전극(31B)은 기판(21) 내에 상기 제3 웰(22)과 다른 도전형의 불순물들을 주입하여 형성될 수 있다. 상기 내측 전극(31A)은 금속실리사이드 층, 금속 층, 도전성 카본 층, 상기 외측 전극(31B)과 동일한 도전형의 불순물들을 갖는 반도체 층, 또는 이들의 조합을 포함할 수 있다.
도 4 및 도 5는 도 1의 일부분을 상세히 보여주는 부분 확대도이다.
도 4를 참조하면, 채널 구조체(76)는 코어 패턴(75)을 둘러싸는 채널 패턴(74), 및 제2 내지 제n 비-휘발성 게이트 전극들(G2 내지 Gn) 과 상기 채널 패턴(74) 사이의 정보 저장 패턴(73)을 포함할 수 있다. 상기 정보 저장 패턴(73)은 터널 절연층(73A), 상기 터널 절연층(73A)의 외측을 둘러싸는 전하 저장층(73B), 및 상기 전하 저장층(73B)의 외측을 둘러싸는 제1 블로킹 층(73C)을 포함할 수 있다. 상기 제2 내지 제n 비-휘발성 게이트 전극들(G2 내지 Gn)의 상부 표면들 및 하부 표면들을 덮고 상기 제2 내지 제n 비-휘발성 게이트 전극들(G2 내지 Gn) 및 상기 제1 블로킹 층(73C) 사이에 개재된 제2 블로킹 층(73D)이 제공될 수 있다.
도 5를 참조하면, 정보 저장 패턴(73)은 터널 절연층(73A), 상기 터널 절연층(73A)의 외측을 둘러싸는 전하 저장층(73B), 및 상기 전하 저장층(73B)의 외측을 둘러싸는 제1 블로킹 층(73C)을 포함할 수 있다.
도 6 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 레이아웃들(layout)이다.
도 6을 참조하면, 휘발성 메모리 영역(30), 주변 회로 영역(50), 및 비-휘발성 메모리 영역(70)은 기판(21)의 내부 및/또는 상부에 서로 인접하게 2차원 배열될 수 있다. 예를들면, 상기 주변 회로 영역(50)은 상기 휘발성 메모리 영역(30) 및 상기 비-휘발성 메모리 영역(70) 사이에 배치될 수 있다. 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)은 서로 중첩되지 않도록 배치될 수 있다. 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)은 나란히(side by side) 배치될 수 있다. 일 실시예에서, 상기 휘발성 메모리 영역(30)은 상기 비-휘발성 메모리 영역(70)보다 작은 면적 내에 배치될 수 있다. 상기 주변 회로 영역(50)은 상기 휘발성 메모리 영역(30) 보다 크고 상기 비-휘발성 메모리 영역(70)보다 작은 면적 내에 배치될 수 있다.
도 7을 참조하면, 비-휘발성 메모리 영역(70)은 휘발성 메모리 영역(30)의 3면을 둘러싸도록 배치될 수 있다. 주변 회로 영역(50)은 상기 휘발성 메모리 영역(30) 및 상기 비-휘발성 메모리 영역(70) 사이에 배치될 수 있다.
도 8을 참조하면, 휘발성 메모리 영역(30)은 비-휘발성 메모리 영역(70)의 2면을 둘러싸도록 배치될 수 있다. 주변 회로 영역(50)은 상기 휘발성 메모리 영역(30) 및 상기 비-휘발성 메모리 영역(70) 사이에 배치될 수 있다.
도 9는 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 단면도이다.
도 9를 참조하면, 휘발성 메모리 영역(30)은 비-휘발성 메모리 영역(70)과 다른 레벨에 배치될 수 있다. 일 실시예에서. 상기 휘발성 메모리 영역(30) 내의 휘발성 메모리 셀은 기판(21) 내에 형성될 수 있다. 상기 휘발성 메모리 영역(30) 내의 휘발성 메모리 셀은 상기 기판(21)의 상면(21S)보다 낮은 레벨에 형성될 수 있다. 상기 비-휘발성 메모리 영역(70) 내의 비-휘발성 메모리 셀은 상기 기판(21) 상에 형성될 수 있다. 상기 비-휘발성 메모리 영역(70) 내의 비-휘발성 메모리 셀은 상기 기판(21)의 상면(21S)보다 높은 레벨에 형성될 수 있다. 주변 회로 영역(50)은 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 형성될 수 있다. 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)은 서로 중첩되지 않도록 배치될 수 있다.
일 실시예에서, 상기 주변 회로 영역(50)은 휘발성 메모리 컨트롤러 및 비-휘발성 메모리 컨트롤러를 포함할 수 있다. 예를들면, 상기 휘발성 메모리 컨트롤러는 DRAM 컨트롤러를 포함할 수 있으며 상기 비-휘발성 메모리 컨트롤러는 VNAND 컨트롤러를 포함할 수 있다. 일 실시예에서, 상기 휘발성 메모리 컨트롤러 및 상기 비-휘발성 메모리 컨트롤러는 상기 기판(21)의 외부에 배치되고 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)과 전기적으로 접속될 수 있다.
도 10은 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 레이아웃(layout)이다.
도 10을 참조하면, 휘발성 메모리 영역(30) 및 주변 회로 영역(50)은 기판(21)의 내부 및/또는 상부에 서로 인접하게 2차원 배열될 수 있다. 비-휘발성 메모리 영역(70)은 상기 휘발성 메모리 영역(30) 및 상기 주변 회로 영역(50) 상에 중첩되게 배치될 수 있다.
도 11은 본 개시에 따른 실시예로서, 반도체 소자의 구성을 보여주는 단면도이다.
도 11을 참조하면, 휘발성 메모리 영역(30) 및 주변 회로 영역(50)은 기판(21)의 내부 및/또는 상부에 서로 인접하게 배열될 수 있다. 상기 휘발성 메모리 영역(30) 내의 휘발성 메모리 셀은 상기 기판(21)의 상면(21S)보다 낮은 레벨에 형성될 수 있다. 상기 주변 회로 영역(50)은 상기 기판(21) 내부 및/또는 상기 기판(21) 상에 형성될 수 있다. 비-휘발성 메모리 영역(70)은 상기 휘발성 메모리 영역(30) 및 상기 주변 회로 영역(50) 상에 중첩되게 배치될 수 있다. 상기 비-휘발성 메모리 영역(70) 내의 비-휘발성 메모리 셀은 상기 휘발성 메모리 영역(30) 내의 휘발성 메모리 셀 및 상기 주변 회로 영역(50) 상부에 중첩되게 배치될 수 있다.
일 실시예에서, 상기 주변 회로 영역(50)은 휘발성 메모리 컨트롤러 및 비-휘발성 메모리 컨트롤러를 포함할 수 있다. 예를들면, 상기 휘발성 메모리 컨트롤러는 DRAM 컨트롤러를 포함할 수 있으며 상기 비-휘발성 메모리 컨트롤러는 VNAND 컨트롤러를 포함할 수 있다. 일 실시예에서, 상기 휘발성 메모리 컨트롤러 및 상기 비-휘발성 메모리 컨트롤러는 상기 기판(21)의 외부에 배치되고 상기 휘발성 메모리 영역(30), 상기 주변 회로 영역(50), 및 상기 비-휘발성 메모리 영역(70)과 전기적으로 접속될 수 있다.
도 12 내지 도 15는 본 개시에 따른 실시예로서, 반도체 소자의 일부분을 보여주는 단면도들이다.
도 12를 참조하면, 상기 반도체 소자는 휘발성 메모리 영역(30), 주변 회로 영역(50), 및 비-휘발성 메모리 영역(70)을 포함할 수 있다. 상기 반도체 소자는 기판(21), 소자 분리층(23), 제1 층간 절연층(25A), 제2 층간 절연층(25B), 제3 층간 절연층(25C), 중간 배선들(27), 콘택 플러그들(28), 제1 전극(31), 제1 캐패시터 유전층(32), 제2 전극(33), 제1 웰(35), 셀 게이트 전극(37), 셀 게이트 유전층(38), 게이트 캐핑 패턴(39), 셀 소오스 영역(41), 셀 드레인 영역(42), 주변 소오스 영역(51), 주변 드레인 영역(52), 주변 게이트 전극(57), 다수의 몰드 층들(71), 다수의 필라들(pillars; 78), 다수의 비-휘발성 게이트 전극들(G1 내지 Gn), 불순물 영역들(80), 소오스 패턴(80S), 스페이서(81), 소오스 라인들(82), 제1 상부 절연층(83), 제2 상부 절연층(84), 제3 상부 절연층(85), 및 상부 배선들(91, 92, 93, 94)을 포함할 수 있다. 상기 필라들(78)의 각각은 채널 구조체(76) 및 도전성 패드(77)를 포함할 수 있다. 상기 채널 구조체(76)는 정보 저장 패턴(73), 채널 패턴(74), 및 코어 패턴(75)을 포함할 수 있다.
상기 제1 층간 절연층(25A)은 상기 휘발성 메모리 영역(30) 및 상기 주변 회로 영역(50)의 상기 기판(21) 상을 덮을 수 있다. 상기 제1 층간 절연층(25A) 상에 상기 제2 층간 절연층(25B)이 형성될 수 있다. 상기 제2 층간 절연층(25B) 상에 상기 소오스 패턴(80S)이 형성될 수 있다. 상기 소오스 패턴(80S)은 폴리실리콘, 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 소오스 패턴(80S) 상에 상기 다수의 몰드 층들(71) 및 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)이 번갈아 가며 반복적으로 적층될 수 있다. 상기 채널 구조체(76)는 상기 다수의 몰드 층들(71) 및 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)을 관통할 수 있다. 상기 채널 패턴(74)은 상기 소오스 패턴(80S)에 직접적으로 접촉될 수 있다.
상기 불순물 영역들(80)은 상기 소오스 패턴(80S) 내에 형성될 수 있다. 상기 불순물 영역들(80) 및 상기 소오스 패턴(80S)은 공통 소스 영역(common source region)에 해당될 수 있다. 상기 불순물 영역들(80)은 생략될 수 있다. 상기 소오스 라인들(82)은 상기 소오스 패턴(80S)에 직접적으로 접촉될 수 있다.
제1 셀 캐패시터(30C) 및 셀 트랜지스터(CTR)는 휘발성 메모리 셀을 구성할 수 있다. 상기 비-휘발성 메모리 영역(70)은 상기 휘발성 메모리 영역(30) 및 상기 주변회로 영역(50) 상에 중첩될 수 있다. 상기 비-휘발성 메모리 영역(70) 내의 비-휘발성 메모리 셀들(NVC)은 상기 휘발성 메모리 영역(30) 내의 휘발성 메모리 셀 및 상기 주변 회로 영역(50) 내의 주변 트랜지스터(PTR) 상부에 중첩될 수 있다.
도 13을 참조하면, 상기 반도체 소자는 휘발성 메모리 영역(30), 주변 회로 영역(50), 및 비-휘발성 메모리 영역(70)을 포함할 수 있다. 상기 반도체 소자는 기판(21), 소자 분리층(23), 제1 층간 절연층(25A), 제3 층간 절연층(25C), 중간 배선들(27), 콘택 플러그들(28), 제1 전극(31), 제1 캐패시터 유전층(32), 제2 전극(33), 제1 웰(35), 셀 게이트 전극(37), 셀 게이트 유전층(38), 게이트 캐핑 패턴(39), 셀 소오스 영역(41), 셀 드레인 영역(42), 주변 소오스 영역(51), 주변 드레인 영역(52), 주변 게이트 전극(57), 다수의 제1 배선들(175), 다수의 제2 배선들(177), 다수의 스위칭 소자들(183), 다수의 비-휘발성 메모리 셀들(185), 및 상부 배선들(91, 92, 93)을 포함할 수 있다.
비-휘발성 메모리 영역(70)은 휘발성 메모리 영역(30) 및 주변회로 영역(50) 상부에 중첩될 수 있다. 상기 비-휘발성 메모리 영역(70) 내의 상기 다수의 비-휘발성 메모리 셀들(185)은 상기 휘발성 메모리 영역(30) 내의 휘발성 메모리 셀 및 상기 주변회로 영역(50) 내의 주변 트랜지스터(PTR) 상부에 중첩될 수 있다. 상기 다수의 제1 배선들(175), 상기 다수의 제2 배선들(177), 상기 다수의 스위칭 소자들(183), 및 상기 다수의 비-휘발성 메모리 셀들(185)은 상기 비-휘발성 메모리 영역(70) 내에 형성될 수 있다. 상기 다수의 제1 배선들(175), 상기 다수의 제2 배선들(177), 상기 다수의 스위칭 소자들(183), 및 상기 다수의 비-휘발성 메모리 셀들(185)은 상기 제1 층간 절연층(25A) 상의 상기 비-휘발성 메모리 영역(70) 내에 여러 층 반복적으로 형성될 수 있다.
상기 다수의 제1 배선들(175)은 서로 평행하게 배치될 수 있다. 상기 다수의 제2 배선들(177)은 상기 다수의 제1 배선들(175)의 상부에 교차하도록 배치될 수 있다. 상기 다수의 제2 배선들(177)은 서로 평행하게 배치될 수 있다. 상기 다수의 제1 배선들(175) 및 상기 다수의 제2 배선들(177)의 교차점들에 상기 다수의 스위칭 소자들(183) 및 상기 다수의 비-휘발성 메모리 셀들(185)이 형성될 수 있다. 상기 다수의 비-휘발성 메모리 셀들(185)의 각각은 상기 다수의 스위칭 소자들(183) 중 대응하는 하나와 직렬 접속될 수 있다. 일 실시예에서, 상기 다수의 스위칭 소자들(183)의 각각은 PN다이오드와 같은 다이오드를 포함할 수 있다. 상기 다수의 비-휘발성 메모리 셀들(185)의 각각은 엠램 셀(MRAM cell), 알램 셀(RRAM cell), 에프램 셀(FRAM cell), 폴리머 램 셀(polymer RAM cell), 피램 셀(PRAM cell), 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 다수의 비-휘발성 메모리 셀들(185)의 각각은 엠티제이(magnetic tunneljunction;MTJ), 또는 지에스티(GeSbTe; GST) 패턴을 포함할 수 있다.
도 14를 참조하면, 상기 반도체 소자는 기판(21), 소자 분리층(23), 제1 층간 절연층(25A), 제2 층간 절연층(25B), 제3 층간 절연층(25C), 제5 층간 절연층(25E), 중간 배선들(27, 27A, 27L), 콘택 플러그들(28, 28A, 28B), 제1 전극(31), 제1 캐패시터 유전층(32), 제2 전극(33), 제1 웰(35), 셀 게이트 전극(37), 셀 게이트 유전층(38), 게이트 캐핑 패턴(39), 셀 소오스 영역들(41), 셀 드레인 영역들(42), 주변 소오스 영역(51), 주변 드레인 영역(52), 주변 게이트 전극(57), 다수의 몰드 층들(71), 다수의 필라들(pillars; 78), 다수의 비-휘발성 게이트 전극들(G1 내지 Gn), 불순물 영역들(80), 소오스 패턴(80S), 스페이서(81), 소오스 라인들(82), 제1 상부 절연층(83), 제2 상부 절연층(84), 제3 상부 절연층(85), 상부 배선들(91, 91A, 92, 93, 94), 제3 전극(131), 제2 캐패시터 유전층(132), 및 제4 전극(133)을 포함할 수 있다.
상기 제1 층간 절연층(25A)은 제1 셀 캐패시터(30C) 및 셀 트랜지스터(CTR) 상을 덮을 수 있다. 휘발성 메모리 영역(30)의 상기 제1 층간 절연층(25A) 상에 상기 제3 층간 절연층(25C)이 형성될 수 있다. 상기 콘택 플러그들(28, 28A, 28B)은 비트 플러그(28A) 및 매립 콘택 플러그(buried contact plug; 28B)를 포함할 수 있다. 상기 중간 배선들(27, 27A, 27L)은 비트 라인(27A) 및 랜딩 패드(27L)를 포함할 수 있다. 상기 제1 층간 절연층(25A) 내에 상기 비트 라인(27A) 및 상기 비트 플러그(28A)가 배치될 수 있다. 상기 제3 층간 절연층(25C) 내에 상기 랜딩 패드(27L) 및 상기 매립 콘택 플러그(28B)가 배치될 수 있다. 상기 매립 콘택 플러그(28B)는 상기 제3 층간 절연층(25C) 및 상기 제1 층간 절연층(25A)을 관통하여 상기 셀 드레인 영역들(42) 중 선택된 하나에 접속될 수 있다.
상기 랜딩 패드(27L) 상에 상기 제4 전극(133)이 형성될 수 있다. 상기 제4 전극(133) 상에 상기 제2 캐패시터 유전층(132) 및 상기 제3 전극(131)이 차례로 형성될 수 있다. 상기 제4 전극(133), 상기 제2 캐패시터 유전층(132), 및 상기 제3 전극(131)은 제2 셀 캐패시터(130C)를 구성할 수 있다. 상기 제2 셀 캐패시터(130C) 상에 상기 제5 층간 절연층(25E)이 형성될 수 있다. 상기 제2 셀 캐패시터(130C)는 비-휘발성 메모리 셀들(NVC)과 동일한 레벨에 배치될 수 있다.
일 실시예에서, 상기 제4 전극(133)은 필라(pillar) 모양, 실린더(cylinder)모양, L 모양, 또는 이들의 조합을 포함할 수 있다.
도 15를 참조하면, 휘발성 메모리 영역(30)의 기판(21) 내에 소자 분리층(23), 제1 전극(31), 제1 캐패시터 유전층(32), 제2 전극(33), 제1 웰(35), 셀 게이트 전극(37), 셀 게이트 유전층(38), 게이트 캐핑 패턴(39), 셀 소오스 영역(41), 및 셀 드레인 영역들(42)이 배치될 수 있다. 제1 층간 절연층(25A)은 제1 셀 캐패시터(30C) 및 셀 트랜지스터(CTR) 상을 덮을 수 있다. 상기 제1 층간 절연층(25A) 상에 제3 층간 절연층(25C)이 형성될 수 있다. 상기 제1 층간 절연층(25A) 내에 비트 라인(27A) 및 비트 플러그(28A)가 배치될 수 있다. 상기 제3 층간 절연층(25C) 내에 랜딩 패드(27L) 및 매립 콘택 플러그(28B)가 배치될 수 있다. 상기 매립 콘택 플러그(28B)는 상기 제3 층간 절연층(25C) 및 상기 제1 층간 절연층(25A)을 관통하여 상기 셀 드레인 영역들(42) 중 선택된 하나와 상기 제2 전극(33)에 접속될 수 있다.
상기 랜딩 패드(27L) 상에 제4 전극(133)이 형성될 수 있다. 상기 제4 전극(133) 상에 제2 캐패시터 유전층(132) 및 제3 전극(131)이 차례로 형성될 수 있다. 상기 제4 전극(133), 상기 제2 캐패시터 유전층(132), 및 상기 제3 전극(131)은 제2 셀 캐패시터(130C)를 구성할 수 있다. 상기 제2 셀 캐패시터(130C)는 상기 제3 층간 절연층(25C) 상의 제4 층간 절연층(25D) 내에 형성될 수 있다. 상기 제4 층간 절연층(25D) 상에 제5 층간 절연층(25E)이 형성될 수 있다. 상기 제5 층간 절연층(25E)은 상기 제2 셀 캐패시터(130C)를 덮을 수 있다. 상기 제2 셀 캐패시터(130C)는 비-휘발성 메모리 셀들(NVC)과 동일한 레벨에 배치될 수 있다.
상기 제4 전극(133)은 상기 셀 드레인 영역들(42) 중 선택된 하나와 상기 제2 전극(33)에 접속될 수 있다. 상기 제2 셀 캐패시터(130C), 상기 제1 셀 캐패시터(30C), 및 상기 셀 트랜지스터(CTR)는 디램 셀(DRAM cell)을 구성할 수 있다. 상기 제1 셀 캐패시터(30C), 상기 제2 셀 캐패시터(130C), 및 상기 셀 트랜지스터(CTR)는 휘발성 메모리 셀에 해당될 수 있다.
도 16 및 도 17은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 휘발성 메모리 영역(30), 주변 회로 영역(50), 및 비-휘발성 메모리 영역(70)을 갖는 기판(21) 내에 소자 분리층(23), 제1 전극(31), 제1 캐패시터 유전층(32), 제2 전극(33), 제1 웰(35), 셀 게이트 전극(37), 셀 게이트 유전층(38), 게이트 캐핑 패턴(39), 셀 소오스 영역(41), 및 셀 드레인 영역(42)이 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를들면, 상기 기판(21)은 붕소(B)와 같은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다. 상기 소자 분리층(23)은 트렌치 분리(trench isolation) 방법을 이용하여 상기 기판(21) 내에 형성될 수 있다. 상기 소자 분리층(23)의 하면은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(Low-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 제1 전극(31)은 상기 기판(21) 내에 형성될 수 있다. 일 실시예에서, 상기 제1 전극(31)은 상기 기판(21) 내에 상기 기판(21)과 다른 도전형의 불순물들을 주입하여 형성될 수 있다. 예를들면, 상기 기판(21)은 P형 불순물들을 포함할 수 있으며, 상기 제1 전극(31)은 인(P), 또는 비소(As)와 같은 N형 불순물들을 포함할 수 있다. 상기 제1 전극(31)의 하면은 상기 소자 분리층(23)의 하면 보다 낮은 레벨에 형성될 수 있다. 상기 제1 전극(31)의 일부분은 상기 소자 분리층(23) 및 상기 기판(21)의 상단들과 동일한 레벨에 노출될 수 있다. 일 실시예에서, 상기 제1 전극(31)은 금속 실리사이드를 포함할 수 있다.
상기 제1 웰(35) 및 상기 제1 전극(31)을 관통하는 캐패시터 트렌치(30T)가 형성될 수 있다. 일 실시예에서, 상기 캐패시터 트렌치(30T)는 상기 제1 웰(35)을 완전히 관통하고 상기 제1 전극(31)을 부분적으로 관통할 수 있다. 상기 제1 캐패시터 유전층(32)은 상기 캐패시터 트렌치(30T)의 바닥 및 측벽 상에 형성될 수 있다. 상기 캐패시터 유전층(32)은 상기 제1 전극(31) 및 상기 제1 웰(35)에 직접적으로 접촉될 수 있다. 상기 캐패시터 유전층(32)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(High-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 캐패시터 트렌치(30T) 내에 상기 제1 캐패시터 유전층(32) 및 상기 제2 전극(33)이 형성될 수 있다. 상기 제2 전극(33)은 상기 캐패시터 트렌치(30T)를 채울 수 있다. 상기 제1 캐패시터 유전층(32)은 상기 제1 전극(31) 및 상기 제2 전극(33) 사이에 개재될 수 있다. 상기 제2 전극(33)은 상기 셀 드레인 영역(42)에 접촉될 수 있다. 상기 제2 전극(33)의 하단은 상기 제1 전극(31)의 상면보다 낮은 레벨에 형성될 수 있다. 상기 제2 전극(33)의 하단은 상기 제1 웰(35)의 하면 및 상기 소자 분리층(23)의 하면 보다 낮은 레벨에 형성될 수 있다. 상기 제2 전극(33)은 폴리실리콘, 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 제1 웰(35)은 상기 제1 전극(31) 상의 상기 기판(21) 내에 형성될 수 있다. 상기 제1 웰(35)은 상기 제1 전극(31)과 다른 도전형의 불순물들을 포함할 수 있다. 상기 제1 웰(35)은 상기 기판(21)과 동일한 도전형의 불순물들을 포함할 수 있다. 상기 셀 게이트 전극(37)은 상기 기판(21) 내에 형성될 수 있다. 상기 셀 게이트 전극(37)은 상기 제1 웰(35) 내에 형성될 수 있다. 상기 셀 게이트 전극(37)의 상면은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 셀 게이트 전극(37)은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 셀 게이트 유전층(38)은 상기 셀 게이트 전극(37) 및 상기 제1 웰(35) 사이에 형성될 수 있다. 상기 셀 게이트 유전층(38)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 게이트 캐핑 패턴(39)은 상기 셀 게이트 전극(37) 상을 덮을 수 있다. 상기 게이트 캐핑 패턴(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 셀 소오스 영역(41) 및 상기 셀 드레인 영역(42)은 상기 셀 게이트 전극(37)에 인접한 상기 제1 웰(35) 내에 형성될 수 있다. 상기 셀 소오스 영역(41) 및 상기 셀 드레인 영역(42)은 상기 제1 웰(35)과 다른 도전형의 불순물들을 포함할 수 있다. 예를들면, 상기 셀 소오스 영역(41) 및 상기 셀 드레인 영역(42)은 N형 불순물들을 포함할 수 있다. 상기 셀 소오스 영역(41)의 하단 및 상기 셀 드레인 영역(42)의 하단은 상기 셀 게이트 전극(37)의 하단보다 높은 레벨에 형성될 수 있다. 상기 셀 소오스 영역(41)의 상단 및 상기 셀 드레인 영역(42)의 상단은 상기 셀 게이트 전극(37)의 상단보다 높은 레벨에 형성될 수 있다. 상기 셀 드레인 영역(42)은 상기 제2 전극(33)에 접속될 수 있다.
일 실시예에서, 상기 기판(21), 상기 소자 분리층(23), 상기 제2 전극(33), 상기 게이트 캐핑 패턴(39), 상기 셀 소오스 영역(41), 및 상기 셀 드레인 영역(42)의 상단들은 실질적으로 동일한 평면에 노출될 수 있다.
도 17을 참조하면, 상기 기판(21) 상에 층간 절연층(25), 중간 배선들(27), 콘택 플러그들(28), 주변 소오스 영역(51), 주변 드레인 영역(52), 주변 게이트 전극(57), 다수의 몰드 층들(71), 다수의 필라들(pillars; 78), 다수의 비-휘발성 게이트 전극들(G1 내지 Gn), 선택 게이트 유전층(79), 불순물 영역들(80), 스페이서(81), 소오스 라인들(82), 제1 상부 절연층(83), 제2 상부 절연층(84), 및 제3 상부 절연층(85)이 형성될 수 있다. 상기 다수의 필라들(78)의 각각은 반도체 패턴(72), 채널 구조체(76) 및 도전성 패드(77)를 포함할 수 있다. 상기 채널 구조체(76)는 정보 저장 패턴(73), 채널 패턴(74), 및 코어 패턴(75)을 포함할 수 있다.
상기 주변 게이트 전극(57)은 상기 주변 회로 영역(50)의 상기 기판(21) 상에 형성될 수 있다. 상기 주변 게이트 전극(57)은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 주변 소오스 영역(51) 및 상기 주변 드레인 영역(52)은 상기 주변 회로 영역(50)의 상기 기판(21) 내에 형성될 수 있다. 상기 주변 소오스 영역(51) 및 상기 주변 드레인 영역(52)은 상기 주변 게이트 전극(57)의 양측에 인접하게 형성될 수 있다. 상기 주변 소오스 영역(51) 및 상기 주변 드레인 영역(52)은 상기 기판(21)과 다른 도전형의 불순물들을 포함할 수 있다.
상기 비-휘발성 메모리 영역(70)의 상기 기판(21) 상에 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)이 차례로 적층될 수 있다. 제1 비-휘발성 게이트 전극(G1) 및 상기 기판(21) 사이와, 제1 내지 제n 비-휘발성 게이트 전극들(G1 내지 Gn) 사이와, 제n 비-휘발성 게이트 전극(Gn) 상에 상기 다수의 몰드 층들(71)이 형성될 수 있다. 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)의 각각은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 다수의 몰드 층들(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 저-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 다수의 필라들(pillars; 78)의 각각은 상기 다수의 몰드 층들(71) 및 상기 다수의 비-휘발성 게이트 전극들(G1 내지 Gn)을 관통하여 상기 기판(21)에 접속될 수 있다. 상기 반도체 패턴(72)은 상기 기판(21) 상에 직접적으로 접촉될 수 있다. 상기 반도체 패턴(72)은 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 형성될 수 있다. 일 실시예에서, 상기 반도체 패턴(72)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(72)의 상단은 상기 제1 비-휘발성 게이트 전극(G1) 및 상기 제2 비-휘발성 게이트 전극(G2) 사이에 형성될 수 있다. 상기 반도체 패턴(72) 및 상기 제1 비-휘발성 게이트 전극(G1) 사이에 상기 선택 게이트 유전층(79)이 형성될 수 있다. 상기 선택 게이트 유전층(79)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 채널 구조체(76)는 상기 반도체 패턴(72) 상에 형성될 수 있다. 상기 코어 패턴(75)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 일 실시예에서, 상기 코어 패턴(75)은 폴리실리콘을 포함할 수 있다. 상기 채널 패턴(74)은 상기 코어 패턴(75)의 측면 및 하부를 감쌀 수 있다. 상기 채널 패턴(74)은 폴리실리콘 층과 같은 반도체 층을 포함할 수 있다. 상기 채널 패턴(74)은 상기 반도체 패턴(72)에 직접적으로 접촉될 수 있다. 상기 정보 저장 패턴(73)은 상기 채널 패턴(74)의 외측을 둘러싸도록 형성될 수 있다.
일 실시예에서, 도 4 및 도 5에 도시된 바와 같이 상기 정보 저장 패턴(73)은 터널 절연층(73A), 상기 터널 절연층(73A)의 외측을 둘러싸는 전하 저장층(73B), 및 상기 전하 저장층(73B)의 외측을 둘러싸는 제1 블로킹 층(73C)을 포함할 수 있다. 상기 정보 저장 패턴(73)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합과 같은 다수의 절연층들을 포함할 수 있다. 일 실시예에서, 상기 터널 절연층(73A)은 실리콘 산화물을 포함할 수 있고, 상기 전하 저장층(73B)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 블로킹 층(73C)은 알루미늄 산화물(AlO)을 포함할 수 있다.
일 실시예에서, 도 4에 도시된 바와 같이, 제2 블로킹 층(73D)이 형성될 수 있다. 상기 제2 블로킹 층(73D)은 상기 제2 내지 제n 비-휘발성 게이트 전극들(G2 내지 Gn)의 상부 표면들 및 하부 표면들을 덮고 상기 제2 내지 제n 비-휘발성 게이트 전극들(G2 내지 Gn)및 상기 제1 블로킹 층(73C) 사이에 개재될 수 있다. 상기 제2 블로킹 층(73D)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
상기 도전성 패드(77)는 상기 채널 구조체(76) 상에 형성될 수 있다. 상기 도전성 패드(77)의 하단은 상기 제n 비-휘발성 게이트 전극(Gn)의 상단보다 높은 레벨에 형성될 수 있다. 상기 도전성 패드(77)는 상기 채널 패턴(74)에 직접적으로 접촉될 수 있다. 상기 도전성 패드(77)는 폴리실리콘, 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 제1 상부 절연층(83)은 상기 필라들(78) 및 상기 몰드 층들(71) 상을 덮을 수 있다.
상기 불순물 영역들(80)은 상기 필라들(78) 사이의 상기 기판(21) 내에 형성될 수 있다. 상기 불순물 영역들(80)은 상기 기판(21)과 다른 도전형의 불순물들을 포함할 수 있다. 예를들면, 상기 불순물 영역들(80)은 인(P) 또는 비소(As)와 같은 N형 불순물들을 포함할 수 있다.
상기 제1 상부 절연층(83), 상기 몰드 층들(71) 및 상기 비-휘발성 게이트 전극들(G1 내지 Gn)을 관통하여 상기 불순물 영역들(80)에 접촉된 상기 소오스 라인들(82)이 형성될 수 있다. 상기 스페이서(81)는 상기 소오스 라인들(82)의 측면을 둘러쌀 수 있다. 상기 소오스 라인들(82)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 스페이서(81)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 저-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
상기 제1 상부 절연층(83) 상에 상기 제2 상부 절연층(84) 및 상기 제3 상부 절연층(85)이 차례로 형성될 수 있다. 상기 층간 절연층(25)은 상기 휘발성 메모리 영역(30) 및 상기 주변 회로 영역(50)의 상기 기판(21) 상을 덮을 수 있다. 상기 층간 절연층(25), 상기 제1 상부 절연층(83), 상기 제2 상부 절연층(84), 및 상기 제3 상부 절연층(85) 내에 상기 중간 배선들(27) 및 상기 콘택 플러그들(28)이 형성될 수 있다. 상기 층간 절연층(25), 상기 제1 상부 절연층(83), 상기 제2 상부 절연층(84), 및 상기 제3 상부 절연층(85)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(SiOCN), 저-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 중간 배선들(27) 및 상기 콘택 플러그들(28)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 1을 다시 한번 참조하면, 상기 층간 절연층(25) 및 상기 제3 상부 절연층(85) 상에 상부 배선들(91, 92, 93, 94)이 형성될 수 있다. 상기 상부 배선들(91, 92, 93, 94)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 22, 31W, 35: 웰
23: 소자 분리층
25, 25A, 25B, 25C, 25D, 25E: 층간 절연층
27, 27A, 27L: 중간 배선 28, 28A, 28B: 콘택 플러그
30: 휘발성 메모리 영역 30C, 130C: 셀 캐패시터
30S: 트렌치 스페이서 30T: 캐패시터 트렌치
31: 제1 전극 31A: 내측 전극
31B: 외측 전극 32: 제1 캐패시터 유전층
33: 제2 전극
37: 셀 게이트 전극 38: 셀 게이트 유전층
39: 게이트 캐핑 패턴 41: 셀 소오스 영역
42: 셀 드레인 영역 50: 주변회로 영역
51: 주변 소오스 영역 52: 주변 드레인 영역
57: 주변 게이트 전극 70: 비-휘발성 메모리 영역
71: 몰드 층 72: 반도체 패턴
73: 정보 저장 패턴 74: 채널 패턴
75: 코어 패턴 76: 채널 구조체
77: 도전성 패드 78: 필라(pillar)
79: 선택 게이트 유전층 80: 불순물 영역
80S: 소오스 패턴 81: 스페이서
82: 소오스 라인 83: 제1 상부 절연층
84: 제2 상부 절연층 85: 제3 상부 절연층
91, 91A, 92, 93, 94: 상부 배선 131: 제3 전극
132: 제2 캐패시터 유전층 133: 제4 전극
175: 제1 배선 177: 제2 배선
183: 스위칭 소자 185: 비-휘발성 메모리 셀
G1 내지 Gn: 비-휘발성 게이트 전극
NVC: 비-휘발성 메모리 셀 CTR: 셀 트랜지스터
PTR: 주변 트랜지스터

Claims (20)

  1. 휘발성 메모리 영역 및 비-휘발성 메모리 영역을 갖는 기판을 포함하되,
    상기 휘발성 메모리 영역은
    상기 기판 내에 배치된 셀 캐패시터; 및
    상기 셀 캐패시터에 접속된 셀 트랜지스터를 포함하고,
    상기 비-휘발성 메모리 영역은 상기 기판의 상면보다 높은 레벨에 배치된 다수의 비-휘발성 메모리 셀들을 포함하며,
    상기 비-휘발성 메모리 영역은
    상기 기판 상에 번갈아 가며 반복적으로 적층된 다수의 몰드 층 및 다수의 비-휘발성 게이트 전극; 및
    상기 다수의 몰드 층 및 상기 다수의 비-휘발성 게이트 전극을 관통하는 채널 구조체를 포함하고,
    상기 휘발성 메모리 영역 및 상기 비-휘발성 메모리 영역은 나란히(side by side) 배치되고,
    상기 채널 구조체 및 상기 다수의 비-휘발성 게이트 전극은 상기 다수의 비-휘발성 메모리 셀을 구성하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 셀 캐패시터는 상기 기판의 상면보다 낮은 레벨에 배치된 반도체 소자.
  3. 제1 항에 있어서,
    상기 셀 캐패시터는
    상기 기판 내에 배치된 제1 전극;
    상기 제1 전극과 마주보는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이의 캐패시터 유전층을 포함하되,
    상기 제2 전극은 상기 기판 내의 캐패시터 트렌치 내에 배치된 반도체 소자.
  4. 제3 항에 있어서,
    상기 캐패시터 트렌치는 상기 기판의 상면에서 상기 기판의 내부를 향하여 배치되되,
    상기 캐패시터 트렌치는 수평 폭보다 높이가 큰 반도체 소자.
  5. 제3 항에 있어서,
    상기 제1 전극의 하면은 상기 캐패시터 트렌치의 바닥보다 낮은 레벨에 배치된 반도체 소자.
  6. 제3 항에 있어서,
    상기 기판은
    상기 기판의 상면에 인접한 제1 웰;
    상기 제1 웰보다 낮은 레벨의 제2 웰; 및
    상기 제2 웰보다 낮은 레벨의 제3 웰을 포함하되,
    상기 제2 웰은 상기 제1 웰 및 상기 제3 웰 사이에 배치되고,
    상기 제1 웰 및 상기 제3 웰은 제1 도전형 불순물들을 포함하고,
    상기 제2 웰은 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 전극의 하면은 상기 제2 웰의 하면과 동일한 레벨에 배치된 반도체 소자.
  8. 제6 항에 있어서,
    상기 제1 전극은
    상기 캐패시터 트렌치에 인접한 내측 전극; 및
    상기 내측 전극의 외측면을 둘러싸는 외측 전극을 포함하되,
    상기 캐패시터 유전층은 상기 내측 전극 및 상기 제2 전극 사이에 배치된 반도체 소자.
  9. 제8 항에 있어서,
    상기 캐패시터 트렌치는 상기 제1 웰 및 상기 외측 전극을 관통하고 상기 제3 웰 내부로 뚫고 들어간 반도체 소자.
  10. 제8 항에 있어서,
    상기 내측 전극의 최하단은 상기 외측 전극의 하면보다 낮은 레벨에 배치된 반도체 소자.
  11. 제8 항에 있어서,
    상기 내측 전극의 최하단은 상기 제3 웰의 최상단보다 낮은 레벨에 배치된 반도체 소자.
  12. 제3 항에 있어서,
    상기 셀 트랜지스터는
    셀 드레인 영역;
    상기 셀 드레인 영역과 떨어진 셀 소오스 영역; 및
    상기 셀 드레인 영역 및 상기 셀 소오스 영역 사이에 배치된 셀 게이트 전극을 포함하되,
    상기 셀 드레인 영역은 상기 제2 전극에 접속된 반도체 소자.
  13. 제12 항에 있어서,
    상기 셀 게이트 전극은 상기 기판 내에 배치된 반도체 소자.
  14. 제12 항에 있어서,
    상기 셀 게이트 전극의 상면은 상기 기판의 상단보다 낮은 레벨에 배치된 반도체 소자.
  15. 삭제
  16. 제1 항에 있어서,
    상기 채널 구조체는
    코어 패턴;
    상기 코어 패턴을 둘러싸는 채널 패턴; 및
    상기 채널 패턴 및 상기 다수의 비-휘발성 게이트 전극들 사이의 정보 저장 패턴을 포함하는 반도체 소자.
  17. 제1 항에 있어서,
    상기 비-휘발성 메모리 영역은
    상기 기판 상에 서로 평행한 다수의 제1 배선들; 및
    상기 다수의 제1 배선들과 교차하고 서로 평행한 다수의 제2 배선들을 포함하되,
    상기 다수의 비-휘발성 메모리 셀들은 상기 다수의 제1 배선들 및 상기 다수의 제2 배선들의 교차점들에 배치된 반도체 소자.
  18. 제1 항에 있어서,
    상기 휘발성 메모리 영역에 인접한 주변 회로 영역을 더 포함하되,
    상기 주변 회로 영역은 상기 기판 상에 배치된 주변 트랜지스터를 갖는 반도체 소자.
  19. 제18 항에 있어서,
    상기 주변 회로 영역은 상기 휘발성 메모리 영역 및 상기 비-휘발성 메모리 영역 사이에 배치된 반도체 소자.
  20. 기판;
    상기 기판 내에 배치된 휘발성 메모리 셀; 및
    상기 기판 상에 배치된 비-휘발성 메모리 셀을 포함하되,
    상기 비-휘발성 메모리 셀은
    상기 기판 상에 번갈아 가며 반복적으로 적층된 다수의 몰드 층 및 다수의 비-휘발성 게이트 전극; 및
    상기 다수의 몰드 층 및 상기 다수의 비-휘발성 게이트 전극을 관통하는 채널 구조체를 포함하고,
    상기 비-휘발성 메모리 셀은 상기 기판의 상면보다 높은 레벨에 배치되며,
    상기 채널 구조체 및 상기 다수의 비-휘발성 게이트 전극은 상기 비-휘발성 메모리 셀을 구성하는 반도체 소자.
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