CN109427804B - 三维半导体器件 - Google Patents

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Abstract

公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。

Description

三维半导体器件
相关申请的交叉引用
本申请要求于2017年8月21日在韩国知识产权局递交的韩国专利申请No.10-2017-0105666的优先权，其全部内容通过引用合并在此。
技术领域
本公开涉及一种三维半导体器件及其制造方法，并且更具体地涉及一种高度集成的三维半导体器件及其制造方法。
背景技术
半导体器件已经高度集成以满足消费者所需的高性能和低制造成本。由于半导体器件的集成是决定产品价格的重要因素，因此越来越需要高集成度。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积确定，使得集成度受到用来形成精细图案的技术水平的影响很大。然而，增加图案精细度所需的非常昂贵的处理设备可能对增加二维或平面半导体器件的集成度造成实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供了一种高度集成的三维半导体器件及其制造方法。
根据示例性实施例，一种三维半导体存储器件可以包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区，分离杂质区位于多个阱区之间并且与多个阱区接触；以及多个单元阵列结构，分别设置在水平半导体层的多个阱区上。每个单元阵列结构可以包括：堆叠结构，包括在水平半导体层的顶表面上在竖直方向上堆叠的多个堆叠电极；以及多个竖直结构，穿透堆叠结构并连接到相应的阱区。
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：外围逻辑结构，包括集成在半导体衬底上的外围逻辑电路；水平半导体层，处于外围逻辑结构上并且包括多个阱区和相邻阱区之间的分离杂质区，多个阱区掺杂有第一导电性杂质，并且分离杂质区掺杂有第二导电性杂质；以及水平半导体层的相应阱区上的多个单元阵列结构，每一个单元阵列结构包括多个三维布置的存储单元。
附图说明
图1示出了根据示例性实施例的示出具有集成三维半导体器件的衬底的平面图。
图2示出了根据示例性实施例的示出三维半导体器件的简化透视图。
图3示出了根据示例性实施例的示出三维半导体器件的单元阵列的电路图。
图4A和图4B示出了根据示例性实施例的示出图1的三维半导体器件的部分A的简化放大平面图。
图5示出了根据示例性实施例的示出三维半导体器件的平面图。
图6A和图6B示出了根据示例性实施例的示出三维半导体器件沿着图5的线I-I’截取的截面图。
图7A示出了示出图6A的部分A的放大截面图。
图7B示出了示出图6B的部分A的放大截面图。
图8A至图8D示出了根据示例性实施例的示出三维半导体器件的水平半导体层的平面图。
图9示出了根据示例性实施例的示出三维半导体器件的平面图。
图10A和图10B示出了根据示例性实施例的示出图9的三维半导体器件的截面图。
图11、图12和图13示出了根据示例性实施例的部分地示出三维半导体器件的平面图。
图14示出了根据示例性实施例的示出三维半导体器件沿着图11、图12和图13的线II-II’截取的截面图。
图15示出了根据示例性实施例的示出三维半导体器件沿着图12和图13的线III-III’截取的截面图。
图16示出了根据示例性实施例的部分地示出三维半导体器件的平面图。
图17示出了根据示例性实施例的示出三维半导体器件沿着图16的线IV-IV’截取的截面图。
图18示出了根据示例性实施例的示出三维半导体器件的擦除操作的平面图。
图19A至图19D示出了根据示例性实施例的示出三维半导体器件的擦除操作的平面图。
图20至图28示出了根据示例性实施例的示出制造三维半导体器件的方法的截面图。
具体实施方式
以下将结合附图讨论根据示例性实施例的三维半导体器件及其制造方法。
图1示出了根据示例性实施例的示出具有集成三维半导体器件的衬底的平面图。
参照图1，半导体衬底1(例如，晶片)可以包括形成有半导体芯片的芯片区域10以及芯片区域10之间的划线区域20。芯片区域10可以沿着彼此交叉(例如，彼此垂直)的第一方向D1和第二方向D2二维地布置。划线区域20可以围绕每个芯片区域10，从而平行于芯片区域10的周边延伸。例如，划线区域20可以位于在第一方向D1上彼此相邻的芯片区域10之间以及在第二方向D2上彼此相邻的芯片区域10之间。划线区域20可以用作相邻芯片区域10之间的边界。例如，划线区域20可以是半导体衬底1被切割的区域，由此使得芯片区域10彼此物理分离(例如，以形成分离的半导体芯片)。
衬底1可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或通过执行选择性外延生长(SEG)工艺获得的外延薄衬底。半导体衬底1可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其混合物。
在一些实施例中，半导体衬底1的每个芯片区域10可以设置有包括三维布置的存储单元的三维半导体存储器件。
图2示出了根据示例性实施例的示出三维半导体器件的简化透视图。在一些实施例中，图2的三维半导体器件可以设置在半导体衬底1的芯片区域10上，例如以上结合图1所述。
参照图2，三维半导体器件可以包括外围逻辑结构PS和堆叠在外围逻辑结构PS上的单元阵列结构CS。例如，当在平面图中观察时，外围逻辑结构PS和单元阵列结构CS可以彼此交叠。
尽管在图2中未示出，但是外围逻辑结构PS可以包括行解码器、列解码器、页面缓冲器和控制单元阵列的控制电路。构成外围逻辑结构PS的集成外围逻辑电路可以设置在半导体衬底1上。
单元阵列结构CS可以包括由多个三维布置的存储单元组成的单元阵列。在一些实施例中，单元阵列可以集成在水平半导体层100上。
单元阵列结构CS可以包括一个或多个簇(mat)，每个簇包括多个存储块BLK0至BLKn。例如，每个存储块BLK可以是数据擦除单位(例如，在单个擦除操作中能够擦除的最小存储器单位)。每个存储块BLK0至BLKn可以包括三维布置的存储单元。例如，存储块BLK0至BLKn中的每一个可以包括在水平半导体层100上沿着第三方向D3堆叠的堆叠结构，并且这些堆叠结构可以沿着第一方向D1和第二方向D2重复，使得多个堆叠结构位于第一方向D1和第二方向D2中的每一个方向上。
图3示出了根据示例性实施例的示出三维半导体器件的单元阵列的电路图。
参照图3，根据示例性实施例的三维半导体器件可以是三维NAND闪存器件。如图3所示，三维NAND闪存器件的单元阵列可以包括公共源极线CSL、多条位线BL以及公共源极线CSL与位线BL之间的多个单元串CSTR。单元串CSTR可以沿着与第一方向D1和第二方向D2垂直的第三方向D3延伸。
位线BL可以二维(例如，在D1和D2方向上)布置，并且多个单元串CSTR可以彼此并行地连接到每条位线BL。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以布置在多条位线BL与一条公共源极线CSL之间。公共源极线CSL可以设置为多条，并且多条公共源极线CSL可以二维布置。公共源极线CSL可以被提供相同的电压，或可以彼此独立地进行电控制。
每个单元串CSTR可以包括耦合到公共源极线CSL的地选择晶体管GST、耦合到位线BL的串选择晶体管SST以及位于地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以共同连接到地选择晶体管GST的源极。
在公共源极线CSL和位线BL之间的接地选择线GSL、多条字线WL0至WL3以及多条串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。
图4A和图4B示出了根据示例性实施例的示出三维半导体器件的部分A的简化放大平面图。
参照图1、图4A和图4B，半导体衬底1的每个芯片区域10上可以设置有外围逻辑结构(参见图2的PS)和单元阵列结构(参见图2的CS)，如参照图2所述。
半导体衬底1的每个芯片区域10上可以设置有由行解码器ROW DEC、列解码器COLDEC、页面缓冲器PBR和控制电路CTRL构成的外围逻辑结构(参见图2的PS)。
参照图4A，每个芯片区域10上可以设置有构成单元阵列结构(参见图2的CS)的一个块或者一个簇MT。在一些实施例中，簇MT可以设置在单个水平半导体层(参见图2的100)上。一个簇MT可以被设置为与外围逻辑结构(参见图2的PS)(例如，在竖直方向上)部分地交叠。例如，行解码器ROW DEC和页面缓冲器PBR可以位于簇MT周围。列解码器COL DEC和控制电路CTRL可以与簇MT重叠。在一些实施例中，构成外围逻辑结构(参见图2的PS)的外围逻辑电路可以自由地或任意地设置在簇MT下方。
参照图4B，每个芯片区域10上可以设置有构成单元阵列结构(参见图2的CS)的多个块或多个簇MT。多个簇MT可以沿着第一方向D1和第二方向D2布置。在一些实施例中，多个簇MT可以设置在单个水平半导体层(参见图2的100)上。
图5示出了根据示例性实施例的示出三维半导体器件的平面图。图6A和图6B示出了根据示例性实施例的示出三维半导体器件沿着图5的线I-I’截取的截面图。图7A示出了示出图6A的部分A的放大截面图。图7B示出了示出图6B的部分A的放大截面图。
参照图5、图6A和图6B，半导体衬底1可以是硅衬底、硅锗衬底、锗衬底或生长在单晶硅衬底上的单晶外延层。例如，半导体衬底1可以是具有第一导电性(例如，p型导电性)的硅衬底，并且可以包括阱区(未示出)。
外围逻辑结构PS可以包括集成在半导体衬底1的整个表面上的外围逻辑电路和覆盖外围逻辑电路的下掩埋绝缘层50。
如上所述，外围逻辑电路可以是行解码器和列解码器、页缓冲器和控制电路，并且可以包括集成在半导体衬底1上的NMOS和PMOS晶体管、低压晶体管和高压晶体管以及电阻器。
更具体地，半导体衬底1中可以设置有限定有源区的器件隔离层11。有源区的半导体衬底1上可以设置有外围栅电极23以及介于外围栅电极23和半导体衬底1之间的栅介质层。源/漏区21可以在每个外围栅电极23的相对侧上设置在半导体衬底1中。外围电路线33可以通过外围电路接触插塞31电连接到外围逻辑电路。例如，外围电路接触插塞31和外围电路线33可以连接到NMOS晶体管和PMOS晶体管。
下掩埋绝缘层50可以覆盖外围栅电极23、外围电路接触插塞31和外围电路线33。下掩埋绝缘层50可以包括多个堆叠的绝缘层。例如，下掩埋绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层和/或低k介电层。
水平半导体层100可以设置在覆盖外围逻辑电路的下掩埋绝缘层50的整个顶表面上。例如，水平半导体层100可以是跨第一方向D1和第二方向D2延伸的单层，其中第一方向D1和第二方向D2彼此垂直。水平半导体层100可以具有与下掩埋绝缘层50的顶表面接触的底表面。本文中描述为彼此“接触”或彼此“相接触”的组件直接连接在一起，而没有中间元件(例如，触及)。
水平半导体层100可以由包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其混合物的半导体材料构成。备选地或附加地，水平半导体层100可以包括掺杂有第一导电性杂质的半导体或未掺杂的本征半导体。进一步备选地或附加地，水平半导体层100可以具有单晶结构、非晶结构、多晶结构或其组合。
在一些实施例中，水平半导体层100可以是使用沉积工艺沉积在下掩埋绝缘层50上的多晶硅层或单晶硅层。备选地或附加地，水平半导体层100可以是掺杂有n型或p型杂质的多晶硅层或单晶硅层。
在一些实施例中，水平半导体层100可以包括单元阵列区域CAR和围绕单元阵列区域CAR的连接区域CNR。下面将参照图8A至图17详细讨论根据示例性实施例的水平半导体层100。
在一些实施例中，单元阵列结构CS可以设置在水平半导体层100上，并且可以包括堆叠结构ST、竖直结构VS以及连接线结构CPLG、CL、WPLG、PPLG和PCL。
在水平半导体层100上，堆叠结构ST可以在第一方向D1上延伸，在第三方向D3上相互平行地堆叠，并且可以在第二方向D2上彼此间隔开布置。每个堆叠结构ST可以包括竖直堆叠在水平半导体层100上的电极EL和插入在电极EL之间的绝缘层ILD。堆叠结构ST的绝缘层ILD的厚度可以根据半导体存储器件的特性而改变。例如，绝缘层ILD中的一个或多个绝缘层可以形成为比绝缘层ILD中的其他绝缘层厚。绝缘层ILD可以包括氧化硅。电极EL可以包括导电材料如半导体层、金属硅化物层、金属层、金属氮化物层或其组合。
堆叠结构ST可以沿着第一方向D1从单元阵列区域CAR延伸到连接区域CNR，并且可以在连接区域CNR上具有阶梯结构。堆叠结构ST的电极EL在第一方向D1上的长度可以随着与水平半导体层100的距离增加而减小。例如，竖直堆叠的电极EL中各个电极EL在第一方向D1上的长度可以从堆叠的电极EL中最下方的电极EL向着堆叠的电极EL中最上方的电极EL逐渐减小，使得各电极EL越靠近堆叠结构ST的顶部，则该电极EL的长度逐渐减小。堆叠结构ST可以在连接区域CNR上具有各种形状的阶梯结构。
在一些实施例中，三维半导体器件可以是三维NAND闪存器件，并且单元串(参见图3的CSTR)可以集成在水平半导体层100上。在这种情况下，堆叠结构ST可以被配置为使得最上方的电极EL和最下方的电极EL可以用作选择晶体管(参见图3的SST和GST)的栅电极。例如，最上方的电极EL可以用作控制位线BL与竖直结构VS之间的电连接的串选择晶体管(参见图3的SST)的栅电极，并且最下方的电极EL可以用作控制公共源极线(参见图3的CSL)和竖直结构VS之间的电连接的地选择晶体管(见图3的GST)的栅电极。最上方的电极EL和最下方的电极EL之间的其他电极EL可以用作存储单元的控制栅电极以及连接控制栅电极的字线(参见图3的WL0至WL3)。
在单元阵列区域CAR上，竖直结构VS可以穿透堆叠结构ST以与水平半导体层100接触。竖直结构VS可以电连接到水平半导体层100。在本文中，被描述为“连接”的项目可以物理连接和/或电连接，使得电信号可以从一个项目传递到另一项目。例如，一导电组件(例如，导线、焊盘、内部电线等)物理连接到另一导电组件(例如，导线、焊盘、内部电线等)时也可以电连接到该组件。
当在平面图中观察时，竖直结构VS可以沿一个方向或以之字形方式布置。例如，竖直结构VS可以在第一方向D1和/或第二方向D2上沿着直线布置，或者在相邻的竖直结构VS之间在对角方向上布置。在连接区域CNR上，虚设竖直结构(未示出)可以被设置为具有与竖直结构VS的结构基本相同的结构。
竖直结构VS可以包括半导体材料如硅(Si)、锗(Ge)或其混合物。备选地或附加地，竖直结构VS可以包括掺杂杂质的半导体或未掺杂的本征半导体。包括半导体材料的竖直结构VS可以用作参照图3所讨论的选择晶体管SST和GST以及存储单元晶体管MCT的沟道。竖直结构VS的底表面可以在水平半导体层100的顶表面与底表面之间。例如，竖直结构VS的底表面可以在水平半导体层100的顶表面之下并且在水平半导体层100的底表面之上。各竖直结构VS可以在其上端处或在其上端上设置有耦合到位线接触插塞BPLG的接触焊盘VSCP。导电焊盘VSCP可以是杂质掺杂区或者可以由导电材料构成。
如图7A所示，每个竖直结构VS可以包括与水平半导体层100接触的第一半导体图案SP1以及介于第一半导体图案SP1和竖直绝缘图案VP之间的第二半导体图案SP2。第一半导体图案SP1可以具有中空管形状或通心粉形状。第一半导体图案SP1可以具有封闭底端，并且内侧可以填充有掩埋绝缘图案VI。第一半导体图案SP1可以与第二半导体图案SP2的内壁及水平半导体层100的顶表面接触。第一半导体图案SP1的封闭底端的底表面可以与水平半导体层100接触。第一半导体图案SP1和第二半导体图案SP2可以不掺杂，或者掺杂有导电性与水平半导体层100的导电性相同的杂质。第一半导体图案SP1和第二半导体图案SP2可以是多晶或单晶。
在其他实施例中，参照图6B和图7B，竖直结构VS可以包括穿透堆叠结构ST的下部以与水平半导体层100接触的下半导体图案LSP以及穿透堆叠结构ST的上部以与下半导体图案LSP连接的上半导体图案USP。
下半导体图案LSP可以是外延图案，并且可以由具有与水平半导体层100相同的导电性的半导体材料构成。例如，下半导体图案LSP可以具有穿透最下方电极EL的柱状。下半导体图案LSP的底表面可以比水平半导体层100的顶表面低。下半导体图案LSP的顶表面可以比最下方电极EL的顶表面高。在一些实施例中，下半导体图案LSP可以用作参照图3所讨论的地选择晶体管GST的沟道区。
上半导体图案USP可以具有中空管形状或通心粉形状。上半导体图案USP可以具有封闭的底端。上半导体图案USP的内侧可以填充有掩埋绝缘图案VI。上半导体图案USP的底表面可以比下半导体图案LSP的最顶部表面低。例如，上半导体图案USP可以具有插入到下半导体图案LSP中的结构。上半导体图案USP可以包括半导体材料。例如，上半导体图案USP可以包括硅(Si)、锗(Ge)或其混合物，并且可以是掺杂杂质的半导体或未掺杂的本征半导体。上半导体图案USP可以具有单晶结构、非晶结构、多晶结构或其组合。上半导体图案USP在其上端处或其上端上可以具有导电焊盘。导电焊盘可以是杂质掺杂区或者可以由导电材料构成。
更具体地，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以耦合到下半导体图案LSP，并且可以具有底端封闭的通心粉形状或管形状。在一些实施例中，第一半导体图案SP1的封闭底端的底表面可以在下半导体图案LSP的最顶部表面之下。例如，插入到下半导体图案LSP中的结构可以是第一半导体图案SP1的封闭底端。第一半导体图案SP1的内侧可以填充有掩埋绝缘图案VI。第一半导体图案SP1可以与第二半导体图案SP2的内壁和下半导体图案LSP的顶表面接触。
参照图7A和图7B，竖直绝缘图案VP可以设置在堆叠结构ST和竖直结构VS之间。在图7A所示的实施例中，竖直绝缘图案VP可以在第三方向D3上延伸并且可以围绕竖直结构VS的侧壁。在图7B所示的实施例中，竖直绝缘图案VP可以在第三方向D3上延伸并且可以围绕上半导体图案USP的侧壁。例如，竖直绝缘图案VP可以具有顶端和底端打开的通心粉形状或管形状。在图7A和图7B的实施例中，竖直绝缘图案VP可以在第二半导体图案SP2沿第三方向D3的整个长度上围绕第二半导体图案SP2的侧壁，并且竖直绝缘图案VP可以在第三方向D3上围绕第一半导体图案SP1的侧壁的上部。例如，竖直绝缘图案VP可以不覆盖第一半导体图案SP1的侧壁的下部和底表面。
竖直绝缘图案VP可以由单个薄层或多个薄层构成。在一些实施例中，竖直绝缘图案VP可以是数据存储层的一部分。例如，竖直绝缘图案VP可以包括构成NAND闪存器件的数据存储层的隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BIL。例如，电荷存储层CIL可以是陷阱绝缘层、浮栅电极或包括导电纳米点的绝缘层。更具体地，电荷存储层CIL可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层叠陷阱层中的一个或多个。隧道绝缘层TIL可以是带隙比电荷存储层CIL的带隙大的材料之一，并且阻挡绝缘层BIL可以是高k介电层如氧化铝层或氧化铪层。备选地，竖直绝缘图案VP可以包括用于相变存储器件或用于阻变存储器件的薄层。
水平绝缘图案HP可以设置在竖直绝缘图案VP与电极EL的侧壁之间。水平绝缘图案HP可以从电极EL的侧壁延伸到电极EL的顶表面和底表面上。在图7B所示的实施例中，水平绝缘图案HP可以具有从最下方电极EL与下半导体图案LSP侧面上的栅介质层15之间延伸到最下方电极EL的顶表面和底表面上的部分。水平绝缘图案HP可以包括作为NAND闪存器件的数据存储层的一部分的电荷存储层和阻挡绝缘层。备选地，水平绝缘图案HP可以包括阻挡绝缘层。
返回参照图5、图6A和图6B，公共源极区域CSR可以设置在彼此相邻的堆叠结构ST之间的水平半导体层100中。公共源极区域CSR可以在第一方向D1上平行于堆叠结构ST延伸。公共源极区域CSR可以通过将水平半导体层100掺杂第二导电性杂质来形成。公共源极区域CSR可以包括例如n型杂质(例如，砷(As)或磷(P))。
公共源极插塞CSP可以耦合到公共源极区域CSR。侧壁绝缘隔离物SP可以插入在公共源极插塞CSP和堆叠结构ST之间。在三维NAND闪存器件的读取或编程操作中，接地电压可以通过公共源极插塞CSP施加到公共源极区域CSR。
上掩埋绝缘层150可以设置在水平半导体层100上并且可以覆盖电极EL的阶梯端部。第一层间介电层151可以覆盖竖直结构VS的顶表面，并且之上可以设置有覆盖公共源极插塞CSP的顶表面的第二层间介电层153。例如，竖直结构VS的顶表面可以与上掩埋绝缘层150的顶表面共面，并且第一层间介电层151的底表面可以与竖直结构VS和上掩埋绝缘层150的顶表面接触。公共源极插塞CSP的顶表面可以与第一层间介电层151的顶表面共面，并且第二层间介电层153的底表面可以与公共源极插塞CSP和第一层间介电层151的顶表面接触。当涉及朝向、布局、位置、形状、尺寸、量或其他度量时本文所用术语例如“相同”、“相等”、“平面”或“共面”不必表示完全相同的朝向、布局、位置、形状、尺寸、量或其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内的几乎相同的朝向、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可能发生的可接受变化内是相同、相等或平面的。
位线BL可以设置在第二层间介电层153上，并且可以在第二方向D2上延伸从而横越堆叠结构ST。位线BL可以通过位线接触插塞BPLG电连接到竖直结构VS。例如，位线BL的底表面可以与位线接触插塞BPLG的顶表面接触，并且位线接触插塞BPLG的底表面可以与设置在竖直结构VS的上端处或上端上的接触焊盘VSCP的顶表面接触。
堆叠结构ST的阶梯端部上可以设置有将单元阵列结构CS电连接到外围逻辑结构PS的连接线结构。连接线结构可以包括穿透上掩埋绝缘层150以及第一层间介电层151和第二层间介电层153以与电极EL的对应端部连接的单元接触插塞CPLG，并且还可以包括设置在第二层间介电层153上以与对应的单元接触插塞CPLG连接的连接线CL。在一些实施例中，每一个单元接触插塞CPLG可以具有从上掩埋绝缘层150的顶表面连续延伸到该单元接触插塞CPLG所连接到的电极EL的基本竖直的侧壁。此外，连接线结构可以包括耦合到水平半导体层100中的阱拾取(pick-up)区域PUR的阱接触插塞WPLG、穿透上掩埋绝缘层150和下掩埋绝缘层50以与外围电路线33连接的连接接触插塞PPLG以及将阱接触插塞WPLG连接到连接接触插塞PPLG的外围连接线PCL。
阱拾取区域PUR可以设置在水平半导体层100中，并且可以与每个堆叠结构ST的相对端部相邻。阱拾取区域PUR的顶表面可以与水平半导体层100的顶表面共面。阱拾取区域PUR可以具有与水平半导体层100的导电性相同的导电性，并且可以具有比水平半导体层100的杂质浓度大的杂质浓度。例如，阱拾取区域PUR可以包括重掺杂的p型杂质(例如，硼(B))。在一些实施例中，在三维NAND闪存器件的擦除操作中，擦除电压可以通过连接接触插塞PPLG和阱接触插塞WPLG施加到阱拾取区域PUR。
图8A至图8D示出了根据示例性实施例的示出三维半导体器件的水平半导体层的平面图。
参照图8A和图8B，水平半导体层100可以由在参照图1讨论的半导体衬底1的整个表面上在第一方向D1和第二方向D2上延伸的单层构成。例如，单层水平半导体层100可以覆盖多个芯片区域10。
水平半导体层100可以包括具有第一导电性的多个阱区100a和具有与第一导电性不同的第二导电性的至少一个分离杂质区100b。分离杂质区100b可以与相邻的阱区100a接触。分离杂质区100b可以设置在每个阱区100a的周围。例如，当多个阱区100a掺杂有p型杂质时，分离杂质区100b可以掺杂有n型杂质。备选地，当多个阱区100a掺杂有n型杂质时，分离杂质区100b可以掺杂有p型杂质。在一些实施例中，可以提供分离杂质区100b和阱区100a以形成PN结。分离杂质区100b可以是没有存储单元竖直形成在其上方的区域。例如，当在平面图中观察时，在分离杂质区100b上方没有形成单元阵列结构，并且没有单元阵列结构形成为与分离杂质区100b交叠。
如图8A和图8B所示，可以在每个芯片区域10上设置多个阱区100a。阱区100a可以沿着第一方向D1和第二方向D2布置。
参照图8A，可以沿着第一方向D1和第二方向D2设置成对的分离杂质区100b，从而限定阱区100a。例如，一对分离杂质区100b可以在第一方向D1上彼此相邻的阱区100a之间在第二方向D2上延伸。另外，另一对分离杂质区100b可以在第二方向D2上彼此相邻的阱区100a之间在第一方向D1上延伸。这些成对的分离杂质区100b可以沿着阱区100a的全部周边延伸，并且分离杂质区100b可以包围阱区100a。
更具体地，分离杂质区100b可以彼此间隔开地设置，并且虚设杂质区100c可以设置在分离杂质区100b之间并且可以与分离杂质区100b接触。虚设杂质区100c可以与分离杂质区100b形成PN结。虚设杂质区100c可以具有与阱区100a的导电性相同的第一导电性，但是虚设杂质区100c和阱区100a之间的第一导电性杂质浓度可以不同。不同的区域100a、100b和100c在这里可以被称为第一区域、第二区域或第三区域以彼此区分(标记“第一”、“第二”和“第三”不必分别对应于三个区域)。诸如“第一”、“第二”、“第三”等标记可以在说明书或权利要求书中用于描述本文的其他元件以将这些元件彼此区分开。在一些实施例中，虚设杂质区100c的第一导电性杂质浓度可以小于阱区100a的第一导电性杂质浓度。在这种情况下，当对虚设杂质区100c和分离杂质区100b之间的PN结施加反向偏压时，可以可靠地获得击穿电压。
参照图8B，多个阱区100a可以由在第一方向D1和第二方向D2上延伸的单个分离杂质区100b限定。例如，分离杂质区100b可以设置在沿第一方向D1和第二方向D2彼此相邻的阱区100a之间。分离杂质区100b可以沿着阱区100a的全部周边延伸，并且分离杂质区100b可以包围阱区100a。在这样的配置中，一个分离杂质区100b可以与彼此相邻的多个阱区100a形成PN结。
在一些实施例中，水平半导体层100可以具有芯片区域10之间的开口OP，并且可以具有开口OP之间的桥接部分。例如，桥接部分可以是相邻开口0P之间的部分。水平半导体层100的开口OP可以暴露参照图5、图6A和图6B讨论的外围逻辑结构PS的下掩埋绝缘层50。例如，水平半导体层100的桥接部分可以被设置为跨过划线区域20。水平半导体层100的桥接部分的宽度可以小于阱区100a在第一方向D1或第二方向D2上的宽度。桥接部分的宽度可以与相邻开口0P的宽度相同。在一些实施例中，分离杂质区100b还可以设置在水平半导体层100的桥接部分中。例如，分离杂质区100b中的一个或多个的宽度可以比阱区100a的宽度小。
参照图8C和图8D，水平半导体层100的阱区100a可以对应于对应的芯片区域10。分离杂质区100b可以设置在芯片区域10之间。
参照图8C，水平半导体层100可以包括设置在对应芯片区域10上的阱区100a和设置在芯片区域10之间的分离杂质区100b。如上所述，水平半导体层100可以在芯片区域10之间或芯片区域10的边缘处具有开口OP。划线区域20的一部分可以与水平半导体层100的桥接部分和开口OP交叠。
在图8C所示的实施例中，一对分离杂质区100b可以设置在水平半导体层100的每个桥接部分中，并且虚设杂质区100c可以设置在分离杂质区100b之间。这些成对的分离杂质区100b可以沿着阱区100a的全部周边延伸，并且分离杂质区100b可以包围阱区100a。如上面结合图8A所述，分离杂质区100b可以掺杂有第二导电性杂质，并且虚设杂质区100c可以掺杂有第一导电性杂质。备选地，在图8D所示的实施例中，可以在水平半导体层100的每个桥接部分中设置一个分离杂质区100b。在这样的配置中，水平半导体层100的桥接部分可以包括至少一个PN结。分离杂质区100b可以沿着阱区100a的全部周边延伸，并且分离杂质区100b可以包围阱区100a。
根据示例性实施例，参照图8A至图8D讨论的水平半导体层100的每个阱区100a上可以设置有参照图5、图6A和图6B讨论的单元阵列结构CS。这将参照图9至图17详细描述。
在图8A至图8D所示的实施例中，半导体衬底1可以沿着划线区域20被切割，并且因此可以被分成多个半导体芯片。切割可以对水平半导体层100形成在划线区域20上的部分进行。
图9示出了根据示例性实施例的示出三维半导体器件的平面图。图10A和图10B示出了根据示例性实施例的示出图9的三维半导体器件的截面图。为了简化说明，可以省略对与参照图5、图6A、图6B和图8A至图8D所讨论的三维半导体器件中的技术特征相同的技术特征的描述。
参照图9、图10A和图10B，半导体衬底1上可以设置有包括外围逻辑电路PTR的外围逻辑结构PS，并且可以在外围逻辑结构PS上设置水平半导体层100。
水平半导体层100可以沿着第一方向D1和第二方向D2延伸。如上所述，水平半导体层100可以包括阱区100a1、100a2、100a3和100a4以及阱区100a1至100a4之间的分离杂质区100b。如上所述，任何阱区100a1至100a4可以具有与任何分离杂质区100b的导电性相反的导电性。因此，可以提供分离杂质区100b和阱区100a1至100a4以形成PN结。
在一些实施例中，阱区100a1至100a4可以包括第一阱区100a1、第二阱区100a2、第三阱区100a3和第四阱区100a4。分离杂质区100b可以是成对的分离杂质区100b，并且可以在第一阱区100a1至第四阱区100a4之间彼此间隔开，并且它们之间可以设置有具有第一导电性的虚设杂质区100c。分离杂质区100b可以与第一阱区100a1至第四阱区100a4形成PN结，并且虚设杂质区100c可以与分离杂质区100b形成PN结。如上所述，尽管虚设杂质区100c和第一阱区100a1至第四阱区100a4可以具有相同的导电性，但是虚设杂质区100c的杂质浓度可以小于第一阱区100a1至第四阱区100a4的杂质浓度。
水平半导体层100的第一阱区100a1至第四阱区100a4中的每一个上可以设置有上面讨论的单元阵列结构CS。例如，可以在第一阱区100a1至第四阱区100a4中的每一个上设置堆叠结构ST及其对应的竖直结构VS。
堆叠结构ST可以在第一阱区100a1至第四阱区100a4的对应边缘上具有阶梯结构。在一些实施例中，水平半导体层100可以被配置为使得第一阱区100a1至第四阱区100a4中的每一个的中心部分可以对应于单元阵列区域(参见图5的CAR)，并且围绕第一阱区100a1至第四阱区100a4中的每一个的中心部分的边缘部分可以对应于连接区域(参见图5的CNR)。
分离杂质区100b可以设置在彼此相邻的堆叠结构ST之间。在第一阱区100a1至第四阱区100a4中的每一个上，竖直结构VS可以穿过堆叠结构ST以与水平半导体层100的第一阱区100a1至第四阱区100a4连接。上掩埋绝缘层150可以设置在水平半导体层100上，并且可以覆盖堆叠结构ST和竖直结构VS。如上所述，水平半导体层100可以具有暴露下掩埋绝缘层50的一个或多个开口(参见图8A至图8D的OP)。开口可以设置在第一阱区100a1至第四阱区100a4中的每一个的侧面处，并且可以由上掩埋绝缘层150填充。
连接线结构可以设置在第一阱区100a1至第四阱区100a4中的每一个的边缘部分上。连接线结构可以包括耦合到堆叠结构ST的电极EL的单元接触插塞CPLG、耦合到水平半导体层100的阱接触插塞WPLG以及穿透上掩埋绝缘层150和下掩埋绝缘层50的连接接触插塞PPLG。设置在第一阱区100a1至第四阱区100a4中的相邻阱区上的连接线结构可以彼此镜像对称。在三维NAND闪存器件的擦除操作中，擦除电压可以通过阱接触插塞WPLG、连接接触插塞PPLG和外围连接线PCL从外围逻辑电路PTR施加到水平半导体层100的阱拾取区域PUR。
在一些实施例中，如图i0A所示，分离杂质区100b和虚设杂质区100c可以电浮动。备选地，参照图10B，虚设杂质区100c可以连接到外围逻辑结构PS的外围接触插塞35。在这种情况下，当三维半导体器件被操作时，预定电压可以从外围逻辑电路PTR施加到虚设杂质区100c。
图11、图12、图13和图16示出了根据示例性实施例的部分地示出三维半导体器件的平面图。图14示出了根据示例性实施例的示出三维半导体器件沿着图11、图12和图13的线II-II’截取的截面图。图15示出了根据示例性实施例的示出三维半导体器件沿着图12和图13的线III-III’截取的截面图。图17示出了根据示例性实施例的示出三维半导体器件沿着图16的线IV-IV’截取的截面图。为了简化说明，可以省略对与参照图5、图6A、图6B和图8A至图8D所讨论的三维半导体器件中的技术特征相同的技术特征的描述。
参照图11和图14，根据示例性实施例的水平半导体层100可以设置在包括集成在半导体衬底1上的外围逻辑电路PTR的外围逻辑结构PS上。
例如，水平半导体层100可以包括第一阱区100a1至第四阱区100a4。成对的分离杂质区100b可以设置在第一阱区100a1至第四阱区100a4之间。如上所述，第一阱区100a1至第四阱区100a4中的任何一个可以具有与任何分离杂质区100b的导电性相反的导电性。第一阱区100a1至第四阱区100a4中的每一个可以在第一方向D1和第二方向D2上与分离杂质区100b形成PN结。
参照图12、图13和图16，分离杂质区100b的第一方向D1或第二方向D2上的宽度可以小于第一阱区100a1至第四阱区100a4中的每一个的宽度。例如，分离杂质区100b可以与第一阱区100a1至第四阱区100a4中的每一个的一部分形成PN结。水平半导体层100可以具有第一阱区100a1至第四阱区100a4之间的开口0P。开口0P可以穿透水平半导体层100，从而暴露下掩埋绝缘层50。开口0P还可以设置在彼此相邻的堆叠结构ST之间。
参照图16和图17，桥接部分可以设置在芯片区域10之间以及第一阱区100a1至第四阱区100a4之间，第一阱区100a1至第四阱区100a4中的每一个设置在相应的一个芯片区域10上。在这样的配置中，分离杂质区100b可以设置在整个桥接部分上。
图18示出了根据示例性实施例的示出三维半导体器件的擦除操作的平面图。图19A至图19D示出了根据示例性实施例的示出三维半导体器件的擦除操作的截面图。在下面的实施例中，三维半导体器件可以是参照图3讨论的三维NAND闪存器件。为了简化说明，可以省略对与参照图5、图6A、图6B和图8A至图8D所讨论的三维半导体器件中的技术特征相同的技术特征的描述。
参照图18和图19A至图19D，在三维NAND闪存器件的擦除操作中，可以将擦除电压VERS施加到第一阱区100a1至第四阱区100a4中选定的一个，并且因此可以对第一阱区100a1至第四阱区100a4中的每一个独立地执行擦除操作。
当对第一阱区100a1至第四阱区100a4中的每一个执行三维NAND闪存器件的擦除操作时，可以在由半导体材料构成的竖直结构VS和构成堆叠结构ST的电极EL之间提供电压差，并且由此存储在电荷存储层中的电荷可以被注入到竖直结构VS中。
在三维NAND闪存器件的擦除操作中，可以从外围逻辑电路PTR向水平半导体层100施加擦除电压VERS(例如，约10V至约20V)。在一些实施例中，可以对第一阱区100a1至第四阱区100a4中的每一个独立地执行三维半导体器件的擦除操作。例如，擦除电压VERS可以施加到第一阱区100a1至第四阱区100a4中选定的一个，并且接地电压GND可以施加到第一阱区100a1至第四阱区100a4中未选择的阱区。例如，擦除电压可以施加到第一阱区100a1，接地电压GND可以施加到其余的第二区域100a2到第四阱区100a4。
当对选定的第一阱区100a1执行擦除操作时，接地电压GND(或0V)可以被施加到堆叠结构ST中用作字线的电极EL，并且电浮动状态可以被提供给用作接地选择线的最下方电极EL、用作串选择线的最上方电极EL、位线BL和公共源极线(参见图3的CSL)。
在一些实施例中，当对第一阱区100a1至第四阱区100a4中的每一个独立执行擦除操作时，可以在选定的第一阱区100a1与未选择的第二区域100a2到第四阱区100a4之间产生至少一个PN结，使得反向偏压可以施加到在第一阱区100a1至第四阱区100a4之间产生的该至少一个PN结。因此，选定的第一阱区100a1可以与未选择的第二阱区100a2至第四阱区100a4电分离。
具体地，根据图19A和图19B所示的实施例，第一阱区100a1至第四阱区100a4可以掺杂有p型杂质，并且分离杂质区100b可以掺杂有n型杂质。
在图19A所示的三维半导体器件的擦除操作中，正向偏压可以施加到选定的第一阱区100a1与分离杂质区100b之间的第一PN结PN1，并且反向偏压可以施加到分离杂质区100b和虚设杂质区100c之间的第二PPN结PN2。另外，反向偏压可以施加到未选择的第二100a2至第四阱区100a4和与其接触的分离杂质区100b之间的第一PN结PN1。因此，单个水平半导体层100可以处于选定的第一阱区100a1与未选择的第二阱区100a2至第四阱区100a4电分离的状态。
在图19B所示的三维半导体器件的擦除操作中，正向偏压可以施加到选定的第一阱区100a1和与其接触的分离杂质区100b之间的第一PN结PN1。反向偏压可以施加到未选择的第二阱区100a2至第四阱区100a4和与其接触的分离杂质区100b之间的第一PN结PN1。因此，选定的第一阱区100a1可以与未选择的第二阱区100a2至第四阱区100a4电分离。
另外，根据图19A和图19B所示的实施例，在上述相同的擦除电压条件下，擦除电压可以被传输到设置在选定的第一阱区100a1上的竖直结构VS。因此，由于在竖直结构VS和字线之间提供了很大的电压差，所以可以发生福勒-诺德海姆隧穿现象，使得存储在电荷存储层中的电荷可以被注入到竖直结构VS中。
根据图19C和图19D所示的实施例，第一阱区100a1至第四阱区100a4可以掺杂有n型杂质，并且分离杂质区100b可以掺杂有p型杂质。
在图19C所示的三维半导体器件的擦除操作中，反向偏压可以施加到选定的第一阱区100a1和与其接触的分离杂质区100b之间的第一PN结PN1。因此，单个水平半导体层100可以处于选定的第一阱区100a1与未选择的第二阱区100a2至第四阱区100a4电分离的状态。
在图19D所示的三维半导体器件的擦除操作中，反向偏压可以施加到选定的第一阱区100a1和与其接触的分离杂质区100b之间的第一PN结PN1。另外，正向偏压可以施加到未选择的第二阱区100a2至第四阱区100a4和与其接触的分离杂质区100b之间的第一PN结PN1。由于在选定的第一阱区100a1与未选择的第二阱区100a2至第四阱区100a4之间产生施加有反向偏压的PN结，选定的第一阱区100a1可以与未选择的第二阱区100a2至第四阱区100a4电分离。
另外，根据图19C和图19D所示的实施例，在上面讨论的相同擦除电压条件下，可以使用栅极感应漏极泄漏(GIDL)来擦除存储在数据存储层中的电荷。例如，当擦除电压被施加到选定的第一阱区100a1时，可以通过在与最下方电极EL相邻的竖直结构VS处发生的栅极感应漏极泄漏(GIDL)来产生空穴。所产生的空穴可以被注入到与用作字线的电极EL相邻的竖直结构VS中，并且电子可以被注入到选定的第一阱区100a1中。在这种情况下，存储在电荷存储层中的电荷可以被注入到竖直结构VS中，从而擦除数据。
图20至图28示出了根据示例性实施例的示出制造三维半导体器件的方法的截面图。
参照图20，如以上参照图1所述，可以制备半导体衬底1以包括芯片区域和划线区域。例如，半导体衬底1可以具有第一导电性(例如，p型导电性)。可以在半导体衬底1中形成阱区(未示出)。可以在半导体衬底1中设置器件隔离层11以限定有源区。
可以在每个芯片区域的半导体衬底1上形成外围逻辑电路PTR。例如，可以在半导体衬底1的有源区中形成外围逻辑电路PTR。还可以在每个芯片区域的半导体衬底1上形成连接到外围逻辑电路PTR的外围线结构(即，外围接触插塞和外围电路线)。例如，可以在每个芯片区域的半导体衬底1上形成行解码器和列解码器、页面缓冲器和控制电路。外围逻辑电路PTR可以包括例如高压晶体管和低压晶体管。
外围逻辑电路PTR的形成可以包括在半导体衬底1上顺序地形成外围栅介质层和外围栅电极23，然后通过在外围栅电极23的相对侧上将杂质注入到半导体衬底1中来形成源/漏区21。外围栅极间隔物可以形成在外围栅电极23的侧壁上。
参照图21，在形成外围逻辑电路PTR和外围线结构之后，可以形成下掩埋绝缘层50以覆盖半导体衬底1的整个表面。如此，半导体衬底1上可以设置有外围逻辑结构PS。下掩埋绝缘层50可以具有平坦的顶表面，并且可以被图案化以暴露半导体衬底1的边缘顶表面。
下掩埋绝缘层50可以包括单个绝缘层或多个堆叠的绝缘层，诸如氧化硅层、氮化硅层、氮氧化硅层和/或低k介电层。
参照图22，可以在下掩埋绝缘层50上形成水平半导体层100。例如，水平半导体层100可以沿着第一方向D1和第二方向D2延伸。水平半导体层100可以包括半导体材料，并且可以具有单晶或多晶结构。例如，可以沉积多晶硅层以覆盖半导体衬底1的整个表面，其可以形成水平半导体层100。在一些实施例中，在沉积多晶硅层时，可以掺杂第一导电性杂质。备选地，在沉积未掺杂的多晶硅层之后，可以将第一导电性杂质掺杂到水平半导体层100中以形成阱区100a。在沉积多晶硅层之后，可以执行激光退火工艺以减少多晶硅层的晶界。
在一些实施例中，可以采用沉积工艺来形成水平半导体层100，使得水平半导体层100可以覆盖下掩埋绝缘层50的顶表面和侧壁以及半导体衬底1的边缘顶表面。例如，水平半导体层100可以与半导体衬底1的边缘直接接触。
分离杂质区100b可以形成为在水平半导体层100中限定阱区100a。如以上参照图8A至图8D所述，分离杂质区100b可以沿着第一方向D1和第二方向D2延伸，并且可以形成在彼此相邻的阱区100a之间。分离杂质区100b可以通过向水平半导体层100掺杂具有与水平半导体层100的导电性相反或者与阱区100a的导电性相反的导电性的杂质来形成。例如，当水平半导体层100掺杂有第一导电性杂质(例如，p型导电性杂质)时，可以通过掺杂第二导电性杂质(例如，n型导电性杂质)来形成分离杂质区100b。虚设杂质区100c可以由水平半导体层100在成对的分离杂质区100b之间的部分形成，并且可以掺杂有第一导电性杂质(例如，p型导电性杂质)。
在形成分离杂质区100b之后，如上面参照图8A至图8D所述，可以对水平半导体层100进行部分蚀刻以形成暴露下掩埋绝缘层50的开口(参见图8A至图8D的OP)。开口可以形成在阱区100a之间。绝缘材料可以填充在水平半导体层100中形成的开口。
参照图23，可以形成薄层结构110以覆盖水平半导体层100的整个表面。薄层结构110可以包括交替重复堆叠的牺牲层SL和绝缘层ILD。薄层结构110的牺牲层SL可以具有相同的厚度。牺牲层SL和绝缘层ILD可以使用热化学气相沉积(CVD)工艺、等离子体增强CVD工艺或原子层沉积(ALD)工艺来形成。可以采用任何沉积工艺来形成从水平半导体层100的顶表面延伸到半导体衬底1的顶表面上的薄层结构110。
薄层结构110可以形成为使得牺牲层SL由能够以相对于绝缘层ILD的蚀刻选择性进行蚀刻的材料形成。例如，牺牲层SL和绝缘层ILD可以对用于湿法蚀刻的化学溶液表现出较高的蚀刻选择性，并且对用于干法蚀刻的蚀刻气体表现出较低的蚀刻选择性。例如，牺牲层SL和绝缘层ILD可以由表现出彼此不同的蚀刻选择性的绝缘材料形成。例如，牺牲层SL可以由氮化硅层形成，并且绝缘层ILD可以由氧化硅层形成。
参照图24，薄层结构110可以经历图案化工艺以在水平半导体层100的相应阱区100a上形成模具(mold)结构120。模具结构120可以通过对薄层结构110进行修整工艺而形成。修整工艺可以包括：在薄层结构110上形成掩模图案(未示出)；部分地蚀刻薄层结构110；减小掩模图案的水平面积；以及交替重复地执行蚀刻步骤和减小步骤。修整工艺可以使模具结构120在阱区100a的相应边缘上具有阶梯结构。最外模具结构120的一部分可以从半导体衬底1的边缘延伸到外围逻辑结构PS的侧壁上，使得最外模具结构120的该部分可以与半导体衬底1的边缘直接接触(见图26)。
参照图25和图26，可以在形成有模具结构120的水平半导体层100上形成上掩埋绝缘层150。可以通过沉积厚绝缘层来覆盖模具结构120然后对绝缘层执行平坦化工艺来形成上掩埋绝缘层150。上掩埋绝缘层150可以由对牺牲层SL表现出蚀刻选择性的绝缘材料形成。
在形成上绝缘层150之后，硬掩模层MP可以形成为具有暴露每个模具结构120的多个部分的开口。硬掩模层MP可以包括含硅材料如氧化硅、氮化硅、氮氧化硅或多晶硅，含碳材料如无定形碳层(ACL)或旋涂硬掩模(SOH)层，含金属材料如钨，或有机材料。
在图25所示的实施例中，硬掩模层MP可以形成为覆盖半导体衬底1的整个表面，并且可以在半导体衬底1的边缘上具有与水平半导体层100和半导体衬底1的边缘顶表面直接接触的部分。
在图26所示的另一实施例中，当最外模具结构120的上述部分延伸到外围逻辑结构PS的侧壁上时，硬掩模层MP可与水平半导体层100间隔开。例如，硬掩模层MP可以通过模具结构120与半导体层100分离。
接下来，可以在模具结构120的暴露于硬掩模层MP的开口的部分上各向异性地蚀刻模具结构120，从而在每个模具结构120中形成暴露水平半导体层100的阱区100a的顶表面的竖直孔VH。当在平面图中观察时，竖直孔VH可以沿着一个方向或以之字形方式布置。对模具结构120的各向异性蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、高频电感耦合等离子体反应离子蚀刻(ICP-RIE)工艺或离子束蚀刻(IBE)工艺。
在一些实施例中，当使用等离子体执行各向异性蚀刻工艺时，等离子体中包括的离子和/或由自由基引起的正电荷可以被充电或积聚到水平半导体层100暴露于竖直孔VH的表面上。因此，水平半导体层100的阱区100a可以具有增加的电势。
在一些实施例中，在制造三维半导体器件时，可以将半导体衬底1放置在半导体制造设备的支撑件(未示出)上，并且在执行各向异性蚀刻工艺以形成竖直孔VH时可以从支撑件向其供应接地电压。根据示例性实施例，由于水平半导体层100是单个连续层并且与半导体衬底1的边缘顶表面接触，所以在形成竖直孔VH时，积聚的正电荷可以通过半导体衬底1从水平半导体层100释放。例如，当执行各向异性蚀刻工艺时，由于积聚在水平半导体层100的表面上的正电荷，阱区100a可以具有增加的电势，使得反向偏压可以施加到第一阱区100a1至第四阱区100a4之间的PN结。在这种情况下，PN结的反向漏电流可以将来自水平半导体层100的积聚的正电荷注入到半导体衬底1中。这样，由于在形成竖直孔VH时，可以向由半导体衬底1的整个表面上的单个层构成的水平半导体层100施加接地电压，因此可以防止水平半导体层100由于积聚在水平半导体层100中的正电荷而产生电弧。
如图25所示，在半导体衬底1的边缘上水平半导体层100可以与硬掩模层MP直接接触。当硬掩模层MP包括无定形碳层(ACL)时，在使用等离子体的各向异性蚀刻工艺期间，负电荷可以被充电或积聚在无定形碳层中。在这种情况下，当硬掩模层MP与水平半导体层100接触时，硬掩模层MP的负电荷可以抵消水平半导体层100中积聚的正电荷。
参照图27，可以在竖直孔VH中形成竖直结构VS。如上所述，竖直结构VS可以包括半导体材料或导电材料。
竖直结构VS的形成可以包括：形成半导体间隔物以暴露水平半导体层100并且覆盖竖直孔VH的侧壁，并且形成连接到水平半导体层100的半导体本体。竖直结构VS可以包括硅(Si)、锗(Ge)或其混合物，并且可以是掺杂杂质的半导体或未掺杂的本征半导体。竖直结构VS可以连接到水平半导体层100的阱区100a。竖直结构VS在其上端处或其上端上可以具有导电焊盘VSCP。导电焊盘VSCP可以是掺杂杂质区或者可以由导电材料构成。
在竖直孔VH中形成竖直结构VS之前，如参照图7A和图7B所述，可以在竖直孔VH中形成竖直绝缘图案VP。竖直绝缘图案VP可以由单个薄层或多个薄层构成。在一些实施例中，竖直绝缘图案VP可以是数据存储层的一部分。
在其他实施例中，如图6B和图7B所示，竖直结构VS的形成可以包括：形成下半导体图案LSP以填充竖直孔VH的下部；在设置有下半导体图案LSP的竖直孔VH中形成竖直绝缘图案VP；以及在设置有竖直绝缘图案VP的竖直孔VH中形成连接到下半导体图案LSP的上半导体图案USP。
在形成竖直结构VS之后，导电层可以替代模具结构(参见图24的120)的牺牲层(参见图23的SL)，使得堆叠结构ST可以形成为包括竖直堆叠在水平半导体层100上的电极(参见图6A的EL)。
更具体地，在形成竖直结构VS之后，模具结构120可以被图案化以形成与竖直结构VS间隔开的线形的沟槽。沟槽可以暴露模具结构120中包括的绝缘层ILD和牺牲层SL的侧壁。
暴露于沟槽的牺牲层SL可以被去除以在绝缘层ILD之间形成栅极空间。栅极空间可以通过使用对绝缘层IID、竖直结构VS和水平半导体层100具有蚀刻选择性的蚀刻配方来各向同性地蚀刻牺牲层SL而形成。例如，当牺牲层SL是氮化硅层并且绝缘层ILD是氧化硅层时，可以使用包括磷酸的蚀刻剂来执行各向同性蚀刻工艺。
可以在栅极空间中形成电极EL。电极EL可以部分或完全填充栅极空间。每个电极EL可以包括顺序沉积的阻挡金属层和金属层。阻挡金属层可以包括金属氮化物层如TiN、TaN或WN。金属层可以包括金属材料如W、Al、Ti、Ta、Co或Cu。
在形成电极EL之前，如参照图7A和图7B所述，水平绝缘图案HP可以形成为共形地覆盖栅极空间的内侧壁。水平绝缘图案HP可以是NAND闪存晶体管中的数据存储层的一部分。
在形成电极EL时，堆叠结构ST可以形成在水平半导体层100的每个阱区100a上，并且在每个阱区100a的边缘上可以具有阶梯结构。
如参照图5、图6A和图6B所述，可以在暴露于沟槽的水平半导体层100中形成公共源极区域CSR。公共源极区域CSR可以包括例如n型杂质(例如，砷(As)或磷(P))。公共源极插塞CSP可以形成为耦合到公共源极区域CSR。
参照图28，可以形成层间介电层(未由附图标记表示)以覆盖堆叠结构ST和上掩埋绝缘层150，然后单元接触插塞CPLG、阱接触插塞(未示出)和连接接触插塞PPLG可以形成为穿透层间介电层和上掩埋绝缘层150。在一些实施例中，各单元接触插塞CPLG可以是从上掩埋绝缘层150的顶表面延伸至该单元接触插塞CPLG所连接到的电极EL的顶表面的单个同质单元。因此，外围逻辑结构PS上可以设置有单元阵列结构CS。连接到外围逻辑结构PS的连接接触插塞PPLG可以如参照图8A到图8D所讨论的那样形成在水平半导体层100的开口(参见图8A到图8D的OP)中。
可以使用切割机或锯机沿着划线区域切割半导体衬底1，并且因此可以将在半导体衬底1上形成的三维半导体器件划分为多个半导体芯片。
根据示例性实施例，多个单元阵列结构可以形成在单个水平半导体层上。结果，在执行蚀刻工艺以形成三维半导体器件时，可以防止水平半导体层由于在水平半导体层中充电或积聚的正电荷而产生电弧。
此外，第二导电性分隔层可以在单个半导体层上将第一导电性阱区彼此电分离。因此，阱区可以独立地经历包括NAND闪存在内的三维半导体器件的擦除操作。
虽然已经结合附图中示出的示例性实施例描述了本发明，但是本领域技术人员将理解，可以在不脱离所公开的概念的技术精神和基本特征的情况下进行各种改变和修改。本领域技术人员应清楚，在不脱离所公开的概念的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (24)

1.一种三维半导体器件，包括：
水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区，所述分离杂质区位于所述多个阱区之间并且与所述多个阱区接触，并且所述分离杂质区包括具有所述第二导电性的一对杂质区；以及
多个单元阵列结构，分别设置在所述水平半导体层的所述多个阱区上，
其中，所述多个阱区沿着第一方向和第二方向布置，所述第一方向和所述第二方向彼此垂直并平行于所述水平半导体层的顶表面，
其中，当在平面图中观察时，所述分离杂质区围绕所述多个阱区中的每一个，
其中，每个单元阵列结构包括：
堆叠结构，包括在所述水平半导体层的所述顶表面上在竖直方向上堆叠的多个堆叠电极；以及
多个竖直结构，穿透所述堆叠结构并且连接到所述阱区中的相应阱区，
其中，所述水平半导体层还包括：
虚设杂质区，位于所述一对杂质区之间并具有所述第一导电性，并且
其中，所述水平半导体层包括由所述虚设杂质区和所述一对杂质区形成的多个PN结。
2.根据权利要求1所述的三维半导体器件，其中，所述水平半导体层包括由所述分离杂质区以及彼此相邻并且所述分离杂质区位于之间的两个阱区形成的至少两个PN结。
3.根据权利要求1所述的三维半导体器件，其中，所述水平半导体层包括由所述分离杂质区以及所述阱区与所述分离杂质区接触的部分形成的至少两个PN结。
4.根据权利要求1所述的三维半导体器件，
其中，所述一对杂质区彼此间隔开并且设置在彼此相邻的阱区之间。
5.根据权利要求1所述的三维半导体器件，其中，所述虚设杂质区中的第一导电性的杂质浓度小于所述阱区中的第一导电性的杂质浓度。
6.根据权利要求1所述的三维半导体器件，其中，所述分离杂质区设置在彼此相邻的单元阵列结构之间。
7.根据权利要求1所述的三维半导体器件，其中，每一个所述单元阵列结构包括多个NAND单元串，所述多个NAND单元串在相对于所述水平半导体层的顶表面的所述竖直方向上延伸。
8.根据权利要求1所述的三维半导体器件，其中，所述水平半导体层是在彼此垂直的第一方向和第二方向上延伸的单个层。
9.根据权利要求1所述的三维半导体器件，
其中，所述多个阱区沿着彼此垂直且与所述水平半导体层的顶表面平行的第一方向和第二方向布置，以及
其中，所述分离杂质区在所述第一方向上彼此相邻的阱区之间在所述第二方向上延伸，并且在所述第二方向上彼此相邻的阱区之间在所述第一方向上延伸。
10.根据权利要求1所述的三维半导体器件，
其中，所述多个阱区沿着彼此垂直且与所述水平半导体层的顶表面平行的第一方向和第二方向布置，以及
其中，所述分离杂质区在所述第一方向上的宽度小于所述多个阱区中的阱区的宽度。
11.根据权利要求1所述的三维半导体器件，
其中，所述分离杂质区包括第一分离杂质区和第二分离杂质区，所述第一分离杂质区和所述第二分离杂质区设置在第一方向上彼此相邻的阱区之间，并且在与所述第一方向垂直的第二方向上彼此间隔开，以及
其中，所述水平半导体层包括所述第一分离杂质区和所述第二分离杂质区之间的开口。
12.根据权利要求1所述的三维半导体器件，还包括：
外围逻辑结构，包括半导体衬底、所述半导体衬底上的外围逻辑电路以及覆盖所述外围逻辑电路的下掩埋绝缘层，
其中，所述水平半导体层设置在所述下掩埋绝缘层的顶表面上。
13.根据权利要求12所述的三维半导体器件，还包括：
上掩埋绝缘层，处于所述水平半导体层上并且覆盖所述堆叠结构，
其中，所述水平半导体层包括在一个方向上彼此相邻的阱区之间且暴露所述下掩埋绝缘层的开口，所述水平半导体层的开口被所述上掩埋绝缘层填充。
14.一种三维半导体器件，包括：
外围逻辑结构，包括集成在半导体衬底上的外围逻辑电路；
水平半导体层，处于所述外围逻辑结构上并且包括多个阱区和相邻阱区之间的分离杂质区，所述多个阱区掺杂有第一导电性杂质，并且所述分离杂质区掺杂有第二导电性杂质，并且所述分离杂质区包括在第一方向上彼此间隔开的第一分离杂质区和第二分离杂质区；以及
所述水平半导体层的相应阱区上的多个单元阵列结构，每一个所述单元阵列结构包括多个三维布置的存储单元，
其中，所述多个阱区沿着第一方向和第二方向布置，所述第一方向和所述第二方向彼此垂直并平行于所述水平半导体层的顶表面，
其中，当在平面图中观察时，所述分离杂质区围绕所述多个阱区中的每一个，并且
其中，所述水平半导体层还包括虚设杂质区，所述虚设杂质区在所述第一分离杂质区和所述第二分离杂质区之间并且掺杂有所述第一导电性杂质，
其中，所述水平半导体层包括由所述虚设杂质区与所述第一分离杂质区和所述第二分离杂质区形成的多个PN结。
15.根据权利要求14所述的三维半导体器件，其中，当在平面图中观察时，所述多个阱区、所述分离杂质区与所述外围逻辑电路交叠。
16.根据权利要求14所述的三维半导体器件，其中，所述水平半导体层是在彼此垂直且与所述半导体衬底的顶表面平行的第一方向和第二方向上延伸的单个层。
17.根据权利要求14所述的三维半导体器件，
其中，所述阱区沿着彼此垂直的第一方向和第二方向布置，以及
其中，所述分离杂质区设置在所述第一方向上彼此相邻的阱区之间以及在所述第二方向上彼此相邻的阱区之间。
18.根据权利要求14所述的三维半导体器件，
其中，所述阱区沿着彼此垂直的第一方向和第二方向布置，以及
其中，所述分离杂质区在第一方向上的宽度小于每一个所述阱区的宽度。
19.根据权利要求14所述的三维半导体器件，
其中，所述阱区在第一方向上彼此间隔开。
20.根据权利要求14所述的三维半导体器件，其中，每一个所述单元阵列结构包括：
多个堆叠结构，每一个所述多个堆叠结构包括竖直堆叠在所述阱区中的相应阱区上的多个电极；
多个竖直结构，穿透所述堆叠结构中的相应堆叠结构并且耦合到所述阱区中的相应阱区；以及
多条位线，横越所述堆叠结构并且连接到所述竖直结构。
21.根据权利要求20所述的三维半导体器件，
其中，所述水平半导体层的每个所述阱区包括单元阵列区域和围绕所述单元阵列区域的连接区域，以及
其中，每个所述堆叠结构在所述连接区域上具有阶梯结构。
22.根据权利要求20所述的三维半导体器件，其中，所述水平半导体层的分离杂质区设置在彼此相邻的单元阵列结构之间。
23.根据权利要求14所述的三维半导体器件，
其中，所述分离杂质区包括第一分离杂质区和第二分离杂质区，所述第一分离杂质区和所述第二分离杂质区设置在第一方向上彼此相邻的阱区之间，并且在与所述第一方向垂直的第二方向上彼此间隔开，以及
其中，所述水平半导体层包括所述第一分离杂质区和所述第二分离杂质区之间、暴露所述外围逻辑结构的绝缘层的开口。
24.根据权利要求23所述的三维半导体器件，还包括：
第一连接线结构，将所述外围逻辑结构电连接到所述多个单元阵列结构中的至少一个；以及
第二连接线结构，将所述水平半导体层和所述外围逻辑结构彼此电连接，
其中，所述第二连接线结构包括穿过所述开口且耦合到所述外围逻辑电路的连接接触插塞。
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