JP2011222081A - 半導体記憶装置 - Google Patents
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Abstract
【課題】書き込み/消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを、有するメモリセルアレイと、ウェルに印加するための出力電圧を出力する出力端子と、入力電圧を昇圧して設定された電圧を出力端子に出力する第1のポンプ回路と、入力電圧を昇圧して設定された電圧を出力端子に出力し、第1のポンプ回路よりも高い電圧を出力可能な第2のポンプ回路と、第1のポンプ回路または第2のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、出力電圧の目標電圧を設定するための設定値に基づいて、第1のポンプ回路および第2のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備える。
【選択図】図5
【解決手段】半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを、有するメモリセルアレイと、ウェルに印加するための出力電圧を出力する出力端子と、入力電圧を昇圧して設定された電圧を出力端子に出力する第1のポンプ回路と、入力電圧を昇圧して設定された電圧を出力端子に出力し、第1のポンプ回路よりも高い電圧を出力可能な第2のポンプ回路と、第1のポンプ回路または第2のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、出力電圧の目標電圧を設定するための設定値に基づいて、第1のポンプ回路および第2のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備える。
【選択図】図5
Description
本発明の実施形態は、例えば、ポンプ回路を備えたNAND型フラッシュメモリ等の半導体記憶装置に関する。
半導体メモリは、微細化とともに大容量化が進んでいる。特に、NAND型フラッシュメモリに対しては、SDカード、SSD(Solid State Drive)などの書き込み/消去回数に対する信頼性スペックとして、例えば、10万回程度が求められる。そして、微細化による信頼性劣化問題も顕在化してきている。書き込み/消去による劣化の主な要因の1つとして考えられるのは、メモリセルのトンネル酸化膜にかかる電界ストレスである。
このようなNAND型フラッシュメモリは、FN(Fowler−Nordheim)トンネル電界を基板とメモリセルの浮遊ゲートとの間に印加することにより、浮遊ゲートへ電子を注入し(Program)、もしくは、引き抜く(Erase)。そして、例えば、データ“0”、“1”が、この浮遊ゲートの電荷の状態(閾値電圧)に対応づけられて、メモリセルにデータが記憶されることになる。
このような書き込み/消去動作を繰り返すことにより、メモリセルのトンネル酸化膜に、電界ダメージが徐々にかかる。そして、浮遊ゲートに蓄積された電子がトンネル酸化膜中の欠陥を通して、抜けていき、データ保持特性が悪化する。
特に、メモリセルが微細化していくと、トンネル酸化膜の面積に占める欠陥大きさの割合が大きくなり、データが抜ける確率は増大する傾向にある。そして、データが抜ける確率は増大すると、不揮発性メモリの信頼性を大きく低下させることになる。
ここで、従来のNAND型フラッシュメモリには、段階的にステップアップする消去電圧(FNトンネル電界)を、制御ゲートと基板との間に印加するものがある(例えば、特許文献1参照。)。
しかし、上記従来技術は、該消去電圧を生成するポンプ回路の切替を制御するための具体的な構成について言及するものではない。
本発明は、書き込み/消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
本発明の一態様に係る実施例に従った半導体記憶装置は、
ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第1のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第1のポンプ回路よりも高い電圧を出力可能な第2のポンプ回路と、
前記第1のポンプ回路または前記第2のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第1のポンプ回路および前記第2のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第1のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第2のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第1のポンプ回路および前記第2のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第1のポンプ回路または前記第2のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加することを特徴とする。
ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第1のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第1のポンプ回路よりも高い電圧を出力可能な第2のポンプ回路と、
前記第1のポンプ回路または前記第2のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第1のポンプ回路および前記第2のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第1のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第2のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第1のポンプ回路および前記第2のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第1のポンプ回路または前記第2のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加することを特徴とする。
図1は、本発明の実施例1に係るNAND型フラッシュメモリ100の構成の一例を示すブロック図である。また、図2は、図1に示すメモリセルアレイ1の構成の一例を示す回路図である。
図1に示すように、NAND型フラッシュメモリ100は、メモリセルアレイ1と、ビット線制御回路2と、カラムデコーダ3と、データ入出力バッファ4と、データ入出力端子5と、ロウデコーダ6と、制御回路7と、制御信号入力端子8と、ソース線制御回路9と、ウェル制御回路10と、を備える。
メモリセルアレイ1は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ1は、例えば、EEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック(図2)で構成されている。
このメモリセルアレイ1には、ビット線の電圧を制御するためのビット線制御回路2と、ワード線の電圧を制御するためのロウデコーダ6とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ6により選択され、残りのブロックが非選択とされる。
このビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
また、ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内の該データ記憶回路は、カラムデコーダ3により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。
また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択された該データ記憶回路に記憶される。データ入出力端子5からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
ロウデコーダ6は、メモリセルアレイ1に接続されている。このロウデコーダ6は、メモリセルアレイ1のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。
ソース線制御回路9は、メモリセルアレイ1に接続されている。このソース線制御回路9は、ソース線SRCの電圧を制御するようになっている。
ウェル制御回路10は、メモリセルアレイ1に接続されている。このウェル制御回路10は、メモリセルが形成される半導体基板(ウェル)の電圧を制御するようになっている。
制御回路7は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10を、制御するようになっている。
ここでは、この制御回路7には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路7は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10に、供給するようになっている。
この制御回路7は、外部から制御信号入力端子8を介して入力される制御信号(コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、レディ/ビジー信号RY/BY等)およびデータ入出力端子5からデータ入出力バッファ4を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路7は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ1の各部に供給する。
ここで、図2に示すように、メモリセルアレイ1は、複数のNANDセルユニット1aが接続されて構成されるブロックBLK0〜BLKnを有する。なお、各ブロックBLK0〜BLKnは、半導体基板のnウェルWell(n)に形成されたpウェルWell(p)に形成されている。
NANDセルユニット1aは、NANDストリングを構成する直列接続された複数(n+1(例えば64))個のメモリセルM0〜Mnと、ドレイン側選択MOSトランジスタSGDTrと、ソース側選択MOSトランジスタSGSTrとにより、構成されている。また、ソース側選択MOSトランジスタSGSTrは、ソース線SRCに接続されている。なお、ソース側選択ゲートトランジスタSGSTr、および、ドレイン側選択ゲートトランジスタSGDTrは、ここでは、nMOSトランジスタである。
各行に配置されたメモリセルM0〜Mnの制御ゲートは、それぞれ、ワード線WL0〜WLnに接続されている。
ビット線BL0〜BLmは、ワード線WL0〜WLnおよびソース線SRCと直行するように配置されている。
また、ドレイン側選択MOSトランジスタSGDTrのゲートは、ドレイン側選択ゲート線SGDに接続されている。そして、ドレイン側選択ゲートトランジスタSGDTrは、NANDストリング1a1の一端とビット線BL0〜BLmとの間に接続されている。
また、ソース側選択MOSトランジスタSGSTrのゲートは、ソース側選択ゲート線SGSに接続されている。そして、ソース側選択ゲートトランジスタSGSTrは、NANDストリング1a1の他端とソース線SRCとの間に接続されている。
すなわち、ロウデコーダ6は、メモリセルアレイ1の各ブロックBLK0〜BLKnを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ6は、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線(メモリセルの制御ゲート)に印加する電圧を制御することによりメモリセルを選択する。
ここで、図3は、図2に示すメモリセルアレイ1の1つのメモリセルの断面を示す断面図である。
図3に示すように、メモリセルM(M0〜Mn)は、浮遊ゲートFGと、制御ゲートCG(WL)と、拡散層42と、を有する。なお、制御ゲートCGは、ワード線WLと電気的に接続され、複数のメモリセルM0〜Mn間において共通となっている。
半導体基板に形成されたウェル(ここではpウェル)41には、メモリセルMのソース・ドレイン拡散層(ここではn+拡散層)となる拡散層42が形成されている。また、ウェル41の上にはゲート絶縁膜(トンネル絶縁膜)43を介して浮遊ゲートFGが形成されている。この浮遊ゲートFG上には、ゲート絶縁膜45を介して制御ゲートCGが形成されている。
このメモリセルMは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートFGに蓄えられる電荷量により決まる。浮遊ゲートFG中の電荷量は、ゲート絶縁膜43を通るトンネル電流で変化させることができる。
すなわち、ウェル41と拡散層(ソース拡散層/ドレイン拡散層)42とに対して、制御ゲートCGを十分高い電圧にすると、ゲート絶縁膜43を通して電子が浮遊ゲートFGに注入される。これにより、メモリセルMの閾値電圧が高くなる(例えば、記憶されるデータが2値の場合、書き込み状態に相当する)。
一方、制御ゲートCGに対して、ウェル41と拡散層(ソース拡散層/ドレイン拡散層)42とを十分高い電圧にすると、ゲート絶縁膜43を通して電子が浮遊ゲートFGから放出される。これにより、メモリセルMの閾値電圧が低くなる(例えば、記憶されるデータが2値の場合、消去状態に相当する)。
このように、メモリセルMは、浮遊ゲートFGに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
また、図4は、図2に示すメモリセルアレイ1のドレイン側選択MOSトランジスタSGDTr、ソース側選択MOSトランジスタSGSTrの断面を示す断面図である。
図4に示すように、ウェル41には、ドレイン側選択MOSトランジスタSGDTr、ソース側選択MOSトランジスタSGSTrのソース拡散層/ドレイン拡散層となる拡散層47が形成されている。また、ウェル41の上にはゲート絶縁膜48を介して制御ゲート49(SGS、SGD)が形成されている。
ここで、図5は、制御回路7の構成の一部と、メモリセルアレイ1の断面の一部の構成を示す図である。
図5に示すように、制御回路7は、低電圧発生用ポンプ回路(第1のポンプ回路)101と、高電圧発生用ポンプ回路(第2のポンプ回路)102と、ポンプ切替検知回路103と、消去パルス制御回路104と、発振器105と、出力端子106と、を有する。
出力端子106は、ウェルWell(p)、Well(n)に印加するための出力電圧(消去電圧)VERAを出力するようになっている。なお、出力端子106から出力される出力電圧(消去電圧)VERAは、図5では省略されているウェル制御回路10により、適宜制御されて、ウェルWell(p)、Well(n)に印加される。
低電圧発生用ポンプ回路101は、入力電圧(例えば、電源電圧)を昇圧して設定された電圧を出力端子106に出力するようになっている。
高電圧発生用ポンプ回路102は、入力電圧(例えば、電源電圧)を昇圧して設定された電圧を出力端子106に出力するようになっている。
この高電圧発生用ポンプ回路102は、低電圧発生用ポンプ回路101よりも高い電圧を出力可能になっている。一方、低電圧発生用ポンプ回路101は、この高電圧発生用ポンプ回路102よりも、出力電流が大きくなるように設定されている。
ポンプ切替検知回路103は、低電圧発生用ポンプ回路101または高電圧発生用ポンプ回路102の少なくとも何れか一方を昇圧動作させるためのアシスト信号VMASSISTを出力するようになっている。このポンプ切替検知回路103には、予め設定されたアシスト境界値Vaに応じたデジタル信号DACが入力される。
例えば、出力電圧VERAがアシスト境界値Va未満である場合には、ポンプ切替検知回路103は、アシスト信号VMASSISTにより、低電圧発生用ポンプ回路101を昇圧動作させて出力端子106に昇圧電圧を出力させる。一方、出力電圧VERAがアシスト境界値Va以上である場合には、ポンプ切替検知回路103は、アシスト信号VMASSISTにより、高電圧発生用ポンプ回路102を昇圧動作させて出力端子106に昇圧電圧を出力させる。
消去パルス制御回路104は、出力電圧VERAの目標電圧を設定するための設定値DACV、Δvera、tpulse、Snに基づいて、低電圧発生用ポンプ回路101および高電圧発生用ポンプ回路102の目標電圧を設定する。
なお、設定値DACVは、階段状に上昇させる出力電圧(消去電圧)VERAの目標電圧を設定(規定)するための値である。また、設定値Δveraは、階段状に上昇する出力電圧VERAの電位差ΔVERAを設定するための値である。また、設定値tpulseは、出力電圧VERAを最終的な目標電圧まで段階的に上昇させるときの1段当たりの期間を表す。また、設定値Snは、出力電圧VERAを段階的に上昇させるときの段の総数(段数)を表す。
また、これらの設定値DACV、Δvera、tpulse、Snは、例えば、ヒューズ素子等の不揮発性素子に記憶されている。
発振器105は、クロック信号clockを生成し、消去パルス制御回路104に供給するようになっている。
ここで、図6は、図5に示す消去パルス制御回路104の構成の一例を示すブロック図である。また、図7は、消去パルス制御回路104の各信号の信号波形の一例を示す波形図である。
図6に示すように、消去パルス制御回路104は、比較回路104aと、タイマー104bと、マルチプレクサ104cと、カウンタ104dと、比較回路104eと、加算器104fと、フリップフロップ回路(D型フリップフロップ回路)104gと、を有する。
タイマー104bは、クロック信号clockをカウントし、そのカウント値を出力する。このタイマー104bは、信号epulse(“High”レベル)によりリセットされる。
比較回路104aは、タイマー104bから出力されるカウント値とパルス時間tpulseとを比較し、一致した場合には、信号epulse(“High”レベル)を出力する。
カウンタ104dは、信号epulse(“High”レベル)をカウントし、そのカウント値epulse countを出力する。
比較回路104eは、設定値(段数)Snにカウント値epulse countが一致すると、ポンプ回路101、102の昇圧動作を停止するための信号Stを出力する。
例えば、段数Sn=3の場合は、カウント値epulse countが3のときの信号epulseの立ち下がりに同期して、信号Stを出力する。この信号Stに応じて、昇圧動作しているポンプ回路101、102が非活性化される。
マルチプレクサ104cは、信号epulseに応じて、設定値Δveraを出力する。
加算器104fは、制御値veraとマルチプレクサ104cから出力された設定値Δveraを加算し、出力する。
フリップフロップ回路104gは、C端子にクロック信号clockが入力され、D端子に加算器104fの演算結果(vera+Δvera)が入力される。そして、クロック信号clockに同期して、ラッチした値を制御値veraとして出力する。
なお、初期状態では、制御値veraは、初期値veraiに設定される。したがって、段数Sn=3の場合は、最終的に、制御値vera=初期値verai+設定値Δvera×2となる。なお、初期値veraiは、設定値DACVにより決まる値であり、最初の出力電圧VERA_INITに対応する。
ここで、図8は、図5に示す低電圧発生用ポンプ回路101の具体的な構成の一例を示す図である。また、図9は、低電圧用分圧回路101aに入力されるスイッチ信号SW1B、SW2Bと出力電圧VERAの信号波形を示す波形図である。なお、高電圧発生用ポンプ回路102の具体的な構成も図5に示す構成と同様であり、容易に構成することができる。
図8に示すように、低電圧発生用ポンプ回路101は、分圧回路101aと、アンプ回路101bと、発振器101cと、チャージポンプ101dと、トランジスタ101eと、を有する。
分圧回路101aは、抵抗値r0〜r3を有する抵抗と、トランジスタ101a1、101a2とを含み、出力電圧VERAを分圧した電圧を出力する。なお、制御値veraに応じたスイッチ信号SW1B、SW2Bでトランジスタ101a1、101a2のオン/オフが制御されることにより、この分圧回路101aの分圧比は、r0/(r0+r1)、r0/(r0+r1+r2)、r0/(r0+r1+r2+r3)のように制御される。
そして、アンプ回路101gは、基準電圧Vrefと分圧回路101aの出力とを比較し、この比較結果に応じたフラグ信号を出力する。
発振器101cは、このフラグ信号に応じて、チャージポンプ101dを活性化するためのクロック信号を出力する。
チャージポンプ101dは、このクロック信号により活性化され、入力電圧を昇圧して出力端子106に出力する。
トランジスタ101eは、リセット信号によりオンして、出力端子106の電位を接地電位にする。
この低電圧発生用ポンプ回路101の出力電圧VERAの目標値(目標電圧)は、スイッチ信号SW1B、SW2Bで分圧比が段階的に制御されることにより、段階的に制御される。
これにより、低電圧発生用ポンプ回路101の出力電圧VERAは、段階的に(例えば、Vref×r0/(r0+r1)、Vref×r0/(r0+r1+r2)、Vref×r0/(r0+r1+r2+r3))上昇するように制御される(図9)。なお、高電圧発生用ポンプ回路102も同様に制御される。
また、分圧回路101aは、低電圧発生用ポンプ回路101と高電圧発生用ポンプ回路102とにおいて共有になっていてもよい。
ここで、図10は、図5に示すポンプ切替検知回路103の回路構成の一例を示す回路図である。また、図11は、出力電圧(消去電圧)VERAと設定値DACVとの関係の一例を表す表である。
図10に示すように、ポンプ切替検知回路103は、分圧回路103aと、アンプ回路103bと、フリップフロップ回路(SR型フリップフロップ回路)103cと、論理回路103dと、を有する。
分圧回路103aは、出力電圧VERAを分圧した分圧電圧VMONを出力するようになっている。この分圧回路103aは、例えば、抵抗が可変である抵抗R1、R2を含む。この抵抗R1、R2で決まる分圧比は、アシスト境界値Vaに応じて、設定される。すなわち、例えば、基準電圧Vref=アシスト境界値Va×分圧比の関係が成立するように、設定される。なお、該分圧比は、抵抗R2/(抵抗R1+抵抗R2)で表される。
アンプ回路103bは、分圧電圧VMONと基準電圧Vrefとを比較し、この比較結果に応じたフラグ信号FLGを出力するようになっている。
フリップフロップ回路(SR型フリップフロップ回路)103cは、フラグ信号FLGがセット端子に入力され、且つ、動作を開始するためのイネーブル信号ENがリセット端子に入力される。
論理回路103dは、フリップフロップ回路103cの出力と、アシスト境界値Vaに応じたデジタル信号DACとを演算し得られたアシスト信号VMASSISTを出力するようになっている。
この論理回路103dは、デジタル信号DACおよびフリップフロップ回路103cの出力が入力されるNAND回路103d1と、このNAND回路103d1の出力が入力され、アシスト信号VMASSISTを出力するインバータ103d2と、を含む。
例えば、アシスト境界値Vaが14Vに設定されると、デジタル信号DACは、”High”レベルに設定される。また、既述のように、アシスト境界値Vaに応じて分圧回路103aの分圧比も設定される。
ここで、図12は、出力電圧(消去電圧)VERAと設定値DACVとの関係の一例を表す表である。図12に示すように、設定値DACVが3ビット<2:0>で表されている。例えば、アシスト境界値Vaが14Vに設定されると、出力電圧VERAの識別は、B<2>で可能になるので、ポンプ切替検知回路103に入力されるデジタル信号DACVはB<2>に対応することになる。
次に、以上のような構成を有する半導体記憶装置のメモリセルMの消去動作時の動作の一例について説明する。
先ず、出力電圧VERAの最初の出力電圧VERA_INITを設定値DACVにより設定する。アシスト境界値Vaの電圧レベルは予め設計段階で決めることができる。本実施例では、出力電圧VERA_INITが常にアシスト境界値Vaよりも高い場合である。例えば、アシスト境界値Vaを7Vとし、出力電圧VERA_INITを設定値DACV(図11)により14Vに設定すると、出力電圧VERAがアシスト境界値Va=7Vを超えたところで、検知回路出力が論理信号として切り替わり、デジタル信号DACが“High”レベルに設定される。
メモリセルMの消去動作時において、出力電圧VERAが予め設定されたアシスト境界値Va未満のときは、ポンプ切替検知回路103が、アシスト信号VMASSIST(“High”レベル)により、低電圧発生用ポンプ回路101を昇圧動作させて出力端子106に昇圧電圧を出力さる。
ここで、ポンプ切替検知回路103のアンプ回路103bが出力するフラグ信号FLGは、アンプ回路103bが不定状態(disable)の時は“High”レベルになるように設定されている。すなわち、出力電圧VERAの昇圧時、アシスト境界値Vaに未到達時は“High”レベル、アシスト境界値Vaに到達時には“Low”レベルとなるように制御さる。
このように、昇圧初期、出力電圧VERAはアシスト境界値Vaに到達していないため、フラグ信号FLGは“High”レベルとなってアシスト信号VMASSISTは“High”レベルとなり、低電圧発生用ポンプ回路101が動作するように設定されている。
一方、出力電圧VERAがアシスト境界値以上になると、アンプ回路103bが出力するフラグ信号FLGが“Low”レベルとなる。これにより、ポンプ切替検知回路103が、アシスト信号VMASSIST(“Low”レベル)を出力する。このアシスト信号VMASSISTに応じて、低電圧発生用ポンプ回路101が非活性化されて昇圧動作を停止し、高電圧発生用ポンプ回路102が活性化され昇圧動作を開始する。
このように発生させる電圧に応じて複数のポンプ回路を切り替える制御を行うことにより、電力効率の良い昇圧を実現できる。
また、並行して、消去パルス制御回路104が、既述のように、設定値DACV、Δvera、tpulse、Snに基づいて、低電圧発生用ポンプ回路101および高電圧発生用ポンプ回路102の前記目標電圧が段階的に上昇するように設定する。
これにより、活性化している低電圧発生用ポンプ回路101または高電圧発生用ポンプ回路102から出力され段階的に上昇する出力電圧VERAが、出力端子106からウェルWell(p)、Well(n)に印加される。
なお、メモリセルMの消去動作時において、浮遊ゲートFG上に絶縁膜を介して形成されたメモリセルMの制御ゲートCGの電位は、例えば、固定電位(接地電位)に設定される。
これにより、ウェルWell(p)、Well(n)に段階的に上昇する消去電圧VERAが印加されることで、浮遊ゲートFGよりもウェルWell(p)、Well(n)が高電位となる。したがって、浮遊ゲートFGに蓄積された電荷がトンネル絶縁膜を介してウェルWell(p)、Well(n)に流れる(メモリセルMに記憶されたデータが消去される)。
ここで、図13は、出力電圧VERAの階段数が1の場合における出力電圧VERAの波形とアシスト境界値Vaとを示す図である。また、図14は、出力電圧VERAの階段数が2の場合における出力電圧VERAの波形とアシスト境界値Vaとを示す図である。図13、図14に示すように、ポンプ切替検知回路103は、アシスト境界値Vaを境に、低電圧発生用ポンプ回路101と高電圧発生用ポンプ回路102とを切り替えることができる。
図14のように、出力電圧(消去電圧)VERAを階段状に上昇させることで得られる効果について以下説明する。一般に、消去対象となる複数のメモリセルMの閾値には、バラツキがある。閾値が最も高いメモリセルMの浮遊ゲートFGには、電子が多く蓄積されている状態である。このようなメモリセルMには、消去時に最も高い電界がトンネル絶縁膜にかかり、一方、閾値が最も低いメモリセルMには、消去時に最も低い電界がかかることになる。
従って、消去速度を高めるためには、最も電界が低いメモリセルMに合わせて、消去電圧を設定することが必要になる。トンネル絶縁膜の薄いメモリセルMには、最も高い電界がかかることになる。これにより、消去の遅いメモリセルMによって、消去の早いメモリセルMに過剰な電界ストレスが常にかかることになってしまう。すなわち、書き込み/消去を繰り返していくと、消去の早いメモリセルMは、消去の遅いメモリセルMよりも早く劣化していくと考えられる。
一方、本実施例に係る半導体記憶装置は、消去時にウェルに印加される出力電圧(消去電圧)VERAを階段状に上昇させている。これにより、消去の早いメモリセルMについて、トンネル絶縁膜に印加される電界の強度が小さくなり、トンネル酸化膜中の欠陥の発生を抑制することができる。以上のように、本実施例に係る半導体記憶装置によれば、書き込み/消去の繰り返しによる信頼性の低下を抑制することができる。
なお、階段状に上昇する出力電圧(消去電圧)VERAによる1回目の消去動作の後、メモリセルMが十分に消去されているかどうかを確認する読み出し動作(ベリファイ読み出し)を行い、十分に消去できていない場合には、更に、階段状に上昇する出力電圧(消去電圧)VERAによる2回目の消去動作を実施するとしても良い。ここで、消去時間を短縮するために、初期値veraiの設定を変えることで、2回目の消去動作における出力電圧(消去電圧)VERAの初期電圧が、1回目の消去動作における初期電圧よりも高くなるように設定しても良い。
同様に、階段状に上昇する出力電圧(消去電圧)VERAによる2回目の消去動作の後、メモリセルMが十分に消去されていなければ、階段状に上昇する出力電圧(消去電圧)VERAによる3回目の消去が動作を実施するとしても良い。また、N(Nは2以上の自然数)回目の消去動作における段数は、N−1回目の消去動作における段数より小さくても良い。例えば、階段状に上昇する出力電圧(消去電圧)VERAによる1回目の消去動作の後、2回目以降の消去動作においては、出力電圧(消去電圧)VERAの段数は1段であっても良い。
また、アシスト境界値Vaの設定は、出力電圧VERAの立ち上り時間を短くするために、2段階昇圧でポンプ回路を切り替えるためにある。1段目は低出力電圧かつ大出力電流の 特性を持ったポンプ回路を使い、予め設定されたアシスト境界値Vaを越えたら、高出力電圧かつ小出力電流の特性を持ったポンプ回路を作動させる。このとき、出力電圧VERAがアシスト境界値Va未満の 場合には、高電圧用ポンプ回路を、低電圧用ポンプ回路と一緒に動かす、あるいは独立に制御しても構わない。同様に、出力電圧VERAがアシスト境界値Va以上の場合には、低電圧用ポンプ回路を独立に制御しても構わない。
図15は、出力電圧VERAの階段数が6の場合における出力電圧VERAの波形とアシスト境界値Vaとを示す図である。例えば、実施例1のポンプ切替検知回路103では、アシスト境界値Vaに出力電圧VERAが到達するまでに、一度、フラグ信号FLGが反応し、“Low”レベルになると、フリップフロップ回路103cがリセットされる。その後に、出力電圧VERAを昇圧しても、アシスト信号VMASSISTが“Low”レベルのままとなり、アシスト機能が効かなくなる。例えば、1段目でフラグ信号FLGが“Low”レベルになってしまうと、アシスト境界値Vaまで高電圧発生用ポンプ回路で昇圧することとなり、電力効率の悪化を招く。
そこで、本実施例2では、このような点を改善する構成について説明する。ここで、図16は、制御回路7の構成の一部と、メモリセルアレイ1の断面の一部の構成を示す図である。なお、図16において、図5と同じ符号が示す構成は、実施例1と同様の構成である。
図16に示すように、制御回路7は、低電圧発生用ポンプ回路(第1のポンプ回路)101と、高電圧発生用ポンプ回路(第2のポンプ回路)102と、ポンプ切替検知回路103と、消去パルス制御回路104と、発振器105と、出力端子106と、を有する。すなわち、図16の全体的な構成は、実施例1と同様である。
ポンプ切替検知回路103は、実施例1と同様に、低電圧発生用ポンプ回路101または高電圧発生用ポンプ回路102の少なくとも何れか一方を昇圧動作させるためのアシスト信号VMASSISTを出力するようになっている。このポンプ切替検知回路103は、予め設定されたアシスト境界値Vaに応じたデジタル信号DACsが入力される。このデジタル信号DACsが、実施例1と異なる。なお、このデジタル信号DACsは、例えば、ROMヒューズに記憶された3ビットデータをデコード回路(図示せず)がデコードすることにより生成される。
そして、実施例1と同様に、出力電圧VERAがアシスト境界値Va未満である場合には、このポンプ切替検知回路103は、アシスト信号VMASSISTにより、低電圧発生用ポンプ回路101を昇圧動作させて出力端子106に昇圧電圧を出力させる。一方、出力電圧VERAがアシスト境界値Va以上である場合には、ポンプ切替検知回路103は、アシスト信号VMASSISTにより、高電圧発生用ポンプ回路102を昇圧動作させて出力端子106に昇圧電圧を出力させる。
ここで、図17は、図16に示すポンプ切替検知回路103の回路構成の一例を示す回路図である。また、図18は、出力電圧(消去電圧)VERAと設定値DACVとの関係の一例を表す表である。なお、図17において、図10と同じ符号が示す構成は、実施例1と同様である。
図17に示すように、ポンプ切替検知回路103は、分圧回路103aと、アンプ回路103bと、フリップフロップ回路(SR型フリップフロップ回路)103cと、論理回路103d〜103fと、インバータ103gと、を有する。すなわち、実施例2のポンプ切替検知回路103は、実施例1の構成と比較して、論理回路103e、103f、インバータ103gが追加されている。
インバータ103gは、デジタル信号DACsが入力され、このデジタル信号DACsを反転したデジタル信号bDACsを出力するようになっている。
論理回路103dは、フリップフロップ回路103cの出力とアシスト境界値Vaに応じたデジタル信号bDACsとを演算し得られた信号VMASSIST1を出力するようになっている。
この論理回路103dは、デジタル信号bDACsおよびフリップフロップ回路103cの出力が入力されるNAND回路103d1と、このNAND回路103d1の出力が入力され、信号VMASSIST1を出力するインバータ103d2と、を含む。
論理回路103eは、イネーブル信号ENとデジタル信号DACsとを演算し得られた信号VMASSIST2を出力するようになっている。
この論理回路103eは、デジタル信号DACsおよびフリップフロップ回路103cの出力が入力されるNAND回路103e1と、このNAND回路103e1の出力が入力され、信号VMASSIST2を出力するインバータ103e2と、を含む。
論理回路103fは、論理回路103dの出力信号VMASSIST1と論理回路103eの出力信号VMASSIST2とを演算して得られたアシスト信号VNASSIST を出力するようになっている。
この論理回路103fは、インバータ103d2の出力およびインバータ103e2の出力が入力され、これらの信号を演算して得られたアシスト信号VMASSISTを出力するOR回路103fを含む。
例えば、アシスト境界値Vaが14Vに設定されると、デジタル信号DACsは、“Low”レベルに設定される。また、既述のように、アシスト境界値Vaに応じて分圧回路103aの分圧比も設定される。
次に、以上のような構成を有する半導体記憶装置のメモリセルMの消去動作時の動作の一例について説明する。
先ず、出力電圧VERAの目標電圧を決めるため設定値DACV、Sn、Δveraが設定され、その信号をアナログ回路内でデコードしアシスト境界値Vaを決める。例えば、既述のように、アシスト境界値Vaを14Vに設定すると、デジタル信号DACsが“Low”レベルに設定される。
メモリセルMの消去動作時において、出力電圧VERAが予め設定されたアシスト境界値Va未満のときは、ポンプ切替検知回路103が、アシスト信号VMASSIST(“High”レベル)により、低電圧発生用ポンプ回路101を昇圧動作させて出力端子106に昇圧電圧を出力さる。
すなわち、出力電圧VERAが12v以下の場合には、信号VMASSIST2が”High”レベルとなり、アシスト信号VMASSISTも”High”レベルとなる。一方、出力電圧VERAが14v以上では信号VMASSIST1が”High”レベルとなりアシスト信号VMASSISTが”High”レベルとなる。これにより、図15に示す場合でも、アシスト境界値Vaまでは低電圧発生用ポンプ回路101で昇圧することが可能となる。このような制御を行うことにより、電力効率をさらに向上することができる。
また、実施例1と同様に、並行して、消去パルス制御回路104が、既述のように、設定値DACV、Δvera、tpulse、Snに基づいて、低電圧発生用ポンプ回路101および高電圧発生用ポンプ回路102の前記目標電圧が段階的に上昇するように設定する。
これにより、ウェルWell(p)、Well(n)に段階的に上昇する消去電圧VERAが印加されることで、浮遊ゲートFGよりもウェルWell(p)、Well(n)が高電位となる。したがって、浮遊ゲートFGに蓄積された電荷がトンネル絶縁膜を介してウェルWell(p)、Well(n)に流れる(メモリセルMに記憶されたデータが消去される)。
以上により、トンネル絶縁膜に印加される電界の強度が小さくなり、トンネル酸化膜中の欠陥の発生を抑制することができる。従って、書き込み/消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供することができる。
1 メモリセルアレイ
2 ビット線制御回路
3 カラムデコーダ
4 データ入出力バッファ
5 データ入出力端子
6 ロウデコーダ
7 制御回路
8 制御信号入力端子
9 ソース線制御回路
10 ウェル制御回路
100 半導体記憶装置
101 低電圧発生用ポンプ回路
102 高電圧発生用ポンプ回路
101 ポンプ切替検知回路
104 消去パルス制御回路
105 発振器
2 ビット線制御回路
3 カラムデコーダ
4 データ入出力バッファ
5 データ入出力端子
6 ロウデコーダ
7 制御回路
8 制御信号入力端子
9 ソース線制御回路
10 ウェル制御回路
100 半導体記憶装置
101 低電圧発生用ポンプ回路
102 高電圧発生用ポンプ回路
101 ポンプ切替検知回路
104 消去パルス制御回路
105 発振器
Claims (10)
- ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第1のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第1のポンプ回路よりも高い電圧を出力可能な第2のポンプ回路と、
前記第1のポンプ回路または前記第2のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第1のポンプ回路および前記第2のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第1のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第2のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第1のポンプ回路および前記第2のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第1のポンプ回路または前記第2のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加する
ことを特徴とする半導体記憶装置。 - 前記ポンプ切替検知回路は、
前記アシスト境界値に応じて、分圧比が設定され、前記消去電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じたフラグ信号を出力するアンプ回路と、
前記フラグ信号がセット端子に入力され、且つ、動作を開始するためのイネーブル信号がリセット端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力と、前記アシスト境界値に応じたデジタル信号とを演算し得られた前記アシスト信号を出力する論理回路と、を有する
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記ポンプ切替検知回路は、
前記アシスト境界値に応じて、分圧比が設定され、前記消去電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じたフラグ信号を出力するアンプ回路と、
前記フラグ信号がセット端子に入力され、且つ、動作を開始するためのイネーブル信号がリセット端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力と前記アシスト境界値に応じた第1のデジタル信号とを演算し得られた信号を出力する第1の論理回路と、
前記イネーブル信号と前記第1のデジタル信号を反転した第2のデジタル信号とを演算し得られた信号を出力する第2の論理回路と、
前記第1の論理回路の出力と前記第2の論理回路の出力とを演算して得られた前記アシスト信号を出力する第3の論理回路と、を有する
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記論理回路は、
前記デジタル信号および前記フリップフロップ回路の出力が入力されるNAND回路と、
前記NAND回路の出力が入力され、前記アシスト信号を出力するインバータと、を含むことを特徴とする請求項2に記載の半導体集積回路。 - 前記第1の論理回路は、
前記第1のデジタル信号および前記フリップフロップ回路の出力が入力される第1のNAND回路と、
前記第1のNAND回路の出力が入力される第1のインバータと、を含み、
前記第2の論理回路は、
前記第2のデジタル信号および前記イネーブル信号が入力される第2のNAND回路と、
前記第2のNAND回路の出力が入力される第2のインバータと、を含み、
前記第3の論理回路は、
前記第1のインバータの出力および前記第2のインバータの出力が入力され、前記アシスト信号を出力するOR回路を含む
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記第1のポンプ回路は、前記第2のポンプ回路よりも、出力電流が大きいことを特徴とする請求項1ないし5のいずれか一項に記載の半導体記憶装置。
- 前記メモリセルの消去動作において、
前記浮遊ゲート上に絶縁膜を介して形成された前記メモリセルの制御ゲートの電位を固定電位にする
ことを特徴とする請求項1ないし6のいずれか一項に記載の半導体記憶装置。 - 前記固定電位は、接地電位であることを特徴とする請求項7に記載の半導体記憶装置。
- 前記半導体記憶装置は、NAND型フラッシュメモリであることを特徴とする請求項1ないし8のいずれか一項に記載の半導体記憶装置。
- 前記消去パルス制御回路は、
クロック信号をカウントし、第1のカウント値を出力するタイマーと、
前記第1のカウント値と規定のパルス時間とを比較し、一致した場合には、第1の信号を出力する第1の比較回路と、
前記第1の信号をカウントし第2のカウント値を出力するカウンタと、
規定の段数に前記第2のカウント値が一致すると、前記第1、第2のポンプ回路の昇圧動作を停止するための第2の信号を出力する第2の比較回路と、
前記第1の信号に応じて、第1の設定値を出力するマルチプレクサと、
前記目標電圧を制御するための制御値と前記マルチプレクサから出力された前記第1の設定値を加算し、出力する加算器と、
C端子にクロック信号が入力され、D端子に前記加算器の演算結果が入力され、クロック信号に同期して、ラッチした値を前記制御値として出力するフリップフロップ回路と、を有する
ことを特徴とする請求項1に記載の半導体記憶装置。
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