JP2011165278A

JP2011165278A - 半導体装置及びその制御方法

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Publication number: JP2011165278A
Application number: JP2010028109A
Authority: JP
Inventors: Yasuhiro Shiino; 泰洋椎野; Sakanobu Takahashi; 栄悦高橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2011-08-25
Anticipated expiration: 2030-02-10
Also published as: JP5238734B2

Abstract

【課題】最適な消去動作を行うことが可能な信頼性の高い半導体装置を提供する。
【解決手段】直列接続された複数の不揮発性メモリセルからなるメモリストリング及びメモリストリングの両端の不揮発性メモリセルに接続された複数の選択トランジスタを含むＮＡＮＤセルユニット１０と、複数の不揮発性メモリセルの制御ゲート電極にそれぞれ接続された複数のワード線ＷＬｎと、ＮＡＮＤセルユニットの一端に接続されたビット線ＢＬと、ＮＡＮＤセルユニットの他端に接続されたソース線ＳＬと、メモリストリングの少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧がメモリストリングの他の不揮発性メモリセルに対するプリプログラム電圧と異なるように制御する制御部４０とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリでは、消去動作を行う前の各不揮発性メモリセルの閾値のばらつきを抑えることが望ましい。そのため、消去動作を行う前にプリプログラムと呼ばれる弱書き込みを行うことが提案されている（例えば、特許文献１参照）。このプリプログラムでは、ＮＡＮＤセルユニットのメモリストリングを構成する全ての不揮発性メモリセルに対して同一の電圧が印加される。

しかしながら、半導体装置の微細化に伴い、メモリストリングを構成する全ての不揮発性メモリセルの閾値を一定範囲内に収めることが難しくなってくる。特に、メモリストリングの両端の不揮発性メモリセルには選択トランジスタが接続されているため、メモリストリングの両端の不揮発性メモリセルの閾値は他の不揮発性メモリセルの閾値と大きく異なるおそれがある。そのため、最適な消去動作を行うことが困難になり、信頼性の高い不揮発性半導体メモリが得られないという問題がある。

特開平１１−１７６１７５号公報

本発明は、最適な消去動作を行うことが可能な信頼性の高い半導体装置を提供することを目的としている。

本発明の第１の視点に係る半導体装置は、直列接続された複数の不揮発性メモリセルからなるメモリストリング及び前記メモリストリングの両端の不揮発性メモリセルに接続された複数の選択トランジスタを含むＮＡＮＤセルユニットと、前記複数の不揮発性メモリセルの制御ゲート電極にそれぞれ接続された複数のワード線と、前記ＮＡＮＤセルユニットの一端に接続されたビット線と、前記ＮＡＮＤセルユニットの他端に接続されたソース線と、前記メモリストリングの少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧が前記メモリストリングの他の不揮発性メモリセルに対するプリプログラム電圧と異なるように制御する制御部と、を備える。

本発明の第２の視点に係る半導体装置の制御方法は、直列接続された複数の不揮発性メモリセルからなるメモリストリング及び前記メモリストリングの両端の不揮発性メモリセルに接続された複数の選択トランジスタを含むＮＡＮＤセルユニットと、前記複数の不揮発性メモリセルの制御ゲート電極にそれぞれ接続された複数のワード線と、前記ＮＡＮＤセルユニットの一端に接続されたビット線と、前記ＮＡＮＤセルユニットの他端に接続されたソース線と、を備えた半導体装置の制御方法であって、前記メモリストリングの少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧が前記メモリストリングの他の不揮発性メモリセルに対するプリプログラム電圧と異なるように制御する。

本発明によれば、最適な消去動作を行うことが可能な信頼性の高い半導体装置を提供することができる。

本発明の実施形態に係る半導体装置の基本的な構成を示した図である。本発明の実施形態に係る半導体装置の制御部の基本的な構成を示したブロック図である。本発明の実施形態の動作を示したフローチャートである。プリプログラムの概念について示した説明図である。本発明の実施形態の比較例のプリプログラムについて示した図である。本発明の実施形態のプリプログラムについて示した図である。本発明の実施形態の第１の変更例の動作を示したフローチャートである。本発明の実施形態の第２の変更例の動作を示したフローチャートである。本発明の実施形態の第３の変更例の動作を示したフローチャートである。本発明の実施形態の第４の変更例の動作を示したフローチャートである。

以下、本発明の実施形態を図面を参照して説明する。

図１は、本発明の実施形態に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）の基本的な構成を示した図である。

ＮＡＮＤセルユニット１０は、ソース側選択トランジスタＳＴＳ、ドレイン側選択トランジスタＳＴＤ、ダミー不揮発性メモリセル（以下、単にダミーメモリセルと呼ぶ場合もある）ＤＭＣ、及び実際の記憶動作に用いられる不揮発性メモリセル（以下、単にメモリセルと呼ぶ場合もある）ＭＣｎ（ｎ＝０〜３１）を含んでいる。ダミーメモリセルＤＭＣ及びメモリセルＭＣｎは直列接続されてメモリストリングを構成している。選択トランジスタＳＴＳ及びＳＴＤはそれぞれ、メモリストリングの両端のメモリセル（ダミーメモリセルＤＭＣ）に接続されている。複数のＮＡＮＤセルユニット１０が行列状に配列してメモリセルアレイが構成されている。

各不揮発性メモリセル（ダミーメモリセルＤＭＣ及びメモリセルＭＣｎ）は、半導体基板（シリコン基板）上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された浮遊ゲート電極（電荷蓄積層）と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを含んでいる。そして、隣接する不揮発性メモリセル同士でソース／ドレイン領域を共有している。半導体基板からトンネル絶縁膜を介して浮遊ゲート電極に電荷を注入する、或いは浮遊ゲート電極からトンネル絶縁膜を介して半導体基板に電荷を放出することで、書き込み動作及び消去動作が行われる。なお、不揮発性メモリセルは２値メモリでもよいし多値メモリでもよい。

図１のＸ方向（ワード線方向）に配列したメモリセルＭＣｎの制御ゲート電極は、ワード線ＷＬｎ（ｎ＝０〜３１）によって共通接続されている。また、Ｘ方向に配列したダミーメモリセルＤＭＣの制御ゲート電極は、ダミーワード線ＤＷＬによって共通接続されている。また、Ｘ方向に配列したソース側選択トランジスタＳＴＳのゲート電極は、選択ゲート線ＳＧＳによって共通接続され、Ｘ方向に配列したドレイン側選択トランジスタＳＴＤのゲート電極は、選択ゲート線ＳＧＤによって共通接続されている。

ドレイン側選択トランジスタＳＴＤのドレイン領域には、ビット線コンタクトＢＬＣを介してＹ方向（ビット線方向）に延伸したビット線ＢＬが接続されている。また、ソース側選択トランジスタＳＴＳのソース領域には、Ｘ方向に延伸したソース線ＳＬが接続されている。

ワード線ＷＬｎ、ダミーワード線ＤＷＬ、選択ゲート線ＳＧＳ及びＳＧＤには、ロウデコーダ／ドライバ回路２０が接続されている。このロウデコーダ／ドライバ回路２０によって、ワード線ＷＬｎ、ダミーワード線ＤＷＬ、選択ゲート線ＳＧＳ及びＳＧＤの選択及び駆動が行われる。

ビット線ＢＬには、センスアンプ（ＳＡ）回路３０が接続されている。このセンスアンプ回路３０は、セルデータの読み出し、書き込み及び消去等の動作に用いられる。また、このセンスアンプ回路３０は、後述するプリプログラム動作やソフトプログラム動作にも用いられる。

ロウデコーダ／ドライバ回路２０及びセンスアンプ回路３０には、制御部（制御回路）４０が接続されている。図２は、制御部４０の基本的な構成を示したブロック図である。制御部４０には、プリプログラム部４１、ソフトプログラム部４２、消去部４３及びベリファイ部４４が含まれており、後述するプリプログラム動作、ソフトプログラム動作、消去動作及び各種ベリファイ動作の制御が行われる。

図３は、本実施形態の動作を示したフローチャートである。

まず、プリプログラムを行う（Ｓ１１）。すなわち、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対して消去動作を行う前に、各メモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）の閾値を一定範囲内に収めるための予備的な書き込み（弱書き込み）を各メモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）に対して行う。プリプログラムの実行回数Ｎの指定は、例えばＲＯＭフューズに格納された制御データにしたがって行うことができる。以下、本実施形態のプリプログラムについて説明する。

図４は、プリプログラムの概念について示した説明図である。図に示した例では、４値の不揮発性メモリを想定している。各メモリセルにプリプログラム電圧を印加することで、プリプログラム後に閾値分布が一定範囲内に収められる。これにより、各メモリセルの消去を最適に行うことが可能となる。

図５は、本実施形態の比較例のプリプログラムについて示した図である。図５（ａ）は回路構成を示した図であり、図５（ｂ）はプリプログラム後の閾値分布を示した図である。本比較例では、図５（ａ）に示すように、ワード線ＷＬｎ及びダミーワード線ＤＷＬに同一のプリプログラム電圧Ｖp1（例えば１０Ｖ）を印加している。

メモリストリングの両端のメモリセル（ダミーメモリセルＤＭＣ）には選択トランジスタＳＴＳ及びＳＴＤが接続されている。そのため、半導体装置が微細化されると、ダミーメモリセルＤＭＣは選択トランジスタＳＴＳ及びＳＴＤの影響を受け、ダミーメモリセルＤＭＣの閾値は他のメモリセルＭＣ０〜ＭＣ３１の閾値と大きく異なるおそれがある。図５（ｂ）に示した例では、ダミーメモリセルＤＭＣの閾値が他のメモリセルＭＣ０〜ＭＣ３１の閾値よりも高くなっている。なお、ダミーメモリセルＤＭＣの閾値が他のメモリセルＭＣ０〜ＭＣ３１の閾値よりも高くなる現象は、書き込み及び消去を繰り返し行った後に見られる。書き込み及び消去を繰り返し行う前の初期状態では逆に、ダミーメモリセルＤＭＣの閾値が他のメモリセルＭＣ０〜ＭＣ３１の閾値よりも低くなる現象が見られる。このように、プリプログラムを行った後、メモリストリングの両端のメモリセル（本実施形態ではダミーメモリセルＤＭＣ）の閾値が他のメモリセル（本実施形態ではメモリセルＭＣ０〜ＭＣ３１）の閾値と大きく異なる場合がある。このような状況が生じると、メモリストリング内の全てのメモリセル（ダミーメモリセルＤＭＣ及びメモリセルＭＣ０〜ＭＣ３１）の閾値を一定範囲内に収めることができなくなり、最適な消去動作を行うことが困難になる。

図６は、本実施形態のプリプログラムについて示した図である。図６（ａ）は回路構成を示した図であり、図６（ｂ）はプリプログラム後の閾値分布を示した図である。本実施形態では、図６（ａ）に示すように、ワード線ＷＬｎにプリプログラム電圧Ｖp1（例えば１０Ｖ）を印加し、ダミーワード線ＤＷＬにはプリプログラム電圧Ｖp2（例えば９Ｖ）を印加している。

このように、メモリストリングの両端のメモリセル（本実施形態ではダミーメモリセルＤＭＣ）に他のメモリセル（本実施形態ではメモリセルＭＣ０〜ＭＣ３１）とは異なったプリプログラム電圧を印加している。具体的には、ダミーメモリセルＤＭＣの閾値がメモリセルＭＣ０〜ＭＣ３１の閾値と同等になるようなプリプログラム電圧を印加している。これにより、図６（ｂ）に示すように、プリプログラムを行った後、メモリストリング内の全てのメモリセル（ダミーメモリセルＤＭＣ及びメモリセルＭＣ０〜ＭＣ３１）の閾値をほぼ同等にすることができる。すなわち、メモリストリング内の全てのメモリセルの閾値を一定範囲内に収めることができる。その結果、確実な消去動作を行うことが可能となる。

なお、先に述べたように、書き込み及び消去を繰り返し行った後は、メモリストリングの両端のメモリセル（本実施形態ではダミーメモリセルＤＭＣ）の閾値が他のメモリセル（本実施形態ではメモリセルＭＣ０〜ＭＣ３１）の閾値よりも高くなり、書き込み及び消去を繰り返し行う前の初期状態では逆に、メモリストリングの両端のメモリセルの閾値が他のメモリセルの閾値よりも低くなる。すなわち、書き込み及び消去の回数が増すにつれて、メモリストリングの両端のメモリセルの閾値がしだいに変動する。したがって、メモリストリングの両端のメモリセルの閾値の変動に応じて、プリプログラム電圧は変更可能であることが好ましい。

具体的には、書き込み及び消去の総回数をカウントしておき（例えば、制御部４０内にカウンターを設けておく）、カウント数に応じてプリプログラム電圧を変更する。すなわち、カウント数に応じて最適なプリプログラム電圧を設定する。具体的には、初期状態からの書き込み及び消去回数と閾値の変動量との関係を予め求めておき、その関係を制御部４０内のテーブルに設定しておく。そして、テーブルを参照して最適なプリプログラム電圧を設定する。

また、書き込み動作時のループ回数（ステップアップ回数）や消去動作時のループ回数（ステップアップ回数）等のデータを記憶しておき、これらのデータに基づいてセルの劣化度合いを判定して、プリプログラム電圧を変更してもよい。

次に、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対して消去パルス印加動作を行う（Ｓ１２）。すなわち、メモリストリング内の全てのメモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）に対して同一の消去パルス電圧を印加する。本実施形態では、メモリストリング内の全てのメモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）の閾値が一定範囲内に収まっているため、最適な消去動作を行うことができる。

消去動作を行った後、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対してベリファイを行う（Ｓ１３）。続いて、ベリファイを行った結果、所定の条件が満たされているか否かを判断する（Ｓ１４）。具体的には、全てのメモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）の消去が適正に行われたか否かを判断する。所定の条件が満たされていない場合には、Ｓ１２のステップに戻り、再度消去動作を行う。

所定の条件が満たされている場合には、消去動作及びそれに続く一連の動作が終了する。

以上のように、本実施形態では、メモリストリングの両端のメモリセルに他のメモリセルとは異なったプリプログラム電圧を印加している。これにより、プリプログラムを行った後、メモリストリング内の全てのメモリセルの閾値を一定範囲内に収めることができる。その結果、最適な消去動作を行うことができ、信頼性の高い半導体装置（不揮発性半導体メモリ）を得ることが可能となる。

図７は、本実施形態の第１の変更例の動作を示したフローチャートである。なお、基本的な動作は図３に示した動作と同様であり、図３ですでに述べた事項については説明を省略する。

本変更例では、プリプログラムを行った後、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対してベリファイを行う（Ｓ２１）。そして、ベリファイを行った結果、所定の条件が満たされているか否かを判断する。具体的には、メモリストリング内の全てのメモリセル（ダミーメモリセルＤＭＣ及びメモリセルＭＣ０〜ＭＣ３１）の閾値が一定範囲内に収まっているか否かを判断する。所定の条件が満たされていない場合には、Ｓ１１のステップに戻り、再度プリプログラムを行う。

なお、メモリストリングの両端のメモリセル（本実施形態ではダミーメモリセルＤＭＣ）に対してのみベリファイを行ってもよい。すでに述べたことからわかるように、メモリストリングの両端のメモリセルの閾値の変動が大きい。そのため、メモリストリングの両端のメモリセルに対してのみベリファイを行っても、ある程度適正なベリファイ結果が得られると考えられる。このように、メモリストリングの両端のメモリセルに対してのみベリファイを行うことにより、ベリファイ時間を短縮することが可能である。

プリプログラム後のベリファイを行った結果、所定の条件が満たされていると判断された場合には、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対して消去パルス印加動作を行う（Ｓ１２）。以後の動作は、図３に示したフローチャートと同様である。

図８は、本実施形態の第２の変更例の動作を示したフローチャートである。なお、基本的な動作は図３及び図７に示した動作と同様であり、図３及び図７ですでに述べた事項については説明を省略する。

本変更例では、プリプログラムを行う前に、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対してプリ・プリプログラムベリファイを行う（Ｓ３１）。具体的には、プリプログラムを行う前にメモリストリングの両端のメモリセルの閾値を測定し、その測定結果に応じてプリプログラム電圧を変更する。すなわち、測定結果に応じて最適なプリプログラム電圧を設定する。なお、異なるベリファイレベルでプリ・プリプログラムベリファイを行い、より正確に閾値判定を行ってもよい。すなわち、プリ・プリプログラムベリファイを２回以上行ってもよい。以後の動作は、図７に示したフローチャートと同様である。

図９は、本実施形態の第３の変更例の動作を示したフローチャートである。なお、基本的な動作は図３、図７及び図８に示した動作と同様であり、図３、図７及び図８ですでに述べた事項については説明を省略する。

本変更例では、プリプログラムを行う前に、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対してプリ・プリプログラムベリファイを行う（Ｓ３１）。続いて、ベリファイを行った結果、所定の条件が満たされているか否か、すなわちプリプログラムを行う必要があるかないかを判断する（Ｓ４１）。具体的には、メモリストリング内の全てのメモリセル（ダミーメモリセルＤＭＣ及びメモリセルＭＣｎ）の閾値が一定範囲内に収まっているか否かを判断する。所定の条件が満たされていると判断された場合には、プリプログラムを行わずにＳ１２ステップへ移行する。プリプログラム（Ｓ１１）以後の動作は、図７に示したフローチャートと同様である。

本変更例では、余計なプリプログラムによる書き込みストレスを抑制することができ、また、余計なプリプログラムによる時間ロスを抑制することができる。

図１０は、本実施形態の第４の変更例の動作を示したフローチャートである。なお、基本的な動作は図３に示した動作と同様であり、図３ですでに述べた事項については説明を省略する。なお、第１〜第３の変更例で述べた事項を組み合わせてもよい。

本変更例では、図３と同様にしてＳ１４のステップまでを行った後、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対してソフトプログラムパルス印加動作を行う（Ｓ５１）。すなわち、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対して消去動作を行った後に、各メモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）の閾値をより狭い一定範囲内に収めるための予備的な書き込み（弱書き込み）を各メモリセル（メモリセルＭＣｎ及びダミーメモリセルＤＭＣ）に対して行う。

ソフトプログラムを行った後、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対して第１のソフトプログラムベリファイを行う（Ｓ５２）。続いて、ベリファイを行った結果、所定の条件が満たされているか否かを判断する（Ｓ５３）。具体的には、ソフトプログラムが適正に行われていないストリングがあるか否かを判断する。所定の条件が満たされていない場合には、Ｓ５１のステップに戻り、再度ソフトプログラムを行う。

第１のソフトプログラムベリファイを行った結果、所定の条件が満たされていると判断された場合には、メモリセルＭＣｎ及びダミーメモリセルＤＭＣに対して第２のソフトプログラムベリファイを行う（Ｓ５４）。続いて、ベリファイを行った結果、所定の条件が満たされているか否かを判断する（Ｓ５５）。具体的には、ソフトプログラムが適正に行われていないビット数が基準値よりも少ないか否かを判断する。所定の条件が満たされていない場合には、Ｓ１２のステップに戻り、再度消去動作を行う。所定の条件が満たされている場合には、一連の動作が終了する。

なお、上述した実施形態では、メモリストリングの両端のメモリセルを実際の記憶動作には用いないダミーメモリセルとしたが、ダミーメモリセルとはせずに実際の記憶動作には用いるメモリセルとしてもよい。この場合にも、上述した効果と同様の効果を得ることが可能である。

また、上述した実施形態では、メモリストリングの最端部のメモリセルのみに他のメモリセルとは異なったプリプログラム電圧を印加するようにしたが、最端部のメモリセルを含む複数のメモリセルに他のメモリセルとは異なったプリプログラム電圧を印加するようにしてもよい。また、メモリストリングの最端部以外のメモリセルに他のメモリセルとは異なったプリプログラム電圧を印加するようにしてもよい。一般的に言えば、メモリストリングの少なくとも１つのメモリセルに対するプリプログラム電圧がメモリストリングの他のメモリセルに対するプリプログラム電圧と異なるようにすることが可能である。この場合、そのような少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧を変更可能にしてもよい。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

１０…ＮＡＮＤセルユニット２０…ロウデコーダ／ドライバ回路
３０…センスアンプ回路４０…制御部
４１…プリプログラム部４２…ソフトプログラム部
４３…消去部４４…ベリファイ部
ＳＴＳ…ソース側選択トランジスタＳＴＤ…ドレイン側選択トランジスタ
ＤＭＣ…ダミーメモリセルＭＣｎ…メモリセル
ＷＬｎ…ワード線ＤＷＬ…ダミーワード線
ＳＧＳ…選択ゲート線ＳＧＤ…選択ゲート線
ＢＬＣ…ビット線コンタクトＢＬ…ビット線ＳＬ…ソース線

Claims

直列接続された複数の不揮発性メモリセルからなるメモリストリング及び前記メモリストリングの両端の不揮発性メモリセルに接続された複数の選択トランジスタを含むＮＡＮＤセルユニットと、
前記複数の不揮発性メモリセルの制御ゲート電極にそれぞれ接続された複数のワード線と、
前記ＮＡＮＤセルユニットの一端に接続されたビット線と、
前記ＮＡＮＤセルユニットの他端に接続されたソース線と、
前記メモリストリングの少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧が前記メモリストリングの他の不揮発性メモリセルに対するプリプログラム電圧と異なるように制御する制御部と、
を備えたことを特徴とする半導体装置。
前記制御部は、前記メモリストリングの両端の不揮発性メモリセルに対するプリプログラム電圧が前記メモリストリングの他の不揮発性メモリセルに対するプリプログラム電圧と異なるように制御する
ことを特徴とする請求項１に記載の半導体装置。
前記少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧は変更可能である
ことを特徴とする請求項１に記載の半導体装置。
前記制御部は、プリプログラムを行った後にベリファイを行うベリファイ部を含む
ことを特徴とする請求項１に記載の半導体装置。
前記ベリファイ部は、前記少なくとも１つの不揮発性メモリセルに対してのみベリファイを行う
ことを特徴とする請求項４に記載の半導体装置。
前記制御部は、プリプログラムを行う前にベリファイを行うベリファイ部を含む
ことを特徴とする請求項１に記載の半導体装置。
直列接続された複数の不揮発性メモリセルからなるメモリストリング及び前記メモリストリングの両端の不揮発性メモリセルに接続された複数の選択トランジスタを含むＮＡＮＤセルユニットと、
前記複数の不揮発性メモリセルの制御ゲート電極にそれぞれ接続された複数のワード線と、
前記ＮＡＮＤセルユニットの一端に接続されたビット線と、
前記ＮＡＮＤセルユニットの他端に接続されたソース線と、
を備えた半導体装置の制御方法であって、
前記メモリストリングの少なくとも１つの不揮発性メモリセルに対するプリプログラム電圧が前記メモリストリングの他の不揮発性メモリセルに対するプリプログラム電圧と異なるように制御する
ことを特徴とする半導体装置の制御方法。