TWI574273B - 非揮發性半導體存儲裝置及其抹除方法 - Google Patents

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Description

非揮發性半導體存儲裝置及其抹除方法
本發明涉及反及（NAND，Not AND）型或者反或（Not OR，NOR）型快閃記憶體（flash memory）的可靠性，且涉及一種提供即使反覆進行寫入抹除，可靠性劣化也較少的快閃記憶體的方法。
圖1表示NAND型快閃記憶體的單元陣列的概略剖面圖。在P型矽基板10內形成有N阱12，在N阱12內形成有P阱14。在P阱14內，形成有構成NAND串（string）的多個電晶體。1個NAND串具有：串聯連接的多個存儲單元；源極線選擇電晶體，連接於存儲單元的其中一個端部；以及位元線選擇電晶體，連接於另一個端部。圖1中，示出了串聯連接的多個存儲單元20、源極線選擇電晶體22、位元線選擇電晶體24。在P阱14內，沿列方向形成有多個此種NAND串，1個P阱14內的NAND串構成1個區塊（block）。
源極線SL電連接於源極線選擇電晶體22的n-擴散區域（源極區域）23，位元線BL電連接於位元線選擇電晶體24的n-擴散區域（汲極（drain）區域）23。而且，在P阱14內，形成有接觸部（contact）用的p+擴散區域26，在N阱12內，形成有n+擴散區域27，這兩個擴散區域26、27通過N阱/P阱共用的接觸部28而連接。如後所述，當進行所選擇的區塊的抹除時，經由共用的接觸部28來施加P阱的高電壓的抹除脈衝（pulse）。
圖2表示NAND型快閃記憶體的單元陣列的等效電路。如該圖2所示，沿與NAND串交叉的列方向形成有多條字元線WL1、WL2…WLn，各字元線WL共同連接於列方向的對應的存儲單元20的控制閘極。選擇閘極線SGS共同連接於列方向的源極線選擇電晶體22的閘極，選擇閘極線SGD共同連接於列方向的位元線選擇電晶體24的閘極。當通過選擇閘極線SGS來導通源極線選擇電晶體22時，NAND串電連接於源極線SL，當通過選擇閘極線SGD來導通位元線選擇電晶體24時，NAND串電連接於位元線BL。
圖3是表示NAND型快閃記憶體的抹除選擇區塊內，抹除脈衝施加時各節點（node）的電壓波形的圖。節點N1表示N阱/P阱共用的接觸部28，N2表示源極線SL的接觸部用的擴散區域23，N3表示源極線選擇電晶體22的閘極，N4表示同一區塊內的存儲單元20的字元線（控制閘極），N5表示位元線選擇電晶體24的閘極，N6表示位元線BL的接觸部用的擴散區域23的波形。另外，非選擇區塊中，N4成為與抹除選擇區塊內的N3或N5同樣的波形。
NAND型快閃記憶體中，以區塊為單位進行資料（data）抹除。此時，將所選擇的區塊的字元線設為0 V或比P阱14低的電壓，對形成存儲單元陣列的P阱14施加長條型的正電壓的抹除脈衝Ps，施加抹除脈衝Ps後，P阱14的電位恢復到0 V。此時，各節點N2、N3、N5、N6通過與P阱14的電容耦合而自動升壓。在抹除後，通過校驗（verify）讀出，而判定選擇區塊內的存儲單元的閾值是否成為某值以下。若區塊內的所有單元的閾值為某值以下，則抹除動作完成，但若有一部分單元的閾值為某值以上，則再次施加抹除脈衝Ps，並再次進行校驗讀出（例如專利文獻1）。
而且，還提出有：為了對所抹除的存儲單元的閾值分佈幅度的下限值進行控制，對所抹除的存儲單元進行軟編程（soft program），並進行軟編程校驗（例如專利文獻2）。將該流程（flow）示於圖4。如該圖4所示，進行如下所述的控制：為了對所選擇的存儲單元的資料進行抹除，施加抹除脈衝Ps（S10），接下來，執行抹除校驗，該抹除校驗用於驗證存儲單元的閾值的上限值是否為固定以下（S20），若在抹除校驗中判定為合格，則執行軟編程校驗，該軟編程校驗用於驗證存儲單元的閾值的下限值是否為固定以上（S40），對於在該校驗中判定為不合格的存儲單元執行軟編程（S30），從而使閾值分佈幅度的下限值成為固定以上。
另一方面，在寫入（編程）時，將P阱14設為0 V，對所選擇的字元線給予高電壓。對位元線BL給予0 V或正的電位，但在0 V的情況下，選擇單元的矽表面成為0 V，從矽基板朝向浮動閘極（floating gate）流動有電子的穿隧電流（tunnel current）。由此，單元的閾值變得高於某規定值。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2012-027979號公報 專利文獻2：日本專利特開2007102923號公報 [發明所要解決的問題]
在以往的NAND型等的快閃記憶體中，若反覆進行抹除/寫入（資料的重寫），則會引起浮動閘極下的氧化膜的膜質劣化，從而會因氧化膜的電洞/電子的捕獲（trap）而導致電導（conductance）（Gm）發生劣化，而且，資料的保持特性也會發生惡化。由此，資料重寫次數產生限制，當次數達到限制以上，存在無法保證可靠性的問題。
氧化膜劣化的因素存在若干個，已判明1個因素為：在對P阱施加抹除脈衝後直至轉為寫入為止的期間，存在氧化膜劣化。改變在對P阱施加抹除脈衝後直至對字元線施加寫入脈衝為止的間隔（interval），來反覆進行資料重寫，將對編程狀態的存儲單元的I-V特性進行測定時的實驗結果示於圖5（a）。具體而言，對於從抹除到寫入為止的間隔，準備0.05秒（▲）、0.5秒（■）、5秒（●）這三種，將寫入/抹除（Program/Eraser，P/E）的迴圈（cycle）數為1000次時的I-V特性與初始的未經編程的新（fresh）的存儲單元的I-V特性進行對比。根據該實驗結果可知，間隔越小，則越接近初始的新的存儲單元的I-V特性。換言之，可知：間隔越大，則I-V特性的偏離越大，電導Gm的劣化越大。
圖5（b）是表示資料的重寫次數與存儲單元的閾值的偏移（shift）量的關係的圖表（graph），橫軸表示P/E迴圈數，縱軸表示存儲單元的閾值Vth的偏移量，根據該實驗結果，間隔最小（0.05秒）的存儲單元的偏移量最小，隨著間隔變大而偏移量變大。即，可知：間隔越大的存儲單元，矽介面的捕獲能級越增加，由此，I-V特性的控制閘極電位依存性越減小。這被認為是抹除脈衝施加後的放置引起氧化膜的劣化，氧化膜的劣化會使微細化的存儲單元的可靠性發生惡化，從而導致能保證可靠性的資料重寫次數減少。
圖6是表示從寫入到抹除為止的間隔Tp_e與從抹除到寫入為止的間隔Te_p對電導Gm的劣化造成的影響的圖表。橫軸表示P/E迴圈數，縱軸表示相對於流經初始存儲單元的汲極電流的變化的比例。而且，▲表示間隔Tp_e及間隔Te_p這兩者皆短的情況，●表示間隔Tp_e長而間隔Te_p短的情況，■表示間隔Tp_e及間隔Te_p這兩者皆長的情況。當P/E迴圈數達到1000次時，間隔Tp_e及間隔Te_p這兩者皆短的存儲單元的電導的劣化最小，劣化第二小的是間隔Tp_e長而間隔Te_p短的存儲單元，劣化最大的是間隔Tp_e及間隔Te_p這兩者皆長的存儲單元。此處，在間隔Te_p短的存儲單元（▲與●）中，電導的劣化幾乎看不出差別，可知間隔Tp_e未對電導的劣化造成大的影響。即，比起間隔Tp_e，間隔Te_p對氧化膜的劣化造成的影響更大，換言之，比起存儲單元寫入後的放置時間，存儲單元抹除後的放置時間對氧化膜的劣化造成的影響更大，比起電子，電洞更為支配穿隧氧化膜的劣化。
圖7是施加有抹除脈衝Ps時的存儲單元的剖面圖，圖8是抹除脈衝施加時的浮動閘極與矽基板間的能帶（band）圖。如圖7所示，當對控制閘極30施加0 V，對P阱14施加抹除脈衝Ps時，對浮動閘極32正下方的穿隧氧化膜34施加有高電壓，由此，電子利用FN穿隧效應而從浮動閘極32流至矽基板側。其結果，在抹除結束時，浮動閘極32帶正電荷。如圖8所示，到達矽基板的電子成為高能量，產生高能量的電洞，其一部分被注入至氧化膜34中。
圖9是施加有抹除脈衝後的存儲單元的閾值成為0 V以下時的能帶圖。對於在抹除脈衝施加時注入至氧化膜34的電洞而言，若隨後將P阱14設為0 V時浮動閘極32帶正電荷，則浮動閘極32因該電荷而相對於矽表面相對地具備正電位。於是，存在於氧化膜34中的電洞因氧化膜中的自身電場而朝矽基板側緩慢移動（普爾-法蘭克（Pool-Frenkel）電流）。到達矽介面的電洞的一部分被氧化膜捕獲，而且生成介面能級。讀出校驗時，P阱被固定為0 V，字元線成為0 V或某正電位，因此電洞朝矽基板側移動的現象不變。這樣，在以往的抹除方式中，在抹除脈衝施加後的期間，電洞向矽介面移動而形成介面能級。
本發明的目的在於解決此種以往的問題，提供一種抑制因數據重寫造成的可靠性劣化的非揮發性半導體存儲裝置。 [解決問題的技術手段]
本發明的抹除方法是非揮發性半導體存儲裝置的抹除方法，所述非揮發性半導體存儲裝置具有形成有存儲單元的記憶體陣列，所述存儲單元包含控制閘極、電荷蓄積層及通道區域，所述抹除方法包括如下步驟：選擇步驟，從所述記憶體陣列選擇要抹除的存儲單元；抹除步驟，對所選擇的存儲單元的通道區域施加抹除電壓，將所選擇的存儲單元的所述電荷蓄積層的資料予以抹除；以及弱編程步驟，在所述抹除步驟之後，立即對所選擇的所述存儲單元的所有控制閘極施加比進行編程時的電壓弱的弱編程電壓，從而對所選擇的所述存儲單元統一進行弱編程。
較好的是，所述弱編程電壓被設定成足以抑制電荷被所述電荷蓄積層與所述通道區域之間的絕緣膜捕獲的大小。較好的是，所述弱編程步驟是使電子從所述通道區域流至所述電荷蓄積層，從而使所述電子和由所述電荷蓄積層與所述通道區域之間的絕緣膜所捕獲的電洞結合。較好的是，所述弱編程步驟是在抹除校驗步驟之前執行。較好的是，所述弱編程步驟是在從所述抹除步驟計起200毫秒以內實施。較好的是，抹除方法還包括：抹除校驗步驟，在弱編程步驟後，進行所選擇的存儲單元的抹除校驗。較好的是，在通過所述抹除校驗而判定存儲單元的抹除為不合格時，反覆進行所述抹除步驟及所述弱編程步驟，直至存儲單元的抹除被判定為合格為止。較好的是，本次的弱編程電壓小於上次的弱編程電壓。較好的是，本次的弱編程電壓的施加時間短於上次的弱編程電壓的施加時間。較好的是，在多次實施所述抹除步驟時，所述弱編程步驟僅在實施最初的抹除步驟時實施。較好的是，在多次實施所述抹除步驟時，所述弱編程步驟是實施預定的次數。較好的是，所述抹除步驟是將比所述控制閘極高的電壓施加至所述通道區域，所述弱編程步驟是將比所述通道區域高的電壓施加至所述控制閘極。
本發明的非揮發性半導體存儲裝置包括：記憶體陣列，形成有存儲單元，所述存儲單元包含控制閘極、電荷蓄積層及通道區域；選擇部件，從所述記憶體陣列中選擇要抹除的存儲單元；以及抹除部件，將由所述選擇部件所選擇的存儲單元的資料予以抹除，所述抹除部件對所選擇的所述存儲單元的通道區域施加抹除電壓，將所選擇的存儲單元的所述電荷蓄積層的資料予以抹除，在所述抹除電壓的施加之後，立即對所選擇的所述存儲單元的所有控制閘極施加比編程時的電壓弱的弱編程電壓，從而對所選擇的所述存儲單元統一進行弱編程。
較好的是，所述弱編程電壓被設定成足以抑制電荷被所述電荷蓄積層與所述通道區域之間的絕緣膜捕獲的大小。較好的是，所述抹除部件進而在進行弱編程之後，執行所選擇的存儲單元的抹除校驗，在通過所述抹除校驗而判定存儲單元的抹除為不合格時，反覆進行所述抹除電壓的施加及所述弱編程電壓的施加，直至存儲單元被判定為合格為止。較好的是，所述抹除部件使本次的弱編程電壓小於上次的弱編程電壓。較好的是，所述抹除部件使本次的弱編程電壓的施加時間短於上次的弱編程電壓的施加時間。較好的是，所述抹除部件在多次實施所述抹除電壓的施加時，將所述弱編程電壓施加預定的次數。 （發明的效果）
根據本發明，在抹除之後立即實施弱編程，因此可抑制在抹除時引起的絕緣膜中的電荷捕獲的產生，由此，較以往抑制絕緣膜的劣化，可增加能保證可靠性的資料重寫次數。
以下，參照圖式來詳細說明本發明的實施方式。另外，應留意的是，圖式中，為了便於理解而強調表示各部，與實際元件（device）的比例（scale）並不相同。
圖10是表示本實施例的NAND型快閃記憶體的一結構例的方塊圖。如該圖10所示，快閃記憶體100包括：記憶體陣列110，形成有排列成矩陣狀的多個存儲單元；輸入/輸出緩衝器（buffer）120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；位址暫存器（address register）130，接收來自輸入/輸出緩衝器120的位址資料；資料暫存器140，保持輸入/輸出的資料；控制器（controller）150，生成控制信號C1、C2、C3等，該控制信號C1、C2、C3等是基於來自輸入/輸出緩衝器120的命令資料（command data）及外部控制信號（未圖示的晶片致能（chip enable）或位址鎖存致能等）來控制各部；字元線選擇電路160，對來自位址暫存器130的列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/讀出（sense）電路170，保持經由位元線而讀出的資料，或者經由位元線來編程的資料等；行選擇電路180，對來自位址暫存器130的行位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；內部電壓產生電路190，生成資料的讀出、編程（寫入）及抹除等所需的電壓（編程電壓Vpgm、通過（pass）電壓Vpass、讀出電壓Vread、抹除電壓Vers、弱編程電壓Vw_pgm等）；以及系統時脈（system clock）產生電路200，產生內部系統時脈CLK。
記憶體陣列110如圖2所示，包含將多個存儲單元串聯連接而成的NAND串。存儲單元具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，該MOS結構包括：作為n+擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道區域上；浮動閘極（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由介電質膜而形成在浮動閘極上。典型的是，當在浮動閘極中蓄積有正電荷時，即，當寫入有資料“1”時，閾值處於負狀態，存儲單元在控制閘極為0 V時導通。當在浮動閘極中蓄積有電子時，即，當寫入有資料“0”時，閾值轉變為正，存儲單元在控制閘極為0 V時斷開。但是，存儲單元並不限於存儲單個位元（bit）者，也可存儲多個位元。
表1是表示在快閃記憶體進行各動作時施加的偏電壓的一例的表（table）。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），使位元線選擇電晶體、源極線選擇電晶體導通，對源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間的通過電壓（例如10 V），對選擇閘極線SGD施加電源電壓Vcc，使位元線選擇電晶體導通，對選擇閘極線SGS施加0 V，使源極線選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。
在抹除動作時，對區塊內的被選擇的字元線即控制閘極施加某電壓（例如0 V），對P阱施加高電壓（例如20 V）的抹除脈衝，將浮動閘極的電子抽出至基板，由此以區塊為單位來抹除數據。本實施例的抹除動作中，在施加抹除脈衝後，執行弱寫入（編程），但其詳細情況後述。
接下來，對本實施例的快閃記憶體的抹除動作進行說明。圖11是表示本實施例的抹除動作的流程。首先，控制器150在收到抹除命令等時，開始抹除動作（S100）。具體而言，字元線選擇電路160選擇要抹除的區塊，對所選擇的區塊的字元線施加0 V，且將由內部電壓產生電路190所生成的抹除脈衝Ps施加至P阱。由此，浮動閘極正下方的氧化膜成為高電場，電子的穿隧電流從浮動閘極流向矽基板側。
接下來，控制器150對所選擇的區塊的所有存儲單元執行弱編程（S110）。即，對於所選擇的區塊的所有存儲單元的字元線，施加比在通常的編程時施加的編程電壓Vpgm低的弱編程電壓Vw_pgm（例如12-13 V），對選擇閘極線SGD、SGS施加電源電壓Vcc，對位元線GBL、源極線SL、P阱分別施加0 V。由此，對於所選擇的區塊內的所有存儲單元統一實施弱編程。
通過進行弱編程，從矽基板的通道區域經由閘極氧化膜而向浮動閘極注入電子，此時，電子的一部分與被捕獲到氧化膜中的電洞結合，由此，電洞被湮滅。存儲單元抹除後的放置時間越長，則對氧化膜的劣化造成的影響越大，因此較為理想的是，盡可能在施加抹除脈衝之後立即執行弱編程。因此，本實施例中，在施加抹除脈衝後，並不進行抹除校驗，而是立即進行弱編程，在實施弱編程後進行抹除校驗。而且，弱編程是抑制氧化膜中的電洞的捕獲解除（de-trap）、或者因此種電洞造成的矽介面能級的形成，因此不需要弱編程的校驗。
在實施弱編程後，執行抹除校驗，該抹除校驗用於驗證存儲單元的閾值是否為固定以下（S120）。若在抹除校驗中判定為不合格，則再次施加抹除脈衝（S100），隨後進行弱編程（S110）。這樣，當最終驗證所選擇的區塊的所有存儲單元的閾值已成為校驗電壓以下時，結束抹除動作。
圖12表示本實施例的抹除動作的時序圖，圖13表示進行弱編程時的偏壓條件。如圖12所示，對P阱施加抹除脈衝（ERS），在從該時刻計起的固定時間Td以內，實施弱編程（W_PGM）。時間Td例如為200 ms。弱編程如圖13所示，是對所選擇的區塊的所有存儲單元的字元線WL1～WLn施加弱編程電壓Vw_pgm，對選擇閘極線SGS、SGD施加5 V而使源極線選擇電晶體及位元線選擇電晶體導通，對位元線GBL、源極線SL及P阱施加0 V。在進行了弱編程後，實施抹除校驗（ERSV）。
所述實施例中，表示了通過增量階躍脈衝抹除（Incremental Step Pulse Erase，ISPE）方式來施加抹除脈衝的示例，但在施加多個抹除脈衝的情況下，本次的抹除脈衝的峰值既可與上次相同，也可比上次大。進而，本次的抹除脈衝的施加時間既可與上次相同，也可比上次大。
接下來，對本發明的第2實施例進行說明。圖14表示抹除脈衝的施加次數與閾值分佈幅度的變化的關係，此處，表示下述情況，即：編程狀態的分佈幅度B因第1次抹除脈衝的施加而成為閾值Vt變化了ΔV1的分佈幅度B1，因第2次抹除脈衝的施加而成為閾值Vt變化了ΔV2的分佈幅度B2，因第3次抹除脈衝的施加而成為閾值Vt變化了ΔV3的分佈幅度B3。通常，閾值Vt的變化量存在下述關係，即，在最初的抹除脈衝的施加時為最大，隨後，閾值Vt的變化量變小（ΔV1＞ΔV2＞ΔV3）。當閾值Vt的變化量為最大時，即，從浮動閘極朝向矽基板側的電子流動為最大時，氧化膜中的電洞的捕獲量達到最大，當閾值Vt的變化量小時，氧化膜中的電洞的捕獲量也變小。因此，第2實施例中，根據抹除脈衝的施加次數即電洞的捕獲量來使弱編程電壓發生變化。
圖15是第2實施例的抹除動作的時序圖。如該圖15所示，在最初的抹除脈衝施加後的弱編程中，施加編程電壓Vw_pgm1，在下個抹除脈衝施加後的弱編程中，施加比編程電壓Vw_pgm1稍小的編程電壓Vw_pgm2。由此，能夠進行與氧化膜中的電洞捕獲量相應的弱編程，從而能夠抑制向浮動閘極中注入超過所需的電子。
圖16是第2實施例的另一抹除動作的時序圖。本例中，在最初的抹除脈衝施加後的弱編程中，以時間期間T1施加編程電壓Vw_pgm，在下個抹除脈衝施加後的弱編程中，以比時間期間T1短的時間期間T2來施加編程電壓Vw_pgm。由此，能夠兼顧電洞捕獲解除的最佳化與抹除時間的縮短。
圖17是第2實施例的又一抹除動作的時序圖。本例中，僅在最初的抹除脈衝施加後實施弱編程，而在第2次以後的抹除脈衝施加後不實施弱編程。此處，表示了僅在最初的抹除脈衝施加後實施弱編程的示例，但也可以預定的次數來實施弱編程。由此，能夠兼顧電洞捕獲解除的最佳化與抹除時間的縮短。不必要的弱編程的施加反而容易成為引起氧化膜劣化的因素，因此，在第2實施例中，執行抹除之後立即進行的初始的弱編程，隨後，考慮到兼顧因編程造成的劣化與通過抹除之後立即進行的弱編程帶來的改善效果，可選擇使弱編程逐漸變小或者將弱編程不施加固定次數以上。
所述實施例中，表示了單獨實施圖15至圖17所示的方法的示例，但這些方法也可加以組合。例如，通過將圖15所示的方法與圖16所示的方法加以組合，也可使最初施加的弱編程電壓Vw_pgm1與時間期間T1大於第2次施加的弱編程電壓Vw_pgm2與時間期間T2。進而，通過組合圖17所示的方法，從而在施加多次抹除脈衝的情況下，能夠適當設定所施加的弱編程電壓的次數、電壓的大小、時間期間。
所述實施例中，表示了弱編程的具體示例，但本發明並不意圖限定於此種具體例。本發明包含本領域技術人員可根據具體的例示而完成的變形、置換或者可根據具體示例而提取或聯想出的結構或方法。
而且，所述實施例中，例示了NAND型的快閃記憶體，但本發明亦可適用於存儲單元具有控制閘極及浮動閘極的NOR型快閃記憶體的抹除方法。進而，所述實施例中，例示了在矽基板表面二維地形成存儲單元等的快閃記憶體，但本發明亦可適用於在矽基板上三維地形成存儲單元等的快閃記憶體。
如上所述，對本發明的較好的實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。
10‧‧‧p型矽基板
12‧‧‧N阱
14‧‧‧P阱
20‧‧‧存儲單元
22‧‧‧源極線選擇電晶體
23‧‧‧n-擴散區域
24‧‧‧位元線選擇電晶體
26‧‧‧p+擴散區域
27‧‧‧n+擴散區域
28‧‧‧N阱/P阱的共用接觸部
30‧‧‧控制閘極
32‧‧‧浮動閘極
34‧‧‧氧化膜
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧資料暫存器
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧系統時脈產生電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
B、B1、B2、B3‧‧‧分佈幅度
BL、GBL‧‧‧位元線
C1、C2、C3‧‧‧控制信號
CLK‧‧‧內部系統時脈
ERS、Ps‧‧‧抹除脈衝
ERSV‧‧‧抹除校驗
N1～N6‧‧‧節點
S10、S20、S30、S40、S100、S110、S120‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
Td‧‧‧固定時間
T1、T2‧‧‧時間期間
Vers‧‧‧抹除電壓
Vpgm‧‧‧編程電壓
Vpass‧‧‧通過電壓
Vread‧‧‧讀出電壓
Vt‧‧‧閾值
Vw_pgm‧‧‧弱編程電壓
Vw_pgm1、Vw_pgm2‧‧‧編程電壓
WL1～WLn‧‧‧字元線
W_PGM‧‧‧弱編程
圖1是表示NAND型快閃記憶體的單元陣列的概略剖面圖。 圖2是表示NAND型快閃記憶體的單元陣列的等效電路圖。 圖3是表示NAND型快閃記憶體的抹除選擇區塊內，抹除脈衝施加時各節點的電壓波形的圖。 圖4是表示快閃記憶體的軟編程方法的圖。 圖5（a）、圖5（b）是表示存儲單元的I-V特性的從抹除至寫入為止的間隔依存性的圖表，圖5（a）是表示初始的I-V特性與1000次數據重寫後的I-V特性的圖表，圖5（b）是表示抹除/寫入的迴圈數與閾值的偏移量的關係的圖表。 圖6是表示1000次數據重寫後的從寫入至抹除為止的間隔及從抹除至寫入為止的間隔與電導劣化的關係的圖表。 圖7是表示施加有抹除脈衝Ps時的存儲單元的剖面圖。 圖8是抹除脈衝施加時的浮動閘極與矽基板間的能帶圖。 圖9是習知例的施加有抹除脈衝後的存儲單元的閾值成為0 V以下時的能帶圖。 圖10是表示本發明的實施例的NAND型快閃記憶體的一結構例的方塊圖。 圖11是表示本發明的實施例的快閃記憶體的抹除動作的流程圖。 圖12是本發明的第1實施例的抹除動作時的各部的時序圖（timing chart）。 圖13是對本發明的第1實施例的弱編程時的偏壓（bias）條件進行說明的圖。 圖14是表示抹除脈衝的施加次數與閾值變化的關係的圖。 圖15是本發明的第2實施例的抹除動作時的各部的時序圖。 圖16是本發明的第2實施例的變形例的抹除動作時的各部的時序圖。 圖17是本發明的第2實施例的變形例的抹除動作時的各部的時序圖。
S100、S110、S120‧‧‧步驟

Claims (18)

  1. 一種非揮發性存儲裝置的抹除方法，所述非揮發性存儲裝置具有形成有存儲單元的記憶體陣列，所述存儲單元包含控制閘極、電荷蓄積層及通道區域，所述抹除方法包括如下步驟： 選擇步驟，從所述記憶體陣列選擇要抹除的存儲單元； 抹除步驟，對所選擇的所述存儲單元的通道區域施加抹除電壓，將所選擇的所述存儲單元的所述電荷蓄積層的資料予以抹除；以及 弱編程步驟，在所述抹除步驟之後，立即對所選擇的所述存儲單元的所有控制閘極施加比進行編程時的電壓弱的弱編程電壓，從而對所選擇的所述存儲單元統一進行弱編程。
  2. 如申請專利範圍第1項所述的非揮發性存儲裝置的抹除方法，其中， 所述弱編程電壓被設定成足以抑制電荷被所述電荷蓄積層與所述通道區域之間的絕緣膜捕獲的大小。
  3. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 所述弱編程步驟是使電子從所述通道區域流至所述電荷蓄積層，從而使所述電子和由所述電荷蓄積層與所述通道區域之間的絕緣膜所捕獲的電洞結合。
  4. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 所述弱編程步驟是在抹除校驗步驟之前執行。
  5. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 所述弱編程步驟是在從所述抹除步驟計起200毫秒以內實施。
  6. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 所述抹除方法還包括：抹除校驗步驟，在所述弱編程步驟後，進行所選擇的所述存儲單元的抹除校驗。
  7. 如申請專利範圍第6項所述的非揮發性存儲裝置的抹除方法，其中， 在通過所述抹除校驗而判定存儲單元的抹除為不合格時，反覆進行所述抹除步驟及所述弱編程步驟，直至所述存儲單元的抹除被判定為合格為止。
  8. 如申請專利範圍第6項所述的非揮發性存儲裝置的抹除方法，其中， 本次的所述弱編程電壓小於上次的所述弱編程電壓。
  9. 如申請專利範圍第6項所述的非揮發性存儲裝置的抹除方法，其中， 本次的所述弱編程電壓的施加時間短於上次的所述弱編程電壓的施加時間。
  10. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 在多次實施所述抹除步驟時，所述弱編程步驟僅在實施最初的所述抹除步驟時實施。
  11. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 在多次實施所述抹除步驟時，所述弱編程步驟是實施預定的次數。
  12. 如申請專利範圍第1項或第2項所述的非揮發性存儲裝置的抹除方法，其中， 所述抹除步驟是將比所述控制閘極高的電壓施加至所述通道區域，所述弱編程步驟是將比所述通道區域高的電壓施加至所述控制閘極。
  13. 一種非揮發性半導體存儲裝置，包括： 記憶體陣列，形成有存儲單元，所述存儲單元包含控制閘極、電荷蓄積層及通道區域； 選擇部件，從所述記憶體陣列中選擇要抹除的存儲單元；以及 抹除部件，將由所述選擇部件所選擇的所述存儲單元的資料予以抹除， 所述抹除部件對所選擇的所述存儲單元的通道區域施加抹除電壓，將所選擇的所述存儲單元的所述電荷蓄積層的資料予以抹除，在所述抹除電壓的施加之後，立即對所選擇的所述存儲單元的所有控制閘極施加比編程時的電壓弱的弱編程電壓，從而對所選擇的所述存儲單元統一進行弱編程。
  14. 如申請專利範圍第13項所述的非揮發性半導體存儲裝置，其中， 所述弱編程電壓被設定成足以抑制電荷被所述電荷蓄積層與所述通道區域之間的絕緣膜捕獲的大小。
  15. 如申請專利範圍第13項或第14項所述的非揮發性半導體存儲裝置，其中， 所述抹除部件進而在進行所述弱編程之後，執行所選擇的所述存儲單元的抹除校驗，在通過所述抹除校驗而判定所述存儲單元的抹除為不合格時，反覆進行所述抹除電壓的施加及所述弱編程電壓的施加，直至所述存儲單元被判定為合格為止。
  16. 如申請專利範圍第15項所述的非揮發性半導體存儲裝置，其中， 所述抹除部件使本次的所述弱編程電壓小於上次的所述弱編程電壓。
  17. 如申請專利範圍第15項所述的非揮發性半導體存儲裝置，其中， 所述抹除部件使本次的所述弱編程電壓的施加時間短於上次的所述弱編程電壓的施加時間。
  18. 如申請專利範圍第13項或第14項所述的非揮發性半導體存儲裝置，其中， 所述抹除部件在多次實施所述抹除電壓的施加時，將所述弱編程電壓施加預定的次數。
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