KR101790628B1 - 비휘발성 반도체 메모리 장치 및 그 소거 방법 - Google Patents

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Abstract

본 발명의 비휘발성 기억 장치의 소거 방법은, 선택된 메모리 셀의 데이터를 소거하는 단계(S100), 소거 단계 직후에 선택된 메모리 셀의 모든 제어 게이트에 프로그램할 때의 프로그램 전압보다 약한 프로그램 전압을 일괄하여 인가함으로써 약한 프로그램을 하는 단계(S110), 및 선택된 메모리 셀의 소거 베리파이를 행하는 단계(S120)를 포함한다.

Description

비휘발성 반도체 메모리 장치 및 그 소거 방법{NON-VOLATILE SEMICONDUCTOR MEMORY AND ERASING METHOD THEREOF}
본 발명은 NAND형이나 NOR형 플래시 메모리의 신뢰성에 관한 것으로, 기입 소거를 반복해도 신뢰성 열화가 적은 플래시 메모리를 제공하는 방법에 관한 것이다.
NAND형 플래시 메모리의 셀 어레이의 개략 단면도를 도 1에 나타낸다. P형 실리콘 기판(10) 내에 N-웰(12)이 형성되고, N-웰(12) 내에 P-웰(14)이 형성된다. P-웰(14) 내에는 NAND 스트링을 구성하는 복수의 트랜지스터가 형성된다. 하나의 NAND 스트링은 직렬로 접속된 복수의 메모리 셀과, 메모리 셀 중 한쪽의 단부에 접속된 소스라인 선택 트랜지스터와, 다른 쪽의 단부에 접속된 비트라인 선택 트랜지스터를 가진다. 도 1에는 직렬로 접속된 복수의 메모리 셀(20), 소스라인 선택 트랜지스터(22), 비트라인 선택 트랜지스터(24)가 나타나 있다. P-웰(14) 내에는 이러한 NAND 스트링이 행방향으로 복수 형성되고, 하나의 P-웰(14) 내의 NAND 스트링이 하나의 블록을 구성한다.
소스라인(SL)은 소스라인 선택 트랜지스터(22)의 n-확산 영역(소스 영역)(23)에 전기적으로 접속되고, 비트라인(BL)은 비트라인 선택 트랜지스터(24)의 n-확산 영역(드레인 영역)(23)에 전기적으로 접속된다. 또한, P-웰(14)에는 컨택트용 p+확산 영역(26)이 형성되고, N-웰(12)에는 n+확산 영역(27)이 형성되며, 이들 2개의 확산 영역(26, 27)은 N-웰/P-웰의 공통 컨택트(28)에 의해 접속된다. 후술하는 바와 같이, 선택된 블록의 소거(erase)를 행할 때 공통 컨택트(28)를 통해 P-웰의 고전압 소거 펄스가 인가된다.
도 2에 NAND형 플래시 메모리의 셀 어레이의 등가 회로를 나타낸다. 도 2에 도시된 바와 같이, NAND 스트링과 교차하는 행방향으로 복수의 워드라인(WL1, WL2, …, WLn)이 형성되고, 각 워드라인(WL)은 행방향의 대응하는 메모리 셀(20)의 제어 게이트에 공통으로 접속된다. 선택 게이트라인(SGS)은 행방향의 소스라인 선택 트랜지스터(22)의 게이트에 공통으로 접속되고, 선택 게이트라인(SGD)은 행방향의 비트라인 선택 트랜지스터(24)의 게이트에 공통으로 접속된다. 선택 게이트라인(SGS)에 의해 소스라인 선택 트랜지스터(22)가 도통될 때 NAND 스트링이 소스라인(SL)에 전기적으로 접속되고, 선택 게이트라인(SGD)에 의해 비트라인 선택 트랜지스터(24)가 도통될 때 NAND 스트링이 비트라인(BL)에 전기적으로 접속된다.
도 3은, NAND형 플래시 메모리의 소거 선택 블록 내의 소거 펄스 인가시의 각 노드의 전압 파형을 나타내는 도면이다. 노드(N1)는 N-웰/P-웰의 공통 컨택트(28), N2는 소스라인(SL)의 컨택트용 확산 영역(23), N3은 소스라인 선택 트랜지스터(22)의 게이트, N4는 동일 블록 내의 메모리 셀(20)의 워드라인(제어 게이트), N5는 비트라인 선택 트랜지스터(24)의 게이트, N6은 비트라인(BL)의 컨택트용 확산 영역(23)의 파형을 나타내고 있다. 또, 비선택 블록에서는 N4가 소거 선택 블록 내의 N3 내지 N5와 동일한 파형이 된다.
NAND형 플래시 메모리에서는 데이터 소거가 블록 단위로 행해진다. 이 때, 선택된 블록의 워드라인을 0V 또는 P-웰(14)보다 낮은 전압으로 하고, 메모리 셀 어레이를 형성하는 P-웰(14)에 단책형(短冊型)의 양전압 소거 펄스(Ps)를 인가하고, 소거 펄스(Ps)를 인가한 후 P-웰(14)의 전위가 0V로 되돌려진다. 이 때, 각 노드(N2, N3, N5, N6)는 P-웰(14)과의 용량 결합에 의해 자동으로 승압된다. 소거 후에 베리파이(verify) 독출(read)에 의해 선택 블록 내의 메모리 셀의 문턱값이 어떤 값 이하로 되어 있는지 판정한다. 블록 내의 전체 셀의 문턱값이 어떤 값 이하이면 소거 동작은 완료되지만, 일부 셀의 문턱값이 어떤 값 이상이면 다시 소거 펄스(Ps)를 인가하고 다시 베리파이 독출을 행한다(예를 들어 특허문헌 1).
또한, 소거된 메모리 셀의 문턱값 분포 폭의 하한값을 제어하기 위해 소거된 메모리 셀에 대해 소프트 프로그램을 행하고 소프트 프로그램 베리파이를 행하는 것도 제안되어 있다(예를 들어 특허문헌 2). 그 흐름을 도 4에 나타낸다. 도 4에 도시된 바와 같이, 선택된 메모리 셀의 데이터를 소거하기 위해 소거 펄스(Ps)가 인가되고(S10), 다음으로 메모리 셀의 문턱값의 상한값이 일정 이하가 되어 있는지를 검증하기 위한 소거 베리파이가 실행되고(S20), 소거 베리파이에서 합격으로 판정되면 메모리 셀의 문턱값의 하한값이 일정 이상이 되어 있는지를 검증하기 위한 소프트 프로그램 베리파이가 실행되고(S40), 이 베리파이에서 불합격으로 판정된 메모리 셀에 대해 소프트 프로그램을 실행하고(S30), 문턱값 분포 폭의 하한값이 일정 이상이 되는 제어를 행하고 있다.
한편, 기입(write)(프로그램)에서는 P-웰(14)을 0V로 하고, 선택된 워드라인에 고전압을 부여한다. 비트라인(BL)에 0V 내지 양의 전위를 부여하는데, 0V의 경우 선택 셀의 실리콘 표면이 0V가 되고 실리콘 기판에서 부유 게이트로 전자의 터널 전류가 흐른다. 이에 의해 셀의 문턱값이 어떤 규정값보다 높아진다.
특허문헌 1: 일본공개특허 2012-027979호 공보 특허문헌 2: 일본공개특허 2007-102923호 공보
종래 NAND형 등의 플래시 메모리에 있어서, 소거/기입(데이터 재기입)을 반복하면 부유 게이트 아래의 산화막의 막질 열화가 일어나 산화막의 정공/전자의 트랩에 의해 컨덕턴스(Gm)가 열화되고 데이터 보유 특성도 악화된다. 이에 의해, 데이터 재기입 횟수에 제한이 생기고, 횟수가 제한 이상이 되면 신뢰성은 보장되지 않는 문제가 있었다.
산화막 열화의 요인은 몇 가지 있지만, 하나의 요인은 P-웰에 소거 펄스 인가 후에 기입으로 이동하기까지의 동안에 산화막 열화가 있는 것은 판명되어 있다. P-웰에 소거 펄스 인가 후 워드라인에 기입 펄스 인가까지의 간격(인터벌)을 바꾸어 데이터 재기입을 반복하고, 프로그램 상태의 메모리 셀의 I-V 특성을 측정하였을 때의 실험 결과를 도 5a에 나타낸다. 구체적으로 소거부터 기입까지의 간격을 0.05초(▲), 0.5초(■), 5초(●)의 3종류를 준비하고, 기입/소거(P/E)의 사이클 수가 1000회일 때의 I-V 특성을 초기의 프로그램되지 않은 신선한 메모리 셀의 I-V 특성과 대비하고 있다. 이 실험 결과로부터 간격이 작은 것일수록 초기의 신선한 메모리 셀의 I-V 특성에 가까운 것을 알 수 있다. 다시 말하면, 간격이 커질수록 I-V 특성의 괴리가 커지고 컨덕턴스(Gm)의 열화가 커지는 것을 알 수 있다.
도 5b는 데이터의 재기입 횟수와 메모리 셀의 문턱값의 시프트량의 관계를 나타내는 그래프로서, 가로축에 P/E 사이클 수, 세로축에 메모리 셀의 문턱값(Vth)의 시프트량을 나타내고 있다. 이 실험 결과로부터 간격이 가장 작은(0.05초) 메모리 셀의 시프트량이 가장 작고, 간격이 커짐에 따라 시프트량이 커진다. 즉, 간격이 큰 메모리 셀일수록 실리콘 계면의 트랩 준위가 늘어나고, 이에 의해 I-V 특성의 제어 게이트 전위 의존성이 줄어드는 것을 알 수 있다. 이와 같이, 소거 펄스 인가 후의 방치가 산화막 열화를 일으킨다고 생각되며, 산화막 열화는 미세화된 메모리 셀의 신뢰성을 악화시켜 신뢰성을 보장할 수 있는 데이터 재기입 횟수를 감소시킨다.
도 6은, 기입부터 소거까지의 간격(Tp_e)과 소거부터 기입까지의 간격(Te_p)이 컨덕턴스(Gm)의 열화에 주는 영향을 나타내는 그래프이다. 가로축에 P/E 사이클 수, 세로축에 초기의 메모리 셀에 흐르는 드레인 전류에 대한 변화의 비율을 나타내고 있다. 또한, ▲는 간격(Tp_e) 및 간격(Te_p)이 둘 다 짧고, ●는 간격(Tp_e)이 길고 간격(Te_p)이 짧고, ■는 간격(Tp_e) 및 간격(Te_p)이 둘 다 긴 경우를 나타내고 있다. P/E 사이클 수가 1000회에 도달하였을 때, 간격(Tp_e) 및 간격(Te_p)이 둘 다 짧은 메모리 셀의 컨덕턴스 열화가 가장 작고, 다음으로 열화가 작은 것은 간격(Tp_e)이 길고 간격(Te_p)이 짧은 메모리 셀이며, 가장 열화가 큰 것은 간격(Tp_e) 및 간격(Te_p)이 둘 다 긴 메모리 셀이다. 여기서, 간격(Te_p)이 짧은 메모리 셀(▲와 ●)에서는 컨덕턴스 열화에 그다지 차이가 보이지 않고, 간격(Tp_e)이 컨덕턴스 열화에 큰 영향을 주지 않는 것을 알 수 있다. 즉, 간격(Te_p)이 간격(Tp_e)보다 산화막 열화에 주는 영향이 크고, 다시 말하면 메모리 셀의 기입 후의 방치 시간보다 메모리 셀의 소거 후의 방치 시간이 산화막 열화에 주는 영향이 크고, 터널 산화막 열화는 전자보다 정공이 지배적이 된다.
도 7은 소거 펄스(Ps)를 인가하였을 때의 메모리 셀의 단면도, 도 8은 소거 펄스 인가시의 부유(floating) 게이트와 실리콘 기판 간의 밴드도이다. 도 7에 도시된 바와 같이, 제어 게이트(30)에 0V가 인가되고 P-웰(14)에 소거 펄스(Ps)가 인가되면, 부유 게이트(32) 바로 아래의 터널 산화막(34)에는 고전압이 걸리고, 이에 의해 전자가 부유 게이트(32)로부터 실리콘 기판 측으로 FN 터널 효과에 의해 흐른다. 그 결과, 소거 종료시에는 부유 게이트(32)는 양전하를 가진다. 도 8에 도시된 바와 같이, 실리콘 기판에 도달한 전자는 고에너지가 되고, 고에너지의 정공을 발생시키며, 그 일부가 산화막(34) 중에 주입된다.
도 9는, 소거 펄스를 인가한 후의 메모리 셀의 문턱값이 0V 이하가 되어 있는 경우의 밴드도이다. 소거 펄스 인가시에 산화막(34)에 주입된 정공은, 그 후 P-웰(14)을 0V로 하였을 때에 부유 게이트(32)가 양전하를 갖고 있으면, 부유 게이트(32)는 그 전하에 의해 실리콘 표면에 대해 상대적으로 양의 전위를 가진다. 그러면, 산화막(34) 중에 존재하는 정공은 산화막 중의 자기(自己) 전계에 의해 실리콘 기판 측으로 천천히 이동(풀-프렌켈(Poole-Frenkel) 전류)한다. 실리콘 계면에 도달한 정공의 일부는 산화막에 트랩되고 계면 준위를 생성한다. 독출 베리파이시는, P-웰은 0V로 고정되고 워드라인은 0V 내지 어떤 양의 전위가 되므로, 정공이 실리콘 기판 측으로 이동하는 것은 변하지 않는다. 이와 같이 종래의 소거 방식에서는 소거 펄스 인가 후의 동안에 정공이 실리콘 계면으로 이동하고 계면 준위를 형성한다.
본 발명은 이러한 종래의 과제를 해결하여, 데이터 재기입에 의한 신뢰성 열화를 억제하는 비휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 소거 방법은, 제어 게이트, 전하 축적층 및 채널 영역을 포함하는 메모리 셀이 형성된 메모리 어레이를 갖는 비휘발성 반도체 메모리 장치의 것으로, 상기 메모리 어레이로부터 소거해야 할 메모리 셀을 선택하는 단계, 선택된 메모리 셀의 채널 영역에 소거 전압을 인가하고 선택된 메모리 셀의 상기 전하 축적층의 데이터를 소거하는 단계, 및 상기 소거하는 단계 직후에 상기 선택된 메모리 셀의 모든 제어 게이트에 프로그램할 때의 전압보다 약한 프로그램 전압을 인가하고 상기 선택된 메모리 셀에 대해 일괄하여 약한 프로그램을 하는 단계를 가진다.
바람직하게는 상기 약한 프로그램 전압은, 상기 전하 축적층과 상기 채널 영역 사이의 절연막에 전하가 트랩되는 것을 억제하는 데에 충분한 크기로 설정된다. 바람직하게는 상기 약한 프로그램을 하는 단계는, 상기 채널 영역으로부터 상기 전하 축적층으로 전자를 흘려보냄으로써 상기 전하 축적층과 상기 채널 영역 사이의 절연막에 트랩된 정공과 결합시킨다. 바람직하게는 상기 약한 프로그램을 하는 단계는, 소거 베리파이하는 단계 전에 실행된다. 바람직하게는 상기 약한 프로그램을 하는 단계는, 상기 소거하는 단계로부터 200ms 이내에 실시된다. 바람직하게는 소거 방법은, 약한 프로그램을 하는 단계 후에 선택된 메모리 셀의 소거 베리파이를 하는 단계를 더 포함한다. 바람직하게는 상기 소거 베리파이에 의해 메모리 셀의 소거가 불합격으로 판정된 경우에는, 메모리 셀의 소거가 합격으로 판정될 때까지 상기 소거하는 단계 및 상기 약한 프로그램을 하는 단계가 반복된다. 바람직하게는 금회(今回)의 약한 프로그램 전압은 전회(前回)의 약한 프로그램 전압보다 작다. 바람직하게는 금회의 약한 프로그램 전압의 인가 시간은 전회의 약한 프로그램 전압의 인가 시간보다 짧다. 바람직하게는 상기 소거하는 단계가 복수회 실시될 때, 상기 약한 프로그램을 하는 단계는 처음 소거하는 단계가 실시될 때만 실시된다. 바람직하게는 상기 소거하는 단계가 복수회 실시될 때, 상기 약한 프로그램을 하는 단계는 미리 정해진 횟수만큼 실시된다. 바람직하게는 상기 소거하는 단계는 상기 제어 게이트보다 높은 전압을 상기 채널 영역에 인가하고, 상기 약한 프로그램을 하는 단계는 상기 채널 영역보다 높은 전압을 상기 제어 게이트에 인가한다.
본 발명에 관한 비휘발성 반도체 메모리 장치는, 제어 게이트, 전하 축적층 및 채널 영역을 포함하는 메모리 셀이 형성된 메모리 어레이, 상기 메모리 어레이 중에서 소거해야 할 메모리 셀을 선택하는 선택 수단, 및 상기 선택 수단에 의해 선택된 메모리 셀의 데이터를 소거하는 소거 수단을 가지며, 상기 소거 수단은 상기 선택된 메모리 셀의 채널 영역에 소거 전압을 인가하고, 선택된 메모리 셀의 상기 전하 축적층의 데이터를 소거하고, 상기 소거 전압의 인가 직후에 상기 선택된 메모리 셀의 모든 제어 게이트에 프로그램할 때의 전압보다 약한 프로그램 전압을 인가하고, 상기 선택된 메모리 셀에 대해 일괄하여 약한 프로그램을 한다.
바람직하게는 상기 약한 프로그램 전압은, 상기 전하 축적층과 상기 채널 영역 사이의 절연막에 전하가 트랩되는 것을 억제하는 데에 충분한 크기로 설정된다. 바람직하게는 상기 소거 수단은, 약한 프로그램을 한 후에 선택된 메모리 셀의 소거 베리파이를 더 실행하고, 상기 소거 베리파이에 의해 메모리 셀의 소거가 불합격으로 판정한 경우에는 메모리 셀이 합격으로 판정될 때까지 상기 소거 전압의 인가 및 상기 약한 프로그램 전압의 인가를 반복한다. 바람직하게는 상기 소거 수단은, 금회의 약한 프로그램 전압을 전회의 약한 프로그램 전압보다 작게 한다. 바람직하게는 상기 소거 수단은, 금회의 약한 프로그램 전압의 인가 시간을 전회의 약한 프로그램 전압의 인가 시간보다 짧게 한다. 바람직하게는 상기 소거 수단은, 상기 소거 전압의 인가가 복수회 실시될 때 상기 약한 프로그램 전압을 미리 정해진 횟수만큼 인가한다.
본 발명에 의하면, 소거 직후에 약한 프로그램을 실시하도록 하였으므로, 소거시에 일어나는 절연막 중의 전하 트랩의 발생을 억제하고, 이에 의해 절연막 열화를 종래보다 억제하여 신뢰성을 보장할 수 있는 데이터 재기입 횟수를 늘리는 것이 가능해진다.
도 1은 NAND형 플래시 메모리의 셀 어레이를 나타내는 개략 단면도이다.
도 2는 NAND형 플래시 메모리의 셀 어레이를 나타내는 등가 회로도이다.
도 3은 NAND형 플래시 메모리의 소거 선택 블록 내의 소거 펄스 인가시의 각 노드의 전압 파형을 나타내는 도면이다.
도 4는 플래시 메모리의 소프트 프로그램 방법을 나타내는 도면이다.
도 5는 메모리 셀의 I-V 특성의 소거부터 기입까지의 간격 의존성을 나타내는 그래프로서, 도 5a는 초기의 I-V 특성과 1000회 데이터 재기입 후의 I-V 특성을 나타내는 그래프이고, 도 5b는 소거/기입의 사이클 수와 문턱값의 시프트량의 관계를 나타내는 그래프이다.
도 6은 1000회 데이터 재기입 후의 기입부터 소거까지의 간격 및 소거부터 기입까지의 간격과 컨덕턴스 열화의 관계를 나타낸 그래프이다.
도 7은 소거 펄스(Ps)를 인가하였을 때의 메모리 셀을 나타내는 단면도이다.
도 8은 소거 펄스 인가시의 부유 게이트와 실리콘 기판 간의 밴드 다이어그램이다.
도 9는 종래예에 의한 소거 펄스를 인가한 후의 메모리 셀의 문턱값이 0V 이하가 되어 있는 경우의 밴드 다이어그램이다.
도 10은 본 발명의 실시예에 관한 NAND형 플래시 메모리의 일 구성예를 나타내는 블록도이다.
도 11은 본 발명의 실시예에 관한 플래시 메모리의 소거 동작을 나타내는 흐름도이다.
도 12는 본 발명의 제1 실시예에 관한 소거 동작시의 각 부의 타이밍 차트이다.
도 13은 본 발명의 제1 실시예에 관한 약한 프로그램시의 바이어스 조건을 설명하는 도면이다.
도 14는 소거 펄스의 인가 횟수와 문턱값 변화의 관계를 나타내는 도면이다.
도 15는 본 발명의 제2 실시예에 관한 소거 동작시의 각 부의 타이밍 차트이다.
도 16은 본 발명의 제2 실시예의 변형예에 의한 소거 동작시의 각 부의 타이밍 차트이다.
도 17은 본 발명의 제2 실시예의 변형예에 의한 소거 동작시의 각 부의 타이밍 차트이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 또, 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.
도 10은, 본 실시예에 관한 NAND형 플래시 메모리의 일 구성예를 나타내는 블록도이다. 도 10에 도시된 바와 같이, 플래시 메모리(100)는 행렬 형상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력되는 데이터를 보유하는 데이터 레지스터(140)와, 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블이나 어드레스 래치 인에이블 등)에 기초하여 각 부를 제어하는 제어 신호(C1, C2, C3) 등을 생성하는 컨트롤러(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코드(decode)하고 디코드 결과에 기초하여 블록 선택 및 워드라인 선택 등을 행하는 워드라인 선택 회로(160)와, 비트라인을 통해 독출된 데이터 혹은 비트라인을 통해 프로그램된 데이터 등을 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코드하고 이 디코드 결과에 기초하여 비트라인 선택 등을 행하는 열 선택 회로(180)와, 데이터 독출, 프로그램(기입) 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers), 약한 프로그램 전압(Vw_pgm) 등)을 생성하는 내부 전압 발생 회로(190)와, 내부 시스템 클록(CLK)을 발생하는 시스템 클록 발생 회로(200)를 포함하여 구성된다.
메모리 어레이(110)는, 도 2에 도시된 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 스트링으로 구성된다. 메모리 셀은, P-웰 내에 형성된 n+확산 영역인 소스/드레인과, 소스/드레인 간의 채널 영역 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 부유 게이트(전하 축적층)와, 부유 게이트 상에 유전체막을 통해 형성된 제어 게이트를 포함하는 MOS 구조를 가진다. 전형적으로 부유 게이트에 양전하가 축적되어 있을 때, 즉 데이터 「1」이 기입되어 있을 때, 문턱값은 음 상태에 있고 메모리 셀은 제어 게이트가 0V에서 온이다. 부유 게이트에 전자가 축적되었을 때, 즉 데이터 「0」이 기입되어 있을 때, 문턱값은 양으로 시프트되고 메모리 셀은 제어 게이트가 0V에서 오프이다. 단, 메모리 셀은 단일 비트를 기억하는 것에 한정하지 않고, 다수 비트를 기억하는 것이어도 된다.
표 1은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(예를 들어 0V)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하고, 비트라인 선택 트랜지스터, 소스라인 선택 트랜지스터를 온하여 공통 소스라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택 워드라인에 중간의 패스 전압(예를 들어 10V)을 인가하고, 선택 게이트라인(SGD)에 전원 전압(Vcc)을 인가하고, 비트라인 선택 트랜지스터를 온시켜 선택 게이트라인(SGS)에 0V를 인가하고, 소스라인 선택 트랜지스터를 오프시켜 「0」 또는 「1」의 데이터에 따른 전위를 비트라인(GBL)에 공급한다.
소거 약한 기입 기입 독출
선택 W/L 0 12~13V 15~20V 0
비선택 W/L F - 10V 4.5
SGD F Vcc Vcc 4.5
SGS F Vcc 0 4.5
SL F 0 Vcc 0
P-웰 20 0 0 0
소거 동작에서는, 블록 내의 선택된 워드라인, 즉 제어 게이트에 어떤 전압(예를 들어 0V)을 인가하고, P-웰에 고전압(예를 들어 20V)의 소거 펄스를 인가하고, 부유 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다. 본 실시예의 소거 동작에서는, 소거 펄스를 인가 후에 약한 기입(프로그램)이 실행되는데, 그 상세는 후술한다.
다음에, 본 실시예의 플래시 메모리의 소거 동작에 대해 설명한다. 도 11은 본 실시예의 소거 동작을 나타내는 흐름이다. 우선, 컨트롤러(150)는 소거 커맨드 등을 수취하면 소거 동작을 개시시킨다(S100). 구체적으로 워드라인 선택 회로(160)는 소거해야 할 블록을 선택하고, 선택된 블록의 워드라인에 0V를 인가하고, 또한 내부 전압 발생 회로(190)에 의해 생성된 소거 펄스(Ps)가 P-웰에 인가된다. 이에 의해, 부유 게이트 바로 아래의 산화막이 고전계가 되어 부유 게이트로부터 실리콘 기판 측으로 전자의 터널 전류가 흐른다.
다음에, 컨트롤러(150)는 선택된 블록의 모든 메모리 셀에 대해 약한 프로그램을 실행한다(S110). 즉, 선택된 블록의 모든 메모리 셀의 워드라인에 통상의 프로그램시에 인가하는 프로그램 전압(Vpgm)보다 낮은 약한 프로그램 전압(Vw_pgm)(예를 들어 12-13V)을 인가하고, 선택 게이트라인(SGD, SGS)에 전원 전압(Vcc)을 인가하고, 비트라인(GBL), 소스라인(SL), P-웰에 각각 0V를 인가한다. 이에 의해, 선택된 블록 내의 모든 메모리 셀에 대해 일괄하여 약한 프로그램이 실시된다.
약한 프로그램을 행함으로써 실리콘 기판의 채널 영역으로부터 게이트 산화막을 통해 부유 게이트에 전자가 주입되는데, 그 때 전자의 일부는 산화막 중에 트랩되어 있는 정공과 결합함으로써 정공이 소멸된다. 메모리 셀 소거 후의 방치 시간이 길어질수록 산화막 열화에 미치는 영향이 커지므로, 약한 프로그램은 소거 펄스 인가 직후에 가능한 한 실행하는 것이 바람직하다. 그 때문에, 본 실시예에서는 소거 펄스를 인가한 후 소거 베리파이를 행하지 않고 바로 약한 프로그램이 행해지고, 약한 프로그램 실시 후에 소거 베리파이가 행해진다. 또한, 약한 프로그램은 산화막 중의 정공의 디트랩 혹은 이러한 정공에 의한 실리콘 계면 준위가 형성되는 것을 억제하는 것이며, 따라서 약한 프로그램의 베리파이는 필요 없다.
약한 프로그램의 실시 후, 메모리 셀의 문턱값이 일정 이하가 되어 있는지를 검증하기 위한 소거 베리파이가 실행된다(S120). 소거 베리파이에서 불합격으로 판정된 경우에는 다시 소거 펄스가 인가되고(S100), 그 후 약한 프로그램이 행해진다(S110). 이렇게 하여 최종적으로 선택된 블록의 모든 메모리 셀의 문턱값이 베리파이 전압 이하가 되었음이 검증되면 소거 동작이 종료된다.
도 12는 본 실시예의 소거 동작의 타이밍 차트를 나타내고, 도 13은 약한 프로그램을 행할 때의 바이어스 조건을 나타낸다. 도 12에 도시된 바와 같이, P-웰에 소거 펄스가 인가되고(ERS), 그 시점으로부터 일정 시간(Td) 이내에 약한 프로그램(W_PGM)이 실시된다. 시간(Td)은 예를 들어 200ms이다. 약한 프로그램은, 도 13에 도시된 바와 같이 선택된 블록의 모든 메모리 셀의 워드라인(WL1~WLn)에 약한 프로그램 전압(Vw_pgm)이 인가되고, 선택 게이트라인(SGS, SGD)에 5V가 인가되어 소스라인 선택 트랜지스터 및 비트라인 선택 트랜지스터가 도통되고, 비트라인(GBL), 소스라인(SL) 및 P-웰에 0V가 인가된다. 약한 프로그램을 행한 후, 소거 베리파이(ERSV)가 실시된다.
상기 실시예에서는, ISPE(Incremental Step Pulse Erase) 방식에 의해 소거 펄스를 인가하는 예를 나타내고 있지만, 복수의 소거 펄스를 인가하는 경우에는 금회의 소거 펄스의 파고치(波高値)가 전회와 같아도 되고 전회보다 커지도록 해도 된다. 나아가 금회의 소거 펄스의 인가 시간은 전회와 같아도 되고 전회보다 커지도록 해도 된다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 도 14는 소거 펄스의 인가 횟수와 문턱값 분포 폭의 변화의 관계를 나타내고, 여기서는 프로그램 상태의 분포 폭(B)이 1회째 소거 펄스의 인가에 의해 문턱값(Vt)이 ΔV1만큼 변화한 분포 폭(B1)이 되고, 2회째 소거 펄스의 인가에 의해 문턱값(Vt)이 ΔV2만큼 변화한 분포 폭(B2)이 되고, 3회째 소거 펄스의 인가에 의해 문턱값(Vt)이 ΔV3만큼 변화한 분포 폭(B3)이 되는 모습을 나타내고 있다. 통상 문턱값(Vt)의 변화량은 처음 소거 펄스의 인가시가 가장 크고, 그 후 문턱값(Vt)의 변화량은 작아지는 관계에 있다(ΔV1>ΔV2>ΔV3). 문턱값(Vt)의 변화량이 가장 클 때, 즉 부유 게이트로부터 실리콘 기판 측으로 전자의 흐름이 가장 클 때, 산화막 중의 정공의 트랩량이 가장 커지고, 문턱값(Vt)의 변화량이 작을 때 산화막 중의 정공의 트랩량도 작아진다. 그래서, 제2 실시예에서는 소거 펄스의 인가 횟수, 즉 정공의 트랩량에 따라 약한 프로그램 전압을 변화시킨다.
도 15는 제2 실시예의 소거 동작의 타이밍 차트이다. 도 15에 도시된 바와 같이, 처음 소거 펄스 인가 후의 약한 프로그램에서는 프로그램 전압(Vw_pgm1)이 인가되고, 다음 소거 펄스 인가 후의 약한 프로그램에서는 프로그램 전압(Vw_pgm1)보다 약간 작은 프로그램 전압(Vw_pgm2)이 인가된다. 이에 의해, 산화막 중의 정공의 트랩량에 따른 약한 프로그램을 행할 수 있고, 부유 게이트에 필요 이상의 전자가 주입되는 것을 억제할 수 있다.
도 16은 제2 실시예의 다른 소거 동작의 타이밍 차트이다. 이 예에서는, 처음 소거 펄스 인가 후의 약한 프로그램에서는 시간 기간(T1) 프로그램 전압(Vw_pgm)이 인가되고, 다음 소거 펄스 인가 후의 약한 프로그램에서는 시간 기간(T1)보다 짧은 시간 기간(T2)에 프로그램 전압(Vw_pgm)이 인가된다. 이에 의해, 정공의 디트랩 최적화와 소거 시간 단축의 양립을 도모할 수 있다.
도 17은 제2 실시예의 또 다른 소거 동작의 타이밍 차트이다. 이 예에서는, 처음 소거 펄스 인가 후에만 약한 프로그램이 실시되고, 2회째 이후의 소거 펄스 인가 후에는 약한 프로그램이 실시되지 않는다. 여기서는 처음 소거 펄스 인가 후에만 약한 프로그램을 실시하는 예를 나타내었지만, 미리 정해진 횟수만큼 약한 프로그램이 실시되도록 해도 된다. 이에 의해, 정공의 디트랩 최적화와 소거 시간 단축의 양립을 도모할 수 있다. 필요 없는 약한 프로그램의 인가는 오히려 산화막 열화를 일으키는 요인으로도 이어질 수 있기 때문에, 제2 실시예에서는 소거 직후의 초기의 약한 프로그램을 실행하고, 그 다음은 프로그램에 의한 열화와 소거 직후의 약한 프로그램에 의한 개선 효과의 균형을 고려하여 약한 프로그램을 서서히 작게 하거나 일정 횟수 이상 인가하지 않는다는 선택을 가능하게 하고 있다.
상기 실시예에서는, 도 15 내지 도 17에 도시된 방법을 단독으로 실시하는 예를 나타내었지만, 이들 방법은 조합하는 것도 가능하다. 예를 들어, 도 15에 도시된 방법과 도 16에 도시된 방법을 조합함으로써, 처음에 인가되는 약한 프로그램 전압(Vw_pgm1)과 시간 기간(T1)을 2회째에 인가되는 약한 프로그램 전압(Vw_pgm2)과 시간 기간(T2)보다 크게 하도록 해도 된다. 나아가 도 17에 도시된 방법을 조합함으로써, 복수회의 소거 펄스가 인가되는 경우에 인가되는 약한 프로그램 전압의 횟수, 전압의 크기, 시간 기간을 적절히 설정할 수 있다.
상기 실시예에서는 약한 프로그램의 구체적인 예를 나타내었지만, 본 발명은 이러한 구체예에 한정되는 것을 의도하는 것은 아니다. 본 발명은 당업자라면 구체적인 예시로부터 이룰 수 있는 변형, 치환 혹은 구체적인 예로부터 추출 또는 연상될 수 있는 구성이나 방법을 포함한다.
또한, 상기 실시예에서는 NAND형 플래시 메모리에 대해 예시하였지만, 본 발명은 메모리 셀이 제어 게이트 및 부유 게이트를 갖는 NOR형 플래시 메모리의 소거 방법에도 적용하는 것이 가능하다. 나아가 상기 실시예에서는, 실리콘 기판 표면에 메모리 셀 등이 2차원적으로 형성되는 플래시 메모리를 예시하였지만, 본 발명은 실리콘 기판 상에 메모리 셀 등이 3차원적으로 형성되는 플래시 메모리에도 적용할 수 있다.
이상과 같이 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정의 실시형태에 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
10: p형 실리콘 기판
12: N-웰
14: P-웰
20: 메모리 셀
22: 소스라인 선택 트랜지스터
23: n-확산 영역
24: 비트라인 선택 트랜지스터
26: p+확산 영역
27: n+확산 영역
28: N-웰/P-웰의 공통 컨택트
100: 플래시 메모리
110: 메모리 어레이
120: 입출력 버퍼
130: 어드레스 레지스터
140: 데이터 레지스터
150: 컨트롤러
160: 워드라인 선택 회로
170: 페이지 버퍼/센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로
200: 시스템 클록 발생 회로

Claims (18)

  1. 제어 게이트, 전하 축적층 및 채널 영역을 포함하는 메모리 셀이 형성된 메모리 어레이를 갖는 비휘발성 메모리 장치의 소거 방법으로서,
    상기 메모리 어레이로부터 소거해야 할 메모리 셀을 선택하는 단계;
    선택된 메모리 셀의 채널 영역에 소거 전압을 인가하고, 선택된 메모리 셀의 상기 전하 축적층의 데이터를 소거하는 단계; 및
    상기 소거하는 단계 직후에 상기 선택된 메모리 셀의 모든 제어 게이트에 프로그램할 때의 전압보다 약한 프로그램 전압을 인가하고, 상기 선택된 메모리 셀에 대해 일괄하여 약한 프로그램을 하는 단계;를 포함하고,
    상기 소거하는 단계가 복수회 실시될 때, 상기 약한 프로그램을 하는 단계는 미리 정해진 횟수만큼 실시되고,
    상기 소거 방법은, 상기 약한 프로그램을 하는 단계 후에 선택된 메모리 셀의 소거 베리파이를 하는 단계를 더 포함하고,
    금회(今回)의 약한 프로그램 전압은, 전회(前回)의 약한 프로그램 전압보다 작은 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  2. 청구항 1에 있어서,
    상기 약한 프로그램 전압은, 상기 전하 축적층과 상기 채널 영역 사이의 절연막에 전하가 트랩되는 것을 억제하는 데에 충분한 크기로 설정되는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 약한 프로그램을 하는 단계는, 상기 채널 영역으로부터 상기 전하 축적층으로 전자를 흘려보냄으로써 상기 전하 축적층과 상기 채널 영역 사이의 절연막에 트랩된 정공과 결합시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 약한 프로그램을 하는 단계는, 소거 베리파이하는 단계 전에 실행되는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 약한 프로그램을 하는 단계는, 상기 소거하는 단계로부터 200ms 이내에 실시되는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 소거 베리파이에 의해 메모리 셀의 소거가 불합격으로 판정된 경우에는, 메모리 셀의 소거가 합격으로 판정될 때까지 상기 소거하는 단계 및 상기 약한 프로그램을 하는 단계가 반복되는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  8. 삭제
  9. 제어 게이트, 전하 축적층 및 채널 영역을 포함하는 메모리 셀이 형성된 메모리 어레이를 갖는 비휘발성 메모리 장치의 소거 방법으로서,
    상기 메모리 어레이로부터 소거해야 할 메모리 셀을 선택하는 단계;
    선택된 메모리 셀의 채널 영역에 소거 전압을 인가하고, 선택된 메모리 셀의 상기 전하 축적층의 데이터를 소거하는 단계; 및
    상기 소거하는 단계 직후에 상기 선택된 메모리 셀의 모든 제어 게이트에 프로그램할 때의 전압보다 약한 프로그램 전압을 인가하고, 상기 선택된 메모리 셀에 대해 일괄하여 약한 프로그램을 하는 단계;를 포함하고,
    상기 소거하는 단계가 복수회 실시될 때, 상기 약한 프로그램을 하는 단계는 미리 정해진 횟수만큼 실시되고,
    상기 소거 방법은, 상기 약한 프로그램을 하는 단계 후에 선택된 메모리 셀의 소거 베리파이를 하는 단계를 더 포함하고,
    금회의 약한 프로그램 전압의 인가 시간은, 전회의 약한 프로그램 전압의 인가 시간보다 짧은 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  10. 청구항 1 또는 청구항 2에 있어서,
    상기 소거하는 단계가 복수회 실시될 때, 상기 약한 프로그램을 하는 단계는 처음 소거하는 단계가 실시될 때만 실시되는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  11. 삭제
  12. 청구항 1 또는 청구항 2에 있어서,
    상기 소거하는 단계는 상기 제어 게이트보다 높은 전압을 상기 채널 영역에 인가하고, 상기 약한 프로그램을 하는 단계는 상기 채널 영역보다 높은 전압을 상기 제어 게이트에 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
  13. 제어 게이트, 전하 축적층 및 채널 영역을 포함하는 메모리 셀이 형성된 메모리 어레이;
    상기 메모리 어레이 중에서 소거해야 할 메모리 셀을 선택하는 선택 수단; 및
    상기 선택 수단에 의해 선택된 메모리 셀의 데이터를 소거하는 소거 수단;을 포함하고,
    상기 소거 수단은, 상기 선택된 메모리 셀의 채널 영역에 소거 전압을 인가하고, 선택된 메모리 셀의 상기 전하 축적층의 데이터를 소거하며, 상기 소거 전압의 인가 직후에 상기 선택된 메모리 셀의 모든 제어 게이트에 프로그램할 때의 전압보다 약한 프로그램 전압을 인가하고, 상기 선택된 메모리 셀에 대해 일괄하여 약한 프로그램을 하고, 상기 소거 전압의 인가가 복수회 실시될 때 상기 약한 프로그램 전압을 미리 정해진 횟수만큼 인가하고,
    상기 소거 수단은, 상기 약한 프로그램을 한 후에 선택된 메모리 셀의 소거 베리파이를 더 실행하고,
    상기 소거 수단은, 금회(今回)의 약한 프로그램 전압을 전회(前回)의 약한 프로그램 전압보다 작게 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 청구항 13에 있어서,
    상기 약한 프로그램 전압은, 상기 전하 축적층과 상기 채널 영역 사이의 절연막에 전하가 트랩되는 것을 억제하는 데에 충분한 크기로 설정되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 청구항 13 또는 청구항 14에 있어서,
    상기 소거 수단은 상기 소거 베리파이에 의해 메모리 셀의 소거가 불합격으로 판정한 경우에는, 메모리 셀이 합격으로 판정될 때까지 상기 소거 전압의 인가 및 상기 약한 프로그램 전압의 인가를 반복하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 삭제
  17. 청구항 15에 있어서,
    상기 소거 수단은, 금회의 약한 프로그램 전압의 인가 시간을 전회의 약한 프로그램 전압의 인가 시간보다 짧게 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 삭제
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