KR100296329B1 - 플래쉬 메모리 장치의 소거 방법 및 리커버리용기판 전압공급 회로 - Google Patents

플래쉬 메모리 장치의 소거 방법 및 리커버리용기판 전압공급 회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 장치의 소거 방법 및 리커버리용 기판 전압 공급 회로에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
비트 라인별로 실시하는 플래쉬 메모리 장치의 리커버리 동작에서 비트 라인에 검출된 과도 소거된 셀의 수가 많을 경우 비트 라인 누설 전류에 의해 인가되는 비트 라인 전압이 낮아지고, 이로 인해 리커버리 시간이 과도하게 리어지는 문제점을 해결하고자 한다.
3. 발명의 해결 방법의 요지
플래쉬 메모리 셀에 기판 전압을 공급하여 리커버리를 실시할 수 있도록 하시 위해 서로 다른 전압을 발생하는 다수의 전압 발생 수단과, 상기 전압 발생 수단에서 발생된 전압을 순차적으로 공급하기 위한 스위칭 수단과, 상기 스위칭 수단을 통해 공급된 전압을 셀의 기판에 공급하기 위한 NMOS 트랜지스터를 포함하여 회로를 구성한다.

Description

플래쉬 메모리 장치의 소거 방법 및 리커버리용 기판 전압 공급 회로
본 발명은 플래쉬 메모리 장치의 소거 방법 및 리커버리용 기판 전압 공급 회로에 관한 것으로, 특히 셀의 기판에 전압을 인가하여 리커버리를 하므로써 비트 라인에 존재하는 과도 소거된 셀의 수에 관계없이 리커버리할 수 있는 플래쉬 메모리 장치의 소거 방법 및 리커버리용 기판 전압 공급 회로에 관한 것이다.
스택 게이트형 플래쉬 메모리 소자는 과도 소거(over erase)를 방지하기 위해 도 1에 도시된 바와 같은 프리 프로그램(pre program)(11), 프리 프로그램 검증(verify)(12), 소거(13), 소거 검증(14), 리커버리(15) 및 리커버리 검증(16)을 통해 소거 동작을 수행한다.
프리 프로그램(11)은 모든 셀이 프로그램 문턱 전압(threshold voltage; Vt)이라는 높은 문턱 전압을 갖도록 하기 위해 실시하는 것이고, 프리 프로그램 검증(11)은 프리 프로그램이 성공적으로 수행되었는지를 검증하는 것이다.
소거(13)는 메모리 셀을 소거하며, 소거 검증(14)은 메모리 셀의 소거 상태를 검증하는 것이다.
리커버리(15)는 소거(13) 및 소거 검증(14) 과정에서 과도 소거된 셀의 문턱 전압을 원하는 문턱 전압으로 복구하기 위해 실시하는 것이고, 리커버리 검증(16)은 리커버리(15) 상태를 검증하는 것이다.
기존의 스택 게이트형 플래쉬 메모리 소자에서는 소거를 실시한 후 도 2와 같이 비트 라인별로 리커버리를 실시한다. 즉, 게이트에 0V, 드레인에 5V, 소오스 및 기판에 접지 전압(VSS)의 바이어스를 인가한다.
그런데, 비트 라인에 과도 소거된 셀(문턱 전압이 0V보다 작은 셀)이 상당히 많이 존재하는 경우 비트 라인에 인가하는 전압, 즉 드레인에 인가하는 전압이 비트 라인에서 누설되는 전류에 의해 현저하게 감소하게 된다. 이로 인해 리커버리되지 않거나 리커버리 시간이 장시간 길어지게 되어 소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 비트 라인에 존재하는 과도 소거된 셀의 수에 그다지 영향없이 리커버리할 수 있도록 셀의 기판에 전압을 인가하여 리커버리를 실시하는 플래쉬 메모리 장치의 소거 방법 및 리커버리용 기판 전압 공급 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 소거 방법은 모든 메모리 셀이 동일한 문턱 전압을 갖도록 하기 위한 프리 프로그램 단계와, 상기 프리 프로그램이 성공적으로 수행되었는지를 검증하기 위한 프리 프로그램 검증 단계와, 상기 프리 프로그램 및 프리 프로그램 검증 단계가 성공적으로 수행된 메모리 셀에 대하여 소거를 실시하는 소거 단계와, 상기 소거가 성공적으로 수행되었는지를 검증하는 소거 검증 단계와, 상기 소거 및 소거 검증을 성공적으로 수행한 메모리 셀의 기판에 전압을 인가한 상태에서 과도 소거된 메모리 셀을 복구하기 위한 리커버리 단계와, 상기 리커버리가 성공적으로 수행되었는지를 검증하는 리커버리 검증 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로는 서로 다른 전압을 발생시키는 다수의 전압 발생 수단과, 순차적으로 천이되는 다수의 제어 신호에 따라 상기 전압 발생 수단으로부터 발생되는 전압을 순차적으로 공급하기 위해 상기 전압 발생 수단과 대응되도록 구성된 다수의 스위칭 수단과, 상기 스위칭 수단을 통해 상기 전압 발생 수단으로부터 순차적으로 공급된 전압에 따라 기판에 인가되는 전압을 조절하기 위한 제 2 스위칭 수단과, 상기 다수의 제어 신호중 천이되는 제어 신호를 검출하기 위한 검출 수단과, 상기 검출 수단의 반전된 출력 신호에 따라 상기 기판 전위를 접지 전위로 강하시키기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 플래쉬 메모리 장치의 소거 방법을 설명하기 위한 흐름도.
도 2는 일반적인 리커버리시의 바이어스 조건을 설명하기 위한 셀 어레이.
도 3은 소거 후 셀과 문턱 전압의 관계를 설명하기 위한 그래프.
도 4는 셀의 기판에 전압을 인가한 후의 셀과 문턱 전압의 관계를 설명하기 위한 그래프.
도 5는 셀의 기판에 인가되는 바이어스에 따른 셀의 문턱 전압 변화를 설명하기 위한 그래프.
도 6은 본 발명의 일 실시 예에 따른 플래쉬 메모리 장치의 기판 전압 공급 회로의 회로도.
도 7은 본 발명의 일 실시 예에 따른 플래쉬 메모리 장치의 기판 전압 공급 회로에 인가되는 신호 및 셀의 기판에 인가되는 바이어스의 파형도.
<도면의 주요 부분에 대한 부호 설명>
1, 2 및 3 : 제 1, 제 2 및 제 3 전압 발생 수단
4 : NAND 게이트 I : 인버터
P1 내지 P3 : 제 1 내지 제 3 PMOS 트랜지스터
N1 및 N2 : 제 1 및 제 2 NMOS 트랜지스터
Q1 : 제 1 노드 Q2 : 출력 노드
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명에서는 플래쉬 메모리 장치의 소거 방법에서 과도 소거된 셀을 복구하기 위해 메모리 셀의 기판에 전압을 인가한 상태에서 리커버리를 수행한다.
먼저, 도 3, 도 4 및 도 5를 이용하여 본 발명에 적용되는 원리를 설명하면 다음과 같다. 소거를 실시하면, 도 3에 도시된 바와 같이 0V보다 작은 문턱 전압을 갖는 셀이 존재하게 되는데, 이러한 셀을 과도 소거된 셀로 판정한다. 이러한 셀과 문턱 전압의 관계에서 셀의 기판에 전압을 인가하게 되면 도 4에 도시된 바와 같이 과도 소거된 셀이 줄어들게 된다. 즉, 셀의 기판에 전압을 인가하면, 도 5에 도시된 바와 같이 인가하는 전압이 증가함에 따라 셀의 문턱 전압이 증가하게 되고, 이로 인해 과도 소거된 셀이 줄어들게 된다.
상기와 같은 원리를 이용하여 0V 이하의 문턱 전압을 갖는 과도 소거된 셀들의 문턱 전압을 0V 이상으로 높여 비트 라인별로 리커버리를 실시하게 되면 과도 소거된 셀들에 의한 비트 라인에서 누설되는 전류가 없어져 리커버리를 효과적으로 실시할 수 있다.
도 6 및 도 7을 참조하여 본 발명에 따른 플래쉬 메모리 장치의 기판 전압 공급 회로를 설명한다.
도 6은 본 발명의 일 실시 예에 따른 기판 전압 공급 회로의 회로도로서, 다음과 같이 구성된다.
NAND 게이트(4)는 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)를 입력하고 이를 조합하여 출력한다. 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)는 하이 상태를 유지하며 순차적으로 로우 상태로 천이한다. NAND 게이트(4)의 출력 신호를 반전시키는 인버터(I)의 출력 단자와 게이트가 접속된 제 2 NMOS 트랜지스터(N2)는 출력 노드(Q2)와 접지 단자(VSS) 사이에 접속되어 출력 노드(Q2)의 전위를 접지 전위로 강하시킨다. 제 1, 제 2 및 제 3 PMOS 트랜지스터(P1, P2 및 P3)는 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)를 각각 게이트로 입력하고, 제 1, 제 2 및 제 3 전압 발생 수단(1, 2 및 3)과 제 1 NMOS 트랜지스터(N1) 사이에 접속된다. 제 1, 제 2 및 제 3 전압 발생 수단(1, 2 및 3)은 서로 다른 바이어스, 예를들어 3V, 2V 및 1V의 바이어스를 발생시킨다. 네이티브 NMOS 트랜지스터(문턱 전압이 0V에 가까운 NMOS 트랜지스터)인 제 1 NMOS 트랜지스터(N1)는 전원 단자와 출력 노드(Q2) 사이에 접속되며, 제 1, 제 2 및 제 3 전압 발생 수단(1, 2 및 3)에서 발생된 어느 하나의 전압에 의해 결정되는 제 1 노드(Q1)의 전위가 게이트로 입력되어 그 전위만큼의 전원 전압을 셀의 기판으로 입력시킨다.
상기와 같이 구성되는 본 발명에 따른 기판 전압 공급 회로의 구동 방법을 입력 신호 및 기판에 인가되는 전압 파형도인 도 6을 참조하여 설명하면 다음과 같다.
먼저, 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)가 하이 상태로 인가되면 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 턴오프되어 제 1, 제 2 및 제 3 전압 발생 수단(1, 2 및 3)에서 발생된 전압이 인가되지 못한다. 따라서, 제 1 노드(Q1)는 로우 상태를 유지하게 되어 제 1 NMOS 트랜지스터(N1)를 턴오프시킨다. 한편, 하이 상태의 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)가 NAND 게이트(4)로 입력되어 로우 상태의 신호가 출력되고, 이 신호가 인버터(I)에 의해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N2)를 턴온시킨다. 따라서, 출력 노드(Q2)는 로우 상태의 전위를 유지하게 되고, 셀의 기판 전위도 로우 상태로 강하되어 초기화된다.
도 7의 t1 구간에서와 같이 제 1 신호(S1)가 하이 상태로 입력되고, 제 2 및 제 3 신호(S2 및 S3)가 로우 상태로 입력되면 제 1 PMOS 트랜지스터(P1)가 턴온되고, 제 2 및 제 3 PMOS 트랜지스터(P2 및 P3)가 턴오프되어 제 1 전압 발생 수단(1)에서 발생된 3V의 전압이 인가된다. 따라서, 제 1 노드(Q1)는 제 1 전압 발생 수단(1)에서 발생된 3V 정도의 전위를 유지하게 되고, 이 전위에 의해 제 1 NMOS 트랜지스터(N1)가 턴온된다. 한편, 로우 상태의 제 1 신호(S1), 하이 상태의 제 2 및 제 3 신호(S2 및 S3)가 NAND 게이트(4)로 입력되어 하이 상태의 신호가 출력되고, 이 신호가 인버터(I)에 의해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N2)를 턴오프시킨다. 따라서, 제 1 NMOS 트랜지스터(N1)에 의해 인가되는 전원 전압이 출력 노드(Q2)를 통해 셀의 기판으로 공급된다. 그런데, 제 1 NMOS 트랜지스터(N1)의 특성상 셀의 기판에는 3V 정도의 전압이 인가되어 리커버리 동작이 실시된다.
상기와 같이 3V 기판 전압을 인가한 상태에서 리커버리 동작을 실시하게 되면 도 4에서 설명된 바와 같이 문턱 전압이 약간 증가하게 되어 과도 소거된 셀이 줄어들게 된다.
도 7의 t1' 구간에서와 같이 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)가 하이 상태로 인가될 경우 상기한 초기화 과정과 마찬가지로 셀의 기판에 공급된 3V의 전압이 접지 단자(VSS)로 패스되어 출력 노드(Q2) 및 셀의 기판이 접지 전위의 상태로 된다.
도 7의 t2 구간에서와 같이 제 2 신호(S2)가 하이 상태로 입력되고, 제 1 및 제 3 신호(S1 및 S3)가 로우 상태로 입력되면, 제 2 PMOS 트랜지스터(P2)가 턴온되고, 제 1 및 제 3 PMOS 트랜지스터(P1 및 P3)가 턴오프되어 제 2 전압 발생 수단(2)에서 발생된 전압이 인가된다. 따라서, 제 1 노드(Q1)는 제 2 전압 발생 수단(2)에서 발생된 2V 정도의 전위를 유지하게 되고, 이 전위에 의해 제 1 NMOS 트랜지스터(N1)가 턴온된다. 한편, 로우 상태의 제 2 신호(S2), 하이 상태의 제 1 및 제 3 신호(S1 및 S3)가 NAND 게이트(4)로 입력되어 하이 상태의 신호가 출력되고, 이 신호가 인버터(I)에 의해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N2)를 턴오프시킨다. 따라서, 제 1 NMOS 트랜지스터(N1)에 의해 인가되는 전원 전압이 출력 노드(Q2)를 통해 셀의 기판으로 공급된다. 그런데, 제 1 NMOS 트랜지스터(N1)의 특성상 셀의 기판에는 2V 정도의 전압이 인가되어 리커버리 동작이 실시된다.
도 7의 t2' 구간에서와 같이 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)가 하이 상태로 인가될 경우 상기한 초기화 과정 및 t1'과 마찬가지로 셀의 기판에 공급된 2V의 전압이 접지 단자(VSS)로 패스되어 출력 노드(Q2) 및 셀의 기판이 접지 전위의 상태로 된다.
도 7의 t3 구간에서와 같이 제 3 신호(S3)가 하이 상태로 입력되고, 제 1 및 제 2 신호(S1 및 S2)가 로우 상태로 입력되면, 제 3 PMOS 트랜지스터(P3)가 턴온되고, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 턴오프되어 제 3 전압 발생 수단(3)에서 발생된 전압이 인가된다. 따라서, 제 1 노드(Q1)는 제 3 전압 발생 수단(3)에서 발생된 1V 정도의 전위를 유지하게 되고, 이 전위에 의해 제 1 NMOS 트랜지스터(N1)가 턴온된다. 한편, 로우 상태의 제 3 신호(S3), 하이 상태의 제 1 및 제 2 신호(S1 및 S2)가 NAND 게이트(4)로 입력되어 하이 상태의 신호가 출력되고, 이 신호가 인버터(I)에 의해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N2)를 턴오프시킨다. 따라서, 제 1 NMOS 트랜지스터(N1)에 의해 인가되는 전원 전압이 출력 노드(Q2)를 통해 셀의 기판으로 공급된다. 그런데, 제 1 NMOS 트랜지스터(N1)의 특성상 셀의 기판에는 1V 정도의 전압이 인가되어 리커버리 동작이 실시된다.
도 7의 t3' 구간에서와 같이 제 1, 제 2 및 제 3 신호(S1, S2 및 S3)가 하이 상태로 인가될 경우 상기한 초기화 과정, 구간 t1' 및 t2'과 마찬가지로 셀의 기판에 공급된 1V의 전압이 접지 단자(VSS)로 패스되어 출력 노드(Q2) 및 셀의 기판이 접지 전위의 상태로 된다.
상기의 예에서는 세가지의 전압 발생 수단을 예로 설명하였으나, 전압 발생 수단은 플래쉬 메모리 장치의 설계시 그 수를 늘릴 수 있다. 예를들어 소거 과정에서 발생된 다수의 과도 소거된 셀을 모두 리커버리하기 위해서는 상기에서 설명된 과정을 높은 전압부터 낮은 전압으로 그 수를 늘려 실시할 수 있다.
상술한 바와 같이 본 발명에 의하면 셀의 기판에 전압을 순차적으로 인가한 상태에서 리커버리 동작을 실시하므로써 비트 라인별로 실시되는 리커버리 동작에서 불량 셀의 개수에 큰 영향을 받지 않은 상태에서 리커버리 동작을 수행할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 모든 메모리 셀이 동일한 문턱 전압을 갖도록 하기 위한 프리 프로그램 단계와,
    상기 프리 프로그램이 성공적으로 수행되었는지를 검증하기 위한 프리 프로그램 검증 단계와,
    상기 프리 프로그램 및 프리 프로그램 검증 단계가 성공적으로 수행된 메모리 셀에 대하여 소거를 실시하는 소거 단계와,
    상기 소거가 성공적으로 수행되었는지를 검증하는 소거 검증 단계와,
    상기 소거 및 소거 검증을 성공적으로 수행한 메모리 셀의 기판에 전압을 인가한 상태에서 과도 소거된 메모리 셀을 복구하기 위한 리커버리 단계와,
    상기 리커버리가 성공적으로 수행되었는지를 검증하는 리커버리 검증 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 소거 방법.
  2. 제 1 항에 있어서, 상기 리커버리 단계에서 메모리 셀의 기판에 인가되는 전압은 높은 전압부터 낮은 전압으로 순차적으로 인가하는 것을 특징으로 하는 플래쉬 메모리 장치의 소거 방법.
  3. 순차적으로 천이하는 다수의 제어 신호에 따라 서로 다른 전압을 기판에 순차적으로 공급하기 위한 제 1 수단과,
    상기 제어 신호에 따라 기판의 전위를 접지 전위로 강하시키기 위한 제 2 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
  4. 제 3 항에 있어서, 상기 제 1 수단은 서로 다른 전압을 발생시키는 다수의 전압 발생 수단과,
    순차적으로 천이되는 다수의 제어 신호에 따라 상기 전압 발생 수단으로부터 발생되는 전압을 순차적으로 공급하기 위해 상기 전압 발생 수단과 대응되도록 구성된 다수의 스위칭 수단과,
    상기 스위칭 수단을 통해 상기 전압 발생 수단으로부터 순차적으로 공급된 전압에 따라 기판에 인가되는 전압을 조절하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
  5. 제 3 항에 있어서, 상기 제 2 수단은 상기 다수의 제어 신호중 천이되는 제어 신호를 검출하기 위한 검출 수단과,
    상기 검출 수단의 반전된 출력 신호에 따라 상기 기판 전위를 접지 전위로 강하시키기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
  6. 제 4 항에 있어서, 상기 전압 발생 수단과 대응되도록 구성된 다수의 스위칭 수단은 각각 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
  7. 제 4 항에 있어서, 상기 제 2 스위칭 수단은 네이티브 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
  8. 제 5 항에 있어서, 상기 검출 수단은 NAND 게이트인 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
  9. 제 5 항에 있어서, 상기 제 3 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 리커버리용 기판 전압 공급 회로.
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