JPH0637331A

JPH0637331A - 不揮発性半導体メモリの制御装置および制御方法

Info

Publication number: JPH0637331A
Application number: JP4249451A
Authority: JP
Inventors: Yoshinari Enomoto; 良成榎本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-05-18
Filing date: 1992-09-18
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】製造プロセスがＣＭＯＳプロセスと同じで、
歩留り良く製造可能な紫外線消去方式と同様の構成の不
揮発性半導体メモリに対して電気的な消去が可能な制御
方法および装置を用いて、この不揮発性半導体メモリを
多用化等に対応した半導体装置、特に受光素子と同一の
半導体装置に搭載可能とする。【構成】不揮発性半導体メモリ（ＥＰＲＯＭ）１５の
消去時において、基準電圧制御回路２４およびドレイン
電圧制御回路２２により、ドレイン層３、ソース層２の
電圧を制御し、チャネルホットエレクトロン８を発生さ
せ、これによりインパクトイオン化された正孔１３をゲ
ート制御回路２３によりコントロールゲート電極７を介
して浮遊ゲート電極５の電圧を制御し、捕獲する。この
正孔１３の注入により浮遊ゲート電極５の電圧を回復さ
せることにより、データの消去を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
の書込み、消去を行う制御装置、および制御方法に関
し、特に、消去を行う制御装置の構成および制御方法に
関するものである。

【０００２】

【従来の技術】図８および図９に、一般的に用いられて
いる不揮発性半導体メモリの構成を示してある。これら
の示すメモリはいずれもｎチャネル型の浮遊ゲートを備
えた不揮発性メモリであり、ｐ型半導体基板１の表面に
ｎ⁺型のソース層２およびドレイン層３が形成され、こ
れらのソース層２およびドレイン層３に亘ってゲート酸
化膜４が形成されている。ゲート酸化膜４の上には、浮
遊ゲート電極５が設置されており、さらに、この浮遊ゲ
ート電極５の上には、ゲート酸化膜６を介してコントロ
ールゲート電極７が設置されている。

【０００３】図８に示す不揮発性半導体メモリ（ＥＰＲ
ＯＭ）は、先ず、ソース層２に対しドレイン層３に９Ｖ
前後の正の高電圧を印加する。そして、浮遊ゲート電極
５に、ドレイン層３に印加した電圧と同程度の電圧がか
かるように、コントロールゲート電極７に高いゲート電
圧を印加すると、チャネル電流のうち、ドレイン層３の
近傍で加速されたエレクトロン（チャネルホットエレク
トロン８・ＣＨＥ）の一部が浮遊ゲート電極５に注入さ
れ、これによりデータの入力が行なわれる。また、浮遊
ゲート電極５に３Ｖ前後の電圧がかかるようにコントロ
ール電極７に電圧を印加すると、チャネル電流の一部が
ドレイン層３の近傍の電界でインパクトイオン化を起こ
し、その時生じた電子（ドレインアバランシェホットエ
レクトロン９・ＤＡＨＥ）が浮遊電極５に注入され、こ
れによりデータの入力が行なわれる。そして、メモリの
消去は、紫外線を照射し、浮遊ゲート電極５から光励起
によって電子が周囲の半導体基板に放出されることで行
われる。従って、不揮発性半導体メモリ自体の構造は簡
単であり、多くの装置のＲＯＭとして採用されている。

【０００４】しかし、このような紫外線を照射してメモ
リを消去する紫外線消去方式の不揮発性半導体メモリで
は、実装された状態での消去は困難であり、特に、受光
素子を用いた装置においては、受光素子以外は遮光措置
がとられるため、紫外線消去方式のメモリの書換えは不
可能である。また、紫外線消去方式の半導体メモリにお
いては、全体に紫外線が当たってしまうので、選択的に
メモリを消去することも不可能である。

【０００５】このため、電気的にメモリの消去が可能な
ＥＥＰＲＯＭ、ＥＡＲＯＭと呼ばれる不揮発性半導体メ
モリが開発されており、その一例が図９に示すトンネリ
ングを用いたＦＬＯＴＯＸと呼ばれる半導体メモリであ
る。このメモリは、図８に示すメモリと殆ど同様の構成
であるが、浮遊ゲート電極５は、半導体基板１上に形成
されたドレイン層３またはソース層２とトンネル酸化膜
１０を介して設置されている。そして、浮遊ゲート電極
５は、ドレイン層３との距離が小さなトンネリング部分
１１が用意されており、このトンネリング部分１１を通
ってドレイン層３からトンネリングにより浮遊ゲート電
極５に電子が移動可能となっている。この不揮発性半導
体メモリにおいて、浮遊ゲート電極５への電子の注入
（データの消去）は、図８に示した紫外線消去方式のＥ
ＰＲＯＭと同様にコントロールゲート電極７に高い電圧
を印加することにより行われる。一方、データの書き込
み（電子の放出）は、ドレイン層３に対しコントロール
ゲート電極７の電圧を短期間低く設定することで、トン
ネリングにより浮遊ゲート電極５からドレイン層３に電
子が流れ、データが書き込まれる。

【０００６】

【発明が解決しようとする課題】このように、図９に示
す不揮発性半導体メモリは電気的にデータの設定、消去
が可能である。従って、受光素子などを含む装置に内蔵
される場合であっても、設定されたデータの消去が可能
であり、また、特定のデータを消去することも容易であ
る。しかしながら、トンネリング及びデータ保持を確実
に行うために製造プロセスが複雑・高度となり、同一の
半導体基板に搭載される受光素子などの製造プロセスと
異なるプロセスが必要となる。このため、図９にしめす
不揮発性半導体メモリを搭載することは製品価格を上昇
させ、また、歩留りが低下するという問題に繋がる。製
品価格を低下させ、歩留りを高くするためには、製造プ
ロセスが同じで、構造が簡単な紫外線消去方式の不揮発
性メモリを搭載することが望ましいのであるが、先に説
明したように消去が自由に行えず、近年のシステムの高
度化、多様化する装置に対応することが困難である。

【０００７】そこで、本発明においては、上記の問題に
鑑みて、紫外線消去方式と同様の簡単な構造の不揮発性
半導体メモリを用いてデータの消去を電気的に容易に行
うことが可能な制御装置、および制御方式を提供するこ
とを目的としている。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、チャネルホットエレクトロン
のインパクトイオン化により発生したホットホールと呼
ばれる正孔を用いて浮遊ゲート電極に蓄えられた電子数
を減少させてデータを消去するようにしている。すなわ
ち、本発明に係る第１導電型の半導体基板の表面に、第
２導電型のソース領域とドレイン領域とを備え、これら
のソース領域およびドレイン領域に亘って、コントロー
ルゲート領域により電位が制御される浮遊ゲート電極が
絶縁膜を介して設置された不揮発性半導体メモリの制御
を行う制御装置においては、ソース領域および半導体基
板に印加される基準電圧に対しドレイン領域に所定のド
レイン電圧を印加可能なドレイン電圧印加手段と、コン
トロールゲート領域に予め設定された２以上のゲート電
圧を印加可能なゲート電圧印加手段とを有することを特
徴としている。このような制御装置においては、半導体
基板にバイアスを印加してホットホールの注入効率を上
昇させるべく、半導体基板にソース領域に印加される基
準電圧に対し所定の基板電圧を印加可能な基板電圧印加
手段を有することが有効である。

【０００９】このような制御装置を用いることにより、
不揮発性半導体メモリをソース領域および半導体基板に
印加される基準電圧に対しドレイン領域に所定のドレイ
ン電圧を印加する初期電圧設定工程と、コントロールゲ
ート領域に予め設定された２以上のゲート電圧を段階的
に印加するメモリ消去工程とを有することを特徴とする
制御方法により制御できる。また、初期電圧設定工程と
しては、ソース領域に印加される基準電圧に対し半導体
基板に所定の基板電圧を印加する基板・ドレイン電圧設
定工程を用いることが有効である。

【００１０】

【作用】このような制御装置を用いて不揮発性半導体メ
モリを消去する場合は、先ず、ソース領域および半導体
基板を基準電圧に設定し、これに対しコントロールゲー
ト領域及びドレイン領域に所定の電圧を印加することに
より、チャネルホットエレクトロンを発生させる。そし
て、チャネルホットエレクトロンのインパクトイオン化
によりホットホールと呼ばれる正孔がドレイン領域側に
発生する。浮遊ゲート電極は、コントロールゲート領域
を基準電圧に対し所定のゲート電圧に保持することによ
り、発生したホットエレクトロンを捕獲するために最も
適した電圧に設定することが可能である。従って、デー
タを不揮発性半導体メモリに設定する際に、電子が注入
されて電圧が低下した浮遊ゲート電極は、正孔を捕獲す
ることにより、電圧が復帰し、データが消去される。こ
の正孔を捕獲可能な電圧値の範囲は狭い。浮遊ゲート電
極の電圧が復帰するに従って、段階的にコントロールゲ
ート領域に印加されるゲート電圧を低下させることによ
り、浮遊ゲート電極の電圧を正孔の捕獲に適した電圧に
設定でき、浮遊ゲート電極の状態をデータが消去された
状態に復帰させることが可能となる。

【００１１】

【実施例】以下に図面を参照して、本発明の実施例を説
明する。

【００１２】〔実施例１〕図１に、実施例１に係る不揮
発性半導体メモリ１５の制御装置２０の構成を示してあ
る。本例の制御装置２０は、不揮発性半導体メモリ（以
降ＥＰＲＯＭ）１５にデータを設定し、また、データの
消去も行うことが可能な制御装置である。

【００１３】そのため、ＥＰＲＯＭ１５のコントロール
ゲート電極７にゲート電圧を印加するゲート制御回路２
３、不揮発性半導体メモリ１５のドレイン層３のドレイ
ン電圧を印加するドレイン電圧制御回路２２、ソース層
２および半導体基板１に基準電圧を印加する基準電圧制
御回路２４、さらにこれらの制御回路２２〜２４を制御
するＣＰＵ２１を有している。

【００１４】また、本例の制御装置２０により制御され
るＥＰＲＯＭ１５は、図８に基づき説明したｎチャネル
型の浮遊ゲート５を備えた不揮発性メモリであり、ｐ型
半導体基板１の表面にｎ⁺型のソース層２、ドレイン層
３が形成されており、さらに浮遊ゲート電極５およびコ
ントロールゲート電極７が設置されている。なお、本例
の不揮発性半導体メモリ１５の構造等については、図８
と同じ番号を付し構造等の説明は省略する。このＥＰＲ
ＯＭ１５の製造プロセスはＣＭＯＳの製造プロセスと同
様であり、構造が簡単であることから歩留りも高く、信
頼性に富む不揮発性メモリである。図２に、浮遊ゲート
電極５直下のゲート酸化膜４の厚みを１００Åとした場
合に浮遊ゲート電極５に注入されるチャネルホットエレ
クトロン（ＣＨＥ）８、ドレインアバランシェホットエ
レクトロン（ＤＡＨＥ）９、インパクト化で発生した正
孔１３の量を注入電流Ｉとして示してある。図２により
判るように、浮遊ゲート電極の電圧を７Ｖ程度に設定す
ると、ＣＨＥ８による注入電流Ｉの量は大きく、これに
より浮遊ゲート電極５の電圧を短期間に設定することが
可能である。従って、ＣＨＥ８により浮遊ゲート電極５
の電圧を変動させ、データの設定を行っている。そし
て、従来においては、注入されたＣＨＥ８を紫外線によ
り励起させ、平衡状態に復帰させることにより、データ
の消去を行っている。

【００１５】本例の装置２０は、従来と異なり、主にＣ
ＨＥ８により設定された浮遊ゲート電極５の電圧を、イ
ンパクトイオン化で発生した正孔１３を注入することに
より、復帰させようとするものである。このインパクト
イオン化により発生する正孔１３は、図２に示すよう
に、ゲート電圧が略１．５Ｖ〜２Ｖにおいて鋭いピーク
を持つため、浮遊ゲート電極５の電圧値をこの値に保つ
必要がある。本例の装置２０においてはコントロールゲ
ート電極７にゲート電圧を印加するゲート制御回路２３
を用いて、２以上のゲート電圧をコントロールゲート電
極７に印加することにより、浮遊ゲート電極５の電圧値
を制御するようにしている。すなわち、データを消去す
る場合は、先ず、コントロールゲート電極７に適当な電
圧Ｖ₁（Ｖ）を印加し、浮遊ゲート電極５の電圧を１．
５Ｖとする。そして、正孔１３が注入されることによ
り、浮遊ゲート電極５の電圧が上昇すると、コントロー
ルゲート電極７に（Ｖ₁−α）（Ｖ）（αはゲート酸化
膜４とゲート酸化膜６の比に依存する）のゲート電圧を
印加し、浮遊ゲート電極５の電圧を１．５Ｖに再設定す
るようにしている。

【００１６】なお、ドレイン電圧制御回路２２により印
加されるドレイン電圧は、ＣＨＥ８により正孔１３を発
生させるために必要な電圧、本例においては略７Ｖが選
択可能となっている。また、ソース層２および基板１に
は、基準電圧として基準電圧制御回路２４から０Ｖが印
加されている。

【００１７】図３および図４に基づき、本制御装置によ
るＥＰＲＯＭ１５の制御を説明する。図３は、ＥＰＲＯ
Ｍ１５におけるＣＨＥ８、正孔１３の発生の概要を示
し、図４は、コントロールゲート電極７と浮遊ゲート電
極５の電圧変動をタイミングチャートにより示してあ
る。先ず、ＥＰＲＯＭ１５にデータを設定するようすを
説明する。このデータを設定する工程は、従来と全く同
じである。時刻ｔ１にＥＰＲＯＭ１５のソース層２およ
び基板１を０Ｖに設定し、ドレイン層３を６．５Ｖに設
定する。そして、コントロールゲート電極７に１４Ｖの
ゲート電圧を印加する。ここで、ＥＰＲＯＭ１５におい
ては、コントロールゲート電極７と浮遊ゲート電極５の
間のゲート酸化膜６と、浮遊ゲート電極５直下のゲート
酸化膜６との厚みは略同じに設計されているので、浮遊
ゲート電極５の電圧は略７Ｖとなる。

【００１８】この状態で、ソース層２から流れだした電
子は、ドレイン層３近傍の高電界により加速されチャネ
ルホットエレクトロン（ＣＨＥ）８となる。そして、図
２において説明したように、このＣＨＥ８の内、エネル
ギーを失わなかったものの一部が浮遊ゲート電極５に注
入される。その結果、浮遊ゲート電極５内に注入された
電子１２が存在することとなり、浮遊ゲート電極５の電
位が低下する。一般に、２Ｖ程度低下したところでデー
タが設定されたと判断され、時刻ｔ２にデータの設定を
終了する。この間の注入電流Ｉは、図２に示すように、
数ｐＡ〜数１００ｆＡである。そして、インパクトイオ
ン化により発生した電子９の寄与は小さい。

【００１９】次に、ＥＰＲＯＭ１５に設定されたデータ
を消去する場合は、先ず、データ設定時と同様にＣＨＥ
８を発生させるために、時刻ｔ１１にソース層２および
基板１に基準電圧０Ｖを印加し、ドレイン層３に略７Ｖ
のドレイン電圧を印加する。

【００２０】そして、コントロールゲート電極７に略７
Ｖのゲート電圧を印加する。これにより、浮遊ゲート電
極５の電圧値は、略１．５Ｖとなる。従って、図２に説
明したように、浮遊ゲート電極５にインパクトイオン化
により発生した正孔１３を数１０ｆＡ〜数１００ｆＡ注
入でき、浮遊ゲート電極５の電圧が上昇する。時刻ｔ１
２に浮遊ゲート電極５の電圧が０．５Ｖ上昇すると、正
孔１３の注入効率が著しく低下するので、コントロール
ゲート電極７を略６Ｖに低下させる。その結果、浮遊ゲ
ート電極５の電圧は、再度１．５Ｖに設定され、正孔１
３の注入を続行できる。同様に、時刻ｔ１３になると、
浮遊ゲート電極５の電圧が略０．５Ｖ上昇するので、再
度コントロールゲート電極７のゲート電圧を略５Ｖに低
下させ、浮遊ゲート電極５の電圧値を１．５Ｖとする。
また、時刻ｔ１４には、ゲート電圧を略４Ｖに低下さ
せ、再度浮遊ゲート電極５の電圧値を調整する。このよ
うに、時刻ｔ１５には、時刻ｔ１１と比較し、浮遊ゲー
ト電極５の値は、略２Ｖ上昇することとなる。従って、
ＥＰＲＯＭ１５におけるデータの消去が終了する。

【００２１】このように、本例の制御装置２０を用いる
ことにより、従来の紫外線消去方式のＥＰＲＯＭ１５に
対し電気的に消去を行うことができる。従って、ＥＰＲ
ＯＭが受光素子等と同一基板に搭載される場合であって
も、データの消去が可能となる。さらに、紫外線消去で
は不可能であった選択的なデータの消去も可能となり、
図９に基づき説明したＦＬＯＴＯＸ等のＥＥＰＲＯＭ、
ＥＡＲＯＭなどと同様の機能を発揮させることが可能と
なる。そして、本例の制御装置において制御されるＥＰ
ＲＯＭは紫外線消去方式と同じ構造の不揮発性半導体メ
モリであるので、ＣＭＯＳプロセスにより安価に製造で
き、また歩留りを高くすることができる。

【００２２】〔実施例２〕図５には、実施例２に係る制
御装置２０の構成を示してある。本例の制御装置２０も
実施例１と同様に、先に図８に基づき説明した従来の紫
外線消去方式不揮発性半導体メモリと同じ構成の不揮発
性半導体メモリ（ＥＰＲＯＭ）１５の制御を行う装置で
ある。従って、本例の装置２０も、ＥＰＲＯＭ１５のコ
ントロールゲート電極７にゲート電圧を印加するゲート
制御回路２３、不揮発性半導体メモリ１５のドレイン層
３のドレイン電圧を印加するドレイン電圧制御回路２
２、ソース層２に基準電圧を印加する基準電圧制御回路
２４、さらにこれらの制御回路２２〜２４を制御するＣ
ＰＵ２１を有している。そして、本例の装置２０におい
て着目すべき点は、これらの制御回路２２〜２４に加
え、半導体基板１にソース層２と別のバイアス電圧を印
加する基板電圧制御回路２５を備えていることである。

【００２３】浮遊ゲート電極５を有するＥＰＲＯＭ１５
において、半導体基板１にバイアスをかけると、浮遊ゲ
ート電極５に注入できる電子の量が増加することが知ら
れており、特に、浮遊ゲート電極５直下のゲート酸化膜
４の厚さが薄い場合にはこの効果が大きい。

【００２４】図６に、浮遊ゲート電極５直下のゲート酸
化膜４の厚さが１００Å以下、浮遊ゲート電極５とコン
トロールゲート電極７の間のゲート酸化膜６の厚さがゲ
ート酸化膜４の略２倍であるＥＰＲＯＭ１５において、
そのバイアス電圧を−３Ｖに設定した場合の浮遊ゲート
電極５の電圧と、注入電流Ｉとの関係を示してある。

【００２５】本図にて判るように、このＥＰＲＯＭ１５
に対し、ドレイン電圧を５．５Ｖ、コントロール電極７
のゲート電圧を１８Ｖにして浮遊ゲート電極５の電圧を
約６Ｖとすると、数ｐＡ〜数１０ｐＡの注入電流Ｉを流
すことができる。このように、バイアス電圧を印加する
ことにより、図２と比較し同じゲート電圧に対し電子に
よる注入電流Ｉを〜１０倍以上に増加することができ
る。ここで着目すべき点は、電子による注入電流Ｉが増
加していると同時に、さらに正孔による注入電流Ｉも大
幅に増加していることである。

【００２６】そこで、本例の制御装置２０においては、
基板電圧制御回路２５を用いて半導体基板１にバイアス
電圧を印加し、データ設定時の電子による注入電流を増
加すると同時に、データ消去時における正孔による注入
電流も増加可能としている。

【００２７】従って、本例の制御装置２０を用いること
により、データの設定、消去の時間を大幅に短縮するこ
とができる。

【００２８】図７に、本例の制御装置２０を用いてＥＰ
ＲＯＭ１５を制御するようすを示してある。なお、コン
トロールゲート電極７にゲート電圧を印加するタイミン
グなどについては、実施例１について図４に基づき説明
したと略同様につき、説明を省略する。本例の制御装置
２０を用いてデータの設定を行う場合は、図７（ａ）に
示すように、先ず、ソース層２に基準電圧である０Ｖを
基準電圧制御回路２４を用いて設定する。そして、ドレ
イン層３には、ドレイン電圧制御回路２２を用いて５．
５Ｖのドレイン電圧を印加する。また、半導体基板１に
は基板電圧制御回路２５を用いて−３Ｖのバイアス電圧
を印加し、コントロールゲート電極７には、ゲート制御
回路２３を用いてデータ設定時のゲート電圧として１８
Ｖを印加する。これにより、浮遊ゲート電極５の電圧
は、約６Ｖに設定され、実施例１と同様にＣＨＥ８によ
る注入電流Ｉが流れる。従って、浮遊ゲート電極５に電
子１２が導入され、浮遊ゲート電極５の電圧が低下し、
所定の電圧になったところでデータの設定が完了する。
本例の制御装置２０を用いる場合は、この注入電流Ｉを
増加することができるため、所定の電圧値、本例におい
ては−２Ｖ、に達する時間を短縮することができる。従
って、データの設定を短時間で行うことが可能となる。

【００２９】一方、データを消去する場合は、図７
（ｂ）に示すように、ソース層２を基準電圧である０
Ｖ、ドレイン層３を５．５Ｖ、半導体基板１には−３Ｖ
のバイアス電圧をデータ設定時と同様に印加する。そし
て、コントロールゲート電極７のゲート電圧を１５Ｖに
設定する。これにより、浮遊ゲート電極５の電圧は、略
１Ｖに設定できる。図６において判るように、正孔１３
による注入電流Ｉは、浮遊ゲート電極５の電圧が略１Ｖ
で最大値をとるため、コントロールゲート電極７のゲー
ト電圧を調整し、浮遊ゲート電極５の電圧を略１Ｖに保
つことが望ましいのである。このような条件で、数１０
０ｆＡ〜１ｐＡ程度の正孔１３による注入電流Ｉが流
れ、浮遊ゲート電極５の電圧が約０．５Ｖ上昇する。本
例においては、正孔１３による注入電流Ｉが実施例１に
おける注入電流と比較すると、１０倍程度に増加してお
り、電圧の復帰に必要が時間を短縮することができる。
また、浮遊ゲート電極５の電圧が１．５Ｖ程度となる
と、注入電流Ｉとして流れる量が減少するので、実施例
１と同様に、コントロールゲート電極７のゲート電圧を
１５Ｖから１３．５Ｖに低下させ、浮遊ゲート電極５の
電圧値を１Ｖに再設定する。そして、正孔１３の注入を
繰り返す。同様に、コントロールゲート電極７のゲート
電圧を１２Ｖ、１０．５Ｖに順次設定することにより、
浮遊ゲート電極５に注入された電子１２で設定された電
圧を、正孔１３を注入することにより復帰でき、データ
の消去が終了する。従って、本例の制御装置２０を用い
て半導体基板１にバイアス電圧を印加することにより、
この合計４回に及ぶ正孔１３の注入において、注入電流
Ｉを増加することができるので、データの消去に必要な
時間を大幅に短縮すことができる。

【００３０】このように、本例の制御装置を用いること
により、製造プロセスがＣＭＯＳ等と同様で歩留り良く
製造可能な紫外線消去方式のＥＰＲＯＭと同じ構成の不
揮発性半導体メモリに、電気的な制御を用いて短時間で
データの設定および消去を行うことが可能となる。従っ
て、安価で半導体基板上に導入し易く、さらに信頼性の
高いＥＰＲＯＭに対し、自由に、さらに短時間でデータ
の書換えを行うことが可能となる。このため、システム
の高度化、多用化に対応したＬＳＩ等の半導体集積回路
装置において、信頼性が高く、多用化に対応可能で、さ
らに安価な装置を供給することが可能となる。

【００３１】なお、上記実施例１および２においては、
浮遊ゲート電極と、コントロールゲート電極とが積層さ
れた２層ゲート構造のＥＰＲＯＭに基づき説明している
が、コントロールゲート領域として拡散層を用いた１層
ゲート構造のＥＰＲＯＭについても適用可能であること
は勿論である。

【００３２】

【発明の効果】以上において説明したように、本発明に
係る不揮発性半導体メモリの制御装置およびその制御方
法においては、不揮発性半導体メモリに設定されたデー
タの消去に際し、インパクトイオン化により発生した正
孔による注入電流を用いるようにしている。このため、
紫外線消去方式と同様の簡易な構造の不揮発性半導体メ
モリに対し、トンネリング等を用いた複雑な構造の不揮
発性半導体メモリと同様に、電気的にメモリの消去を行
うことができる。従って、本発明に係る制御装置、また
は制御方法を用いることにより、製造プロセスが簡単
で、歩留りが良く、信頼性に富んだ構造の不揮発性半導
体メモリを用いて、多用化、複雑化した半導体装置に搭
載される記憶領域を構成することが可能となる。特に、
受光素子などを搭載した紫外線を照射不可能な半導体装
置にとって有用である。このように、本発明に係る制御
装置、制御方法を用いることにより、多用化等の要求に
対応した半導体集積回路装置であって、信頼性が高く、
安価な装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る不揮発性半導体メモリ
（ＥＰＲＯＭ）の制御装置の構成を示すブロック図であ
る。

【図２】図１に示す制御装置により制御されるＥＰＲＯ
Ｍにおける注入電流の特性を示すグラフ図である。

【図３】図１に示す制御装置によりＥＰＲＯＭが制御さ
れるようすを示す説明図である。

【図４】図１に示す制御装置によりＥＰＲＯＭを制御す
るタイミングを示すタイミングチャートである。

【図５】本発明の実施例２に係るＥＰＲＯＭの制御装置
の構成を示すブロック図である。

【図６】図１に示す制御装置により制御されるＥＰＲＯ
Ｍにおける注入電流の特性を示すグラフ図である。

【図７】図１に示す制御装置によりＥＰＲＯＭが制御さ
れるようすを示す説明図である。

【図８】紫外線消去方式のＥＰＲＯＭの構成を示す説明
図である。

【図９】ＥＥＰＲＯＭの１つとしてトンネリングを用い
た不揮発性半導体メモリの構成を示す説明図である。

【符号の説明】

１・・・半導体基板２・・・ソース層３・・・ドレイン層４・・・ゲート酸化膜５・・・浮遊ゲート電極６・・・ゲート酸化膜７・・・コントロールゲート電極８・・・チャンネルホットエレクトロン（ＣＨＥ）９・・・ドレインアバランシェホットエレクトロン
（ＤＡＨＥ）１０・・・トンネル酸化膜１１・・・トンネリング部分１２・・・注入された電子１３・・・正孔１４・・・コンタクト層１５・・・ＥＰＲＯＭ２０・・・制御装置２１・・・ＣＰＵ２２・・・ドレイン電圧制御回路２３・・・ゲート制御回路２４・・・基準電圧制御回路２５・・・基板電圧制御回路

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の表面に、第２
導電型のソース領域とドレイン領域とを備え、これらの
ソース領域およびドレイン領域に亘って、コントロール
ゲート領域により電位が制御される浮遊ゲート電極が絶
縁膜を介して設置された不揮発性半導体メモリの制御を
行う制御装置であって、前記ソース領域および半導体基
板に印加される基準電圧に対し前記ドレイン領域に所定
のドレイン電圧を印加可能なドレイン電圧印加手段と、
前記コントロールゲート領域に予め設定された２以上の
ゲート電圧を印加可能なゲート電圧印加手段とを有する
ことを特徴とする不揮発性半導体メモリの制御装置。
【請求項２】請求項１において、前記半導体基板に前
記基準電圧に対し所定の基板電圧を印加可能な基板電圧
印加手段を有することを特徴とする不揮発性半導体メモ
リの制御装置。
【請求項３】第１導電型の半導体基板の表面に、第２
導電型のソース領域とドレイン領域とを備え、これらの
ソース領域およびドレイン領域に亘って、コントロール
ゲート領域により電位が制御される浮遊ゲート電極が絶
縁膜を介して設置された不揮発性半導体メモリの制御方
法において、前記ソース領域および半導体基板に印加さ
れる基準電圧に対し前記ドレイン領域に所定のドレイン
電圧を印加する初期電圧設定工程と、前記コントロール
ゲート領域に予め設定された２以上のゲート電圧を段階
的に印加するメモリ消去工程とを有することを特徴とす
る不揮発性半導体メモリの制御方法。
【請求項４】請求項３において、前記初期電圧設定工
程は、前記ソース領域に印加される基準電圧に対し前記
半導体基板に所定の基板電圧を印加する基板・ドレイン
電圧設定工程であることを特徴とする不揮発性半導体メ
モリの制御方法。