JPH02114674A - 半導体不揮発性メモリの動作方法 - Google Patents
半導体不揮発性メモリの動作方法Info
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- JPH02114674A JPH02114674A JP63268578A JP26857888A JPH02114674A JP H02114674 A JPH02114674 A JP H02114674A JP 63268578 A JP63268578 A JP 63268578A JP 26857888 A JP26857888 A JP 26857888A JP H02114674 A JPH02114674 A JP H02114674A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、ＩＣカードのような電子機器用の半導体不
揮発性メモリに関する。
揮発性メモリに関する。
この発明は、電気的消去可能な半導体不揮発性メモリに
おいて、チャネルホットエレクトロン注入書き込み・ト
ンネル電流消去型の一記憶−トランジスタ構造にするこ
とにより、低電圧プログラムの高集積半導体不揮発性メ
モリを提供するものである。
おいて、チャネルホットエレクトロン注入書き込み・ト
ンネル電流消去型の一記憶−トランジスタ構造にするこ
とにより、低電圧プログラムの高集積半導体不揮発性メ
モリを提供するものである。
従来、第２図に示すように、Ｐ型シリコン基板１０表面
に、Ｎ９型のドレイン領域１３とＮ型のトンネル領域１
２と選択ゲート電極１１とから成る選択トランジスタと
、トンネル領域１２とＮ゛型のソース領域２と浮遊ゲー
ト電極６と制御ゲート電極８とから成るメモリトランジ
スタとの２つのトランジスタ構成を一メモリセルとする
電気的消去可能な半導体メモリがよく知られている。
に、Ｎ９型のドレイン領域１３とＮ型のトンネル領域１
２と選択ゲート電極１１とから成る選択トランジスタと
、トンネル領域１２とＮ゛型のソース領域２と浮遊ゲー
ト電極６と制御ゲート電極８とから成るメモリトランジ
スタとの２つのトランジスタ構成を一メモリセルとする
電気的消去可能な半導体メモリがよく知られている。
（Ｗ、Ｓ、Ｊｏｈｎｓｏｎ ａｔ ａｌ ”１６にＥＥ
ＰＲＯＭ ｒｅｌｉｅｓ ｏｎｔｕｎｎｅｌｉｎｇ’
ｒｏｔ ｂｙｔｅ−ｅｒａｓａｂｌｅ ｐｒｏｇ
ｒａｍ ｓｔｏｒａｇ’ｅ”Ｅｌｅｃｔｒｏｎｉｃｓ
、 Ｆｅｂ、２８ （１９８０）ｐｐＨ３〜１１７ ）
〔発明が解決しようとする課題〕 しかし、従来のこのような半導体不揮発性メモリは、こ
のメモリをマトリックス状に配置した場合、非選択セル
の誤書き込みを防止するために、選択トランジスタが必
要であり、１つの記憶に２つのトランジスタを必要とし
ていた。そのため、セル面積が大きく高集積化が困難で
あった。
ＰＲＯＭ ｒｅｌｉｅｓ ｏｎｔｕｎｎｅｌｉｎｇ’
ｒｏｔ ｂｙｔｅ−ｅｒａｓａｂｌｅ ｐｒｏｇ
ｒａｍ ｓｔｏｒａｇ’ｅ”Ｅｌｅｃｔｒｏｎｉｃｓ
、 Ｆｅｂ、２８ （１９８０）ｐｐＨ３〜１１７ ）
〔発明が解決しようとする課題〕 しかし、従来のこのような半導体不揮発性メモリは、こ
のメモリをマトリックス状に配置した場合、非選択セル
の誤書き込みを防止するために、選択トランジスタが必
要であり、１つの記憶に２つのトランジスタを必要とし
ていた。そのため、セル面積が大きく高集積化が困難で
あった。
そこで、本発明は従来のこのような欠点を解決するため
に、選択トランジスタを必要としない一トランジスター
メモリ型の電気的消去可能半導体不揮発性メモリを得る
ことを目的としている。
に、選択トランジスタを必要としない一トランジスター
メモリ型の電気的消去可能半導体不揮発性メモリを得る
ことを目的としている。
（課題を解決するための手段〕
上記課題を解決するために、この発明は、ソース領域と
ドレイン領域との間のチャネル領域を、ゲート電極で制
御される第１のチャネル領域と、浮遊ゲート電極で制御
される第２のチャネル領域とから構成するとともに、第
２のチャネル上及びドレイン領域上を薄いトンネル絶縁
膜にすることにより、第１のチャネル領域と第２のチャ
ネル領域との間からの高注入効率チャネル注入書き込み
・ドレイン領域へのトンネル絶縁膜を介したトンネル電
流消去の電気的消去可能な半導体不揮発性メモリにする
ことにより低電圧書き込み及び高集積化を可能にした。
ドレイン領域との間のチャネル領域を、ゲート電極で制
御される第１のチャネル領域と、浮遊ゲート電極で制御
される第２のチャネル領域とから構成するとともに、第
２のチャネル上及びドレイン領域上を薄いトンネル絶縁
膜にすることにより、第１のチャネル領域と第２のチャ
ネル領域との間からの高注入効率チャネル注入書き込み
・ドレイン領域へのトンネル絶縁膜を介したトンネル電
流消去の電気的消去可能な半導体不揮発性メモリにする
ことにより低電圧書き込み及び高集積化を可能にした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図は、Ｎ型の半導体不揮発性メモリの断面図である
。Ｐ型半導体基板ｌに形成した場合の断面図であるが、
Ｎ型に限る必要もないし、基板内の拡散領域内に形成し
てもよいことは言うまでもない、Ｐ型シリコン基板１の
表面にＮ゛型のソース領域２とＮ“型のドレイン領域が
間隔を置いて設けられている。ソース領域２とドレイン
領Ｊ！１３との間の基板１の表面であるチャネル領域は
、第１のチャネル領域Ｌ１と第２のチャネル領域との直
列接続により成り立っている。第１のチャネル領域１１
．の上には、ゲート絶縁膜９を介してゲート”ＦｉｔＪ
ｉｌＯが形成されている。第２のチャネル領域Ｌ２の上
には、薄い酸化膜５を介して浮遊ゲート電極６が形成さ
れている。浮遊ゲート電極６の上には制御ゲート絶縁膜
７を介して制御ゲート電極８が形成されている。また、
濃い濃度のＮ゛型トドレイン領域３周囲には、濃度の薄
いＮ型のドレイン領域４が設けられている。
。Ｐ型半導体基板ｌに形成した場合の断面図であるが、
Ｎ型に限る必要もないし、基板内の拡散領域内に形成し
てもよいことは言うまでもない、Ｐ型シリコン基板１の
表面にＮ゛型のソース領域２とＮ“型のドレイン領域が
間隔を置いて設けられている。ソース領域２とドレイン
領Ｊ！１３との間の基板１の表面であるチャネル領域は
、第１のチャネル領域Ｌ１と第２のチャネル領域との直
列接続により成り立っている。第１のチャネル領域１１
．の上には、ゲート絶縁膜９を介してゲート”ＦｉｔＪ
ｉｌＯが形成されている。第２のチャネル領域Ｌ２の上
には、薄い酸化膜５を介して浮遊ゲート電極６が形成さ
れている。浮遊ゲート電極６の上には制御ゲート絶縁膜
７を介して制御ゲート電極８が形成されている。また、
濃い濃度のＮ゛型トドレイン領域３周囲には、濃度の薄
いＮ型のドレイン領域４が設けられている。
まず、読み出し方法について説明する。ゲート電極１０
に第１のチャネル領域の闇値電圧以上の例えば電源電圧
を印加して、さらに、制御ゲート電極８に一定電圧を印
加した状態での、チャネル領域のコンタリタンスをモニ
タすることにより読み出すことができる。即ち、浮遊ゲ
ート電極６に電子が多数注入されている場合は、第２の
チャネル領域は低コンダクタンスであるために、ソース
領域２とドレイン領域３との間のチャネル領域は低コン
ダクタンスとなる。逆に、浮遊ゲート電極６から電子が
引き抜けれてプラスに帯電して（〜る場合は、第２のチ
ャネル領域Ｌ８は高コンダクタンスとなり、チャネル領
域も高コンダクタンスとなる。従って、浮遊ゲート電極
６の内部の電子の量に依存して、チャネル９！１３８の
コンダクタンスが変化することにより読み出すことがで
きる。
に第１のチャネル領域の闇値電圧以上の例えば電源電圧
を印加して、さらに、制御ゲート電極８に一定電圧を印
加した状態での、チャネル領域のコンタリタンスをモニ
タすることにより読み出すことができる。即ち、浮遊ゲ
ート電極６に電子が多数注入されている場合は、第２の
チャネル領域は低コンダクタンスであるために、ソース
領域２とドレイン領域３との間のチャネル領域は低コン
ダクタンスとなる。逆に、浮遊ゲート電極６から電子が
引き抜けれてプラスに帯電して（〜る場合は、第２のチ
ャネル領域Ｌ８は高コンダクタンスとなり、チャネル領
域も高コンダクタンスとなる。従って、浮遊ゲート電極
６の内部の電子の量に依存して、チャネル９！１３８の
コンダクタンスが変化することにより読み出すことがで
きる。
次にメモリのプログラム方法について述べる。
ゲート電極１０に、第１のチャネル領域Ｌ１の闇値電圧
に近い一定電圧を印加する。さらに、制御ゲート電極８
に約１０Ｖ程度の高電圧を印加する。この約１０Ｖの電
圧は大きく電流を必要としないために、ＩＣ内部の昇圧
回路より供給できる。さらに、ドレイン領域３に電源電
圧以下の電圧を印加する。
に近い一定電圧を印加する。さらに、制御ゲート電極８
に約１０Ｖ程度の高電圧を印加する。この約１０Ｖの電
圧は大きく電流を必要としないために、ＩＣ内部の昇圧
回路より供給できる。さらに、ドレイン領域３に電源電
圧以下の電圧を印加する。
第１のチャネル領域Ｌ１はゲート電極ｌＯ及び制御ゲー
ト電極８への印加電圧の差により、第２のチャネル領域
り、より低インピーダンスとなる。従って、チャネル領
域に流れるチャネル電流は、第１のチャネル領域Ｌ１の
インピーダンスによって制限される。第２のチャネル領
域Ｌ！は、低インピーダンスであるため、第１のチャネ
ル領域り。
ト電極８への印加電圧の差により、第２のチャネル領域
り、より低インピーダンスとなる。従って、チャネル領
域に流れるチャネル電流は、第１のチャネル領域Ｌ１の
インピーダンスによって制限される。第２のチャネル領
域Ｌ！は、低インピーダンスであるため、第１のチャネ
ル領域り。
と第２のチャネル領域Ｌ２との間の基板ｌの表面に、ド
レイン領域３への印加電圧に対応する急激なポテンシャ
ルギャップが形成される。チャネル電流は、この急激な
ポテンシャルギャップにより効率良くホットエレクトロ
ンを発生する。さらに、このホットエレクトロンの一部
は、容易に浮遊ゲート電極６に注入されて、書き込みが
行われる。
レイン領域３への印加電圧に対応する急激なポテンシャ
ルギャップが形成される。チャネル電流は、この急激な
ポテンシャルギャップにより効率良くホットエレクトロ
ンを発生する。さらに、このホットエレクトロンの一部
は、容易に浮遊ゲート電極６に注入されて、書き込みが
行われる。
ドレイン電圧を電源電圧以下で書き込みができる理由は
、ホットエレクトロンをチャネルの中間より行っている
ために、注入効率が良いからである。
、ホットエレクトロンをチャネルの中間より行っている
ために、注入効率が良いからである。
従って、大きな電流を流す電極は全て電源電圧以下にで
きるために、５ｖ単一のメモリを達成できる。また、浮
遊ゲート電極６からの電子の抜き取りである消去は、制
御ゲート電極８を基板１と同電位にして、ドレイン領域
３に約１５ｖの高電圧を印加することにより、浮遊ゲー
ト電極６とドレイン領域３との間の薄い酸化膜にトンネ
ル電流を流して行う、この高電圧は、電流を多く必要と
しないので昇圧回路によりＩＣ内部から供給できる。
きるために、５ｖ単一のメモリを達成できる。また、浮
遊ゲート電極６からの電子の抜き取りである消去は、制
御ゲート電極８を基板１と同電位にして、ドレイン領域
３に約１５ｖの高電圧を印加することにより、浮遊ゲー
ト電極６とドレイン領域３との間の薄い酸化膜にトンネ
ル電流を流して行う、この高電圧は、電流を多く必要と
しないので昇圧回路によりＩＣ内部から供給できる。
薄い酸化膜の膜厚は、８０〜１５０ 人の薄い酸化膜で
ある。制御ゲート電極８は、浮遊ゲート電極６と強い容
量結合しているため、容易にトンネル消去流を流すこと
ができる。また、ドレイン領域３へ約１５Ｖの高い電圧
を印加した場合、薄い酸化膜５による表面ブレイクダウ
ン電圧の低下を防止するために、少なくとも表面部分に
薄い濃度のＮ型ドレイン領域４を設けている。このよう
なドレイン領域構造にすることにより、表面ブレイクダ
ウン電圧を高くするとともに、濃いＮ・のドレイン領域
３表面での空乏化を防いでトンネル消去を可能にする。
ある。制御ゲート電極８は、浮遊ゲート電極６と強い容
量結合しているため、容易にトンネル消去流を流すこと
ができる。また、ドレイン領域３へ約１５Ｖの高い電圧
を印加した場合、薄い酸化膜５による表面ブレイクダウ
ン電圧の低下を防止するために、少なくとも表面部分に
薄い濃度のＮ型ドレイン領域４を設けている。このよう
なドレイン領域構造にすることにより、表面ブレイクダ
ウン電圧を高くするとともに、濃いＮ・のドレイン領域
３表面での空乏化を防いでトンネル消去を可能にする。
以上説明したように、本発明のメモリは高電圧は全て同
一チップ内の昇圧回路により供給できる構造であるため
、−電源メモリＩＣを実現できる。
一チップ内の昇圧回路により供給できる構造であるため
、−電源メモリＩＣを実現できる。
ホットエレクトロン書き込みの時に、薄い酸化ＩＩ＊５
に電子トラップが生ずるために書換え特性が劣化する。
に電子トラップが生ずるために書換え特性が劣化する。
特に、薄い酸化膜５の形成後のプロセスを１０００℃以
上にすると劣化しやすい、従って、９５０℃以下の工程
にするために、制御ゲート絶縁電極７をＣＶＤあるいは
酸化膜−千フ化膜−酸化膜のような低温複合膜で形成す
ることにより、高書き換えを達成できる。
上にすると劣化しやすい、従って、９５０℃以下の工程
にするために、制御ゲート絶縁電極７をＣＶＤあるいは
酸化膜−千フ化膜−酸化膜のような低温複合膜で形成す
ることにより、高書き換えを達成できる。
また、第１のチャネル領域り、の長さは、短い方がホッ
トエレクトロン注入が効率良くできる。
トエレクトロン注入が効率良くできる。
従って、浮遊ゲート電極６と制御ゲート電極８を同一パ
ターンでエツチング後、ゲート絶縁１り９を形成して、
多結晶シリコン膜を形成し、反応性イオンエツチングの
ような異方性エツチングにより、多結晶シリコン膜のサ
イドウオールを形成して、このサイドウオールをゲート
電極１０として用いることにより、第１のチャネル領域
り、のチャネル長を工μｍ以下に制御できる。
ターンでエツチング後、ゲート絶縁１り９を形成して、
多結晶シリコン膜を形成し、反応性イオンエツチングの
ような異方性エツチングにより、多結晶シリコン膜のサ
イドウオールを形成して、このサイドウオールをゲート
電極１０として用いることにより、第１のチャネル領域
り、のチャネル長を工μｍ以下に制御できる。
本発明のメモリの場合、消去時にゲート電極１０を基板
ｌと同電位にすることにより、不必要なチャネル電流を
流さないですむ、また、読み出し時に、消去されたメモ
リセルに無駄なドレイン電流を流さない構造になってい
る。
ｌと同電位にすることにより、不必要なチャネル電流を
流さないですむ、また、読み出し時に、消去されたメモ
リセルに無駄なドレイン電流を流さない構造になってい
る。
本発明のメモリをマトリックス状に配置する場合、制御
ゲート電極８をワード線、ドレイン領域をビット線、ソ
ース領域２を基板１と同電位にすることにより、任意の
メモリセルを選択して読み出し、あるいは、書き込むこ
とができる。消去は、−括して行うことにより、選択ト
ランジスタは必要としない。従って、セルサイズを小さ
く形成できる。
ゲート電極８をワード線、ドレイン領域をビット線、ソ
ース領域２を基板１と同電位にすることにより、任意の
メモリセルを選択して読み出し、あるいは、書き込むこ
とができる。消去は、−括して行うことにより、選択ト
ランジスタは必要としない。従って、セルサイズを小さ
く形成できる。
この発明は以上説明したように、ゲート電極によって制
御される第１チヤネル領域と浮遊ゲート電極により制御
される第２のチャネルとから成るソース・ドレイン領域
間のチャネル領域を構成しており、浮遊ゲート電極とド
レイン領域との間にトンネル電流を流す薄い酸化膜を設
けたホットエレクトロン注入書き込み・トンネル電流消
去の一トランジスタの電気的消去可能な半導体不揮発性
メモリにすることにより、高集積化を容易にする効果が
ある。また、プログラムに必要な高電圧は全て、同一チ
ップ内の昇圧回路により供給できるメモリであるため、
単一電源のメモリＩＣを実現できる。
御される第１チヤネル領域と浮遊ゲート電極により制御
される第２のチャネルとから成るソース・ドレイン領域
間のチャネル領域を構成しており、浮遊ゲート電極とド
レイン領域との間にトンネル電流を流す薄い酸化膜を設
けたホットエレクトロン注入書き込み・トンネル電流消
去の一トランジスタの電気的消去可能な半導体不揮発性
メモリにすることにより、高集積化を容易にする効果が
ある。また、プログラムに必要な高電圧は全て、同一チ
ップ内の昇圧回路により供給できるメモリであるため、
単一電源のメモリＩＣを実現できる。
第１図はこの発明にかかる半導体不揮発性メモリの断面
図であり、第２図は従来の半導体不揮発性メモリの断面
図である。 ｌ・・・半導体基板 ２・・・ソース領域 ３・・・濃い濃度のドレイン領域 ４・・・薄い濃度のドレイン領域 ５・・・薄い酸化膜 ６・・・浮遊ゲート電極 ８・・・制御ゲート電極 １０・・・ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助半導体不ｊ￥−
発→生メモリの打面配 剤 １ 図 従来の＃−導（杢下揮完１ｉメ七りの右面図＄ ２ 図
図であり、第２図は従来の半導体不揮発性メモリの断面
図である。 ｌ・・・半導体基板 ２・・・ソース領域 ３・・・濃い濃度のドレイン領域 ４・・・薄い濃度のドレイン領域 ５・・・薄い酸化膜 ６・・・浮遊ゲート電極 ８・・・制御ゲート電極 １０・・・ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助半導体不ｊ￥−
発→生メモリの打面配 剤 １ 図 従来の＃−導（杢下揮完１ｉメ七りの右面図＄ ２ 図
Claims (1)
- 第１導電型の半導体基板表面部分に間隔を置いて形成さ
れた第２導電型のソース領域とドレイン領域と、前記ド
レイン領域及び前記ソースと前記ドレインとの間の前記
半導体基板の上に薄い絶縁膜を介して形成された浮遊ゲ
ート電極と、前記浮遊ゲート電極上に制御ゲート絶縁膜
を介して設けられた制御ゲート電極と、前記ソース領域
と前記ソースと前記ドレインとの間に前記半導体基板上
にゲート絶縁膜を介して設けられたゲート電極と、前記
ゲート電極により制御される前記半導体基板表面部分で
ある第１のチャネル領域と、前記浮遊ゲート電極により
制御される前記半導体基板表面部分である第２のチャネ
ル領域とから成り、前記ソース領域と前記ドレイン領域
との間の前記半導体基板表面部分であるチャネル領域が
前記第１のチャネル領域と前記第２のチャネル領域との
直列接続により構成されるとともに、前記ドレイン領域
が、第２導電型の薄い濃度のドレイン領域と前記第２導
電型の薄い濃度のドレイン領域の内側に設けられた第２
導電型の濃度の濃いドレイン領域とから成ることを特徴
とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268578A JP3069607B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体不揮発性メモリの動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268578A JP3069607B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体不揮発性メモリの動作方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240152A Division JP2000082755A (ja) | 1999-08-26 | 1999-08-26 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114674A true JPH02114674A (ja) | 1990-04-26 |
| JP3069607B2 JP3069607B2 (ja) | 2000-07-24 |
Family
ID=17460473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268578A Expired - Lifetime JP3069607B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体不揮発性メモリの動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3069607B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016020A1 (en) * | 1991-03-06 | 1992-09-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JPH07161850A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 不揮発性半導体集積回路装置 |
| JPH07249701A (ja) * | 1994-03-11 | 1995-09-26 | Nec Corp | 不揮発性半導体記憶装置の動作方法 |
| US5982462A (en) * | 1996-03-12 | 1999-11-09 | Frontec Incorporated | Inverse stagger or planar type thin-film transistor device and liquid-crystal display apparatus having floating gate electrode which is capacitively coupled with one or more input electrodes |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132478A (ja) * | 1984-07-24 | 1986-02-15 | Agency Of Ind Science & Technol | 不揮発性メモリ |
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1988
- 1988-10-25 JP JP63268578A patent/JP3069607B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132478A (ja) * | 1984-07-24 | 1986-02-15 | Agency Of Ind Science & Technol | 不揮発性メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016020A1 (en) * | 1991-03-06 | 1992-09-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JPH07161850A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 不揮発性半導体集積回路装置 |
| JPH07249701A (ja) * | 1994-03-11 | 1995-09-26 | Nec Corp | 不揮発性半導体記憶装置の動作方法 |
| US5982462A (en) * | 1996-03-12 | 1999-11-09 | Frontec Incorporated | Inverse stagger or planar type thin-film transistor device and liquid-crystal display apparatus having floating gate electrode which is capacitively coupled with one or more input electrodes |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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