JP2982670B2 - 不揮発性半導体記憶装置および記憶方法 - Google Patents
不揮発性半導体記憶装置および記憶方法Info
- Publication number
- JP2982670B2 JP2982670B2 JP7322889A JP32288995A JP2982670B2 JP 2982670 B2 JP2982670 B2 JP 2982670B2 JP 7322889 A JP7322889 A JP 7322889A JP 32288995 A JP32288995 A JP 32288995A JP 2982670 B2 JP2982670 B2 JP 2982670B2
- Authority
- JP
- Japan
- Prior art keywords
- threshold
- state
- storage
- gate electrode
- threshold state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 239000002784 hot electron Substances 0.000 description 8
- 230000005684 electric field Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ビット当たりの低
単価が実現可能な、電気的に書換え可能な不揮発性半導
体記憶装置に関し、特に、物理的な１メモリセルに２ビ
ット以上記憶させることの可能な不揮発性半導体記憶装
置およびその記憶方法に関する。
単価が実現可能な、電気的に書換え可能な不揮発性半導
体記憶装置に関し、特に、物理的な１メモリセルに２ビ
ット以上記憶させることの可能な不揮発性半導体記憶装
置およびその記憶方法に関する。
【０００２】
【従来の技術】電気的に書換えの出来る不揮発性半導体
記憶装置の内、複数のメモリセルを同時に一括消去する
機能を有するものを、フラッシュ型ＥＥＰＲＯＭ（以
下、フラッシュメモリと略す）と称する。フラッシュメ
モリは多くの応用に適するが、他の半導体記憶装置と同
様、ビット当たりの単価（ビット単価）の低減が市場を
拡大する上で常に求められている。そのためにこれま
で、各種の技術的提案がされているが、そのような一例
として物理的な１メモリセルに２ビット以上記憶させる
セル（多値メモリセルと称す）がある。
記憶装置の内、複数のメモリセルを同時に一括消去する
機能を有するものを、フラッシュ型ＥＥＰＲＯＭ（以
下、フラッシュメモリと略す）と称する。フラッシュメ
モリは多くの応用に適するが、他の半導体記憶装置と同
様、ビット当たりの単価（ビット単価）の低減が市場を
拡大する上で常に求められている。そのためにこれま
で、各種の技術的提案がされているが、そのような一例
として物理的な１メモリセルに２ビット以上記憶させる
セル（多値メモリセルと称す）がある。
【０００３】この種の多値メモリセルの構造及び動作の
一例を図９〜１１に示す。図９は、従来の不揮発性半導
体記憶装置の断面構造図を示す。
一例を図９〜１１に示す。図９は、従来の不揮発性半導
体記憶装置の断面構造図を示す。
【０００４】図９に示すように、多値メモリセルは、Ｐ
型シリコン基板２１の表面に約１０ｎｍのゲート絶縁膜
２２を有し、ゲート絶縁膜２２上には多結晶シリコンよ
り成る浮遊ゲート電極２３、さらに浮遊ゲート電極２３
上には約２５ｎｍの膜厚の浮遊ゲート上絶縁膜２４が形
成され、浮遊ゲート上絶縁膜２４上には制御ゲート電極
２５を有している。浮遊ゲート電極２３及び制御ゲート
電極２５に覆われていないシリコン基板２１表面にはＮ
型不純物によるソース２６及びドレイン２７が形成され
る。浮遊ゲート電極２３は多結晶シリコンで形成される
が、通常電気伝導性を持たせるために、リン等の不純物
導入を、例えば１０20ｃｍー 3程度の高レベルで行う。
型シリコン基板２１の表面に約１０ｎｍのゲート絶縁膜
２２を有し、ゲート絶縁膜２２上には多結晶シリコンよ
り成る浮遊ゲート電極２３、さらに浮遊ゲート電極２３
上には約２５ｎｍの膜厚の浮遊ゲート上絶縁膜２４が形
成され、浮遊ゲート上絶縁膜２４上には制御ゲート電極
２５を有している。浮遊ゲート電極２３及び制御ゲート
電極２５に覆われていないシリコン基板２１表面にはＮ
型不純物によるソース２６及びドレイン２７が形成され
る。浮遊ゲート電極２３は多結晶シリコンで形成される
が、通常電気伝導性を持たせるために、リン等の不純物
導入を、例えば１０20ｃｍー 3程度の高レベルで行う。
【０００５】このタイプの多値メモリセルの動作につい
て、図１０、図１１を参照して簡単に説明する。
て、図１０、図１１を参照して簡単に説明する。
【０００６】図１０は従来の不揮発性半導体記憶装置の
書込・消去動作の特性図、図１１は従来の不揮発性半導
体記憶装置の書込・消去時の印加電圧を示す特性図であ
る。
書込・消去動作の特性図、図１１は従来の不揮発性半導
体記憶装置の書込・消去時の印加電圧を示す特性図であ
る。
【０００７】メモリセルの書込み（データの再書込）
は、例えば４値を再書込む場合、それらは異なった４種
類のしきい値電圧で実現されるが、例えばそれらをしき
い値の低い方から１、２、３、４の状態とする。例え
ば、状態１はセルしきい値の１Ｖ、状態２はセルしきい
値の２Ｖ、状態３はセルしきい値の３Ｖ、状態４はセル
しきい値の５Ｖ以上とする（図１０参照）。再書込を行
う前には、メモリセルはそれぞれ４種類のしきい値の
内、所定のしきい値に設定されているから、一度消去と
いう動作を行う必要がある。
は、例えば４値を再書込む場合、それらは異なった４種
類のしきい値電圧で実現されるが、例えばそれらをしき
い値の低い方から１、２、３、４の状態とする。例え
ば、状態１はセルしきい値の１Ｖ、状態２はセルしきい
値の２Ｖ、状態３はセルしきい値の３Ｖ、状態４はセル
しきい値の５Ｖ以上とする（図１０参照）。再書込を行
う前には、メモリセルはそれぞれ４種類のしきい値の
内、所定のしきい値に設定されているから、一度消去と
いう動作を行う必要がある。
【０００８】メモリセルの消去（データの消去）では、
上述したような書込まれた状態のメモリセルの浮遊ゲー
ト電極２３から電子を引き抜くために、シリコン基板２
１、ドレイン２７及び制御ゲート電極２５を０Ｖ（接地
電位）にして、ソース２６に例えば１２Ｖを印加する
（図１１参照）。ソース２６と浮遊ゲート電極２３との
間のゲート絶縁膜２２中には強い電界がかかり、１０Ｍ
Ｖ／ｃｍ以上が印加されることになる。このような強い
電界のもとでは、ゲート絶縁膜２２中にＦｏｗｌｅｒ−
Ｎｏｌｄｈｅｉｍ電流が流れ、その効果を利用して浮遊
ゲート電極２３からソース２６ヘ電子が流れることでメ
モリセルの消去が行われる。Ｆｏｗｌｅｒ−Ｎｏｌｄｈ
ｅｉｍ電流は消去を行う前のセルのしきい値にはよら
ず、一定の時間の後には全てのメモリセルのしきい値は
ほぼ状態１の１Ｖのセルしきい値に収束する（図１
１）。
上述したような書込まれた状態のメモリセルの浮遊ゲー
ト電極２３から電子を引き抜くために、シリコン基板２
１、ドレイン２７及び制御ゲート電極２５を０Ｖ（接地
電位）にして、ソース２６に例えば１２Ｖを印加する
（図１１参照）。ソース２６と浮遊ゲート電極２３との
間のゲート絶縁膜２２中には強い電界がかかり、１０Ｍ
Ｖ／ｃｍ以上が印加されることになる。このような強い
電界のもとでは、ゲート絶縁膜２２中にＦｏｗｌｅｒ−
Ｎｏｌｄｈｅｉｍ電流が流れ、その効果を利用して浮遊
ゲート電極２３からソース２６ヘ電子が流れることでメ
モリセルの消去が行われる。Ｆｏｗｌｅｒ−Ｎｏｌｄｈ
ｅｉｍ電流は消去を行う前のセルのしきい値にはよら
ず、一定の時間の後には全てのメモリセルのしきい値は
ほぼ状態１の１Ｖのセルしきい値に収束する（図１
１）。
【０００９】このようにして、セルのしきい値を一度全
て最もしきい値の低い状態１に揃えた後、例えば状態２
のセルしきい値の２Ｖを実現するには、ドレイン２７に
例えば十７Ｖ、シリコン基板２１とソース２６に０Ｖ
（接地電位）を印加し、制御ゲート電極２５に例えば９
Ｖ程度の電圧を所定の時間印加する（図１１）。浮遊ゲ
ート電極２３は、外部の電源とは接続していないので、
その電位は、ゲート絶縁膜２２及び浮遊ゲート上絶縁膜
２４により形成される静電容量比により制御ゲート電極
２５、ソース２６、ドレイン２７、シリコン基板２１の
電位から一義的に決定される。各電極をこのような電位
に設定することにより、ソース２６とドレイン２７間に
はチャネルが形成され、そこを流れる電子がドレイン端
部での強い電界により加速され、一部の電子がゲート絶
縁膜２２の酸化膜／シリコン基板間のエネルギ−障壁を
越えて浮遊ゲート電極２３中に注入される。いわゆるホ
ットな電子の発生および浮遊ゲート電極ヘの注入であ
る。
て最もしきい値の低い状態１に揃えた後、例えば状態２
のセルしきい値の２Ｖを実現するには、ドレイン２７に
例えば十７Ｖ、シリコン基板２１とソース２６に０Ｖ
（接地電位）を印加し、制御ゲート電極２５に例えば９
Ｖ程度の電圧を所定の時間印加する（図１１）。浮遊ゲ
ート電極２３は、外部の電源とは接続していないので、
その電位は、ゲート絶縁膜２２及び浮遊ゲート上絶縁膜
２４により形成される静電容量比により制御ゲート電極
２５、ソース２６、ドレイン２７、シリコン基板２１の
電位から一義的に決定される。各電極をこのような電位
に設定することにより、ソース２６とドレイン２７間に
はチャネルが形成され、そこを流れる電子がドレイン端
部での強い電界により加速され、一部の電子がゲート絶
縁膜２２の酸化膜／シリコン基板間のエネルギ−障壁を
越えて浮遊ゲート電極２３中に注入される。いわゆるホ
ットな電子の発生および浮遊ゲート電極ヘの注入であ
る。
【００１０】同様に、例えば状態３のセルしきい値の３
Ｖを実現するには、ドレイン２７に例えば十７Ｖ、シリ
コン基板２１とソース２６に０Ｖ（接地電位）を印加
し、制御ゲート電極２５に例えば１１Ｖ程度の電圧を所
定の時間印加する。また、例えば状態４のセルしきい値
の５Ｖを実現するには、ドレイン２７に例えば十７Ｖ、
シリコン基板２１とソース２６に０Ｖ（接地電位）を印
加し、制御ゲート電極２５に例えば１３Ｖ程度の電圧を
所定の時間印加する。このようにして電子の注入に際
し、例えばドレイン２７への印加電圧は一定にして、制
御ゲート電極２５に印加される電圧を変化させることに
より、浮遊ゲート電極２３に注入される電子の注入量を
変化させ、メモリセルに従来の１ビット（２つのしきい
値状態）に代えて２ビット（４つのしきい値状態）を記
憶させることができる。
Ｖを実現するには、ドレイン２７に例えば十７Ｖ、シリ
コン基板２１とソース２６に０Ｖ（接地電位）を印加
し、制御ゲート電極２５に例えば１１Ｖ程度の電圧を所
定の時間印加する。また、例えば状態４のセルしきい値
の５Ｖを実現するには、ドレイン２７に例えば十７Ｖ、
シリコン基板２１とソース２６に０Ｖ（接地電位）を印
加し、制御ゲート電極２５に例えば１３Ｖ程度の電圧を
所定の時間印加する。このようにして電子の注入に際
し、例えばドレイン２７への印加電圧は一定にして、制
御ゲート電極２５に印加される電圧を変化させることに
より、浮遊ゲート電極２３に注入される電子の注入量を
変化させ、メモリセルに従来の１ビット（２つのしきい
値状態）に代えて２ビット（４つのしきい値状態）を記
憶させることができる。
【００１１】通常、このようなドレイン電圧一定の書込
を行うと、書込時のドレイン電圧によるドレイン空乏層
の幅は一定であるため、制御ゲート電極２５の電圧が変
化してもホットな電子の発生する場所及びゲート酸化膜
２２ヘの注入場所は常に同一と考えられる。一方、前述
したように、浮遊ゲート電極２３は高濃度で不純物が導
入されているため、浮遊ゲート電極ヘ注入されたホット
な電子は注入された場所に局在することなく浮遊ゲート
電極内でただち拡散し、浮遊ゲート電極の電位を均一に
する。
を行うと、書込時のドレイン電圧によるドレイン空乏層
の幅は一定であるため、制御ゲート電極２５の電圧が変
化してもホットな電子の発生する場所及びゲート酸化膜
２２ヘの注入場所は常に同一と考えられる。一方、前述
したように、浮遊ゲート電極２３は高濃度で不純物が導
入されているため、浮遊ゲート電極ヘ注入されたホット
な電子は注入された場所に局在することなく浮遊ゲート
電極内でただち拡散し、浮遊ゲート電極の電位を均一に
する。
【００１２】
【発明が解決しようとする課題】この従来の多値メモリ
セルでは、多値を実現するためのメモリセルの異なった
しきい値は、浮遊ゲート電極に蓄積される電荷量のみに
より決まる浮遊ゲート電極の電位状態によつて決定され
る。すなわち、個々の書込状態に対応してメモリセルの
しきい値をある狭い範囲で設定するためには、浮遊ゲー
ト電極に注入される電荷量（注入電子量）の絶対値を正
確に制御しなければならない。しかし、多数のメモリセ
ルのしきい値を同時に一定値に収束させることは、原理
的には可能であっても実際には容易ではない。
セルでは、多値を実現するためのメモリセルの異なった
しきい値は、浮遊ゲート電極に蓄積される電荷量のみに
より決まる浮遊ゲート電極の電位状態によつて決定され
る。すなわち、個々の書込状態に対応してメモリセルの
しきい値をある狭い範囲で設定するためには、浮遊ゲー
ト電極に注入される電荷量（注入電子量）の絶対値を正
確に制御しなければならない。しかし、多数のメモリセ
ルのしきい値を同時に一定値に収束させることは、原理
的には可能であっても実際には容易ではない。
【００１３】その理由は、メモリセルの製造バラツキ
が、例えばゲート絶縁膜の膜厚バラツキになる場合やメ
モリセルのチャネル長のバラツキになることはめずらし
くなく、そのような場合、書込に際して製造バラツキに
起因したゲート絶縁膜中の電子電流のバラツキでしきい
値のバラツキが生じ、メモリセルのしきい値を所定の値
に収束させることが難しくなる。
が、例えばゲート絶縁膜の膜厚バラツキになる場合やメ
モリセルのチャネル長のバラツキになることはめずらし
くなく、そのような場合、書込に際して製造バラツキに
起因したゲート絶縁膜中の電子電流のバラツキでしきい
値のバラツキが生じ、メモリセルのしきい値を所定の値
に収束させることが難しくなる。
【００１４】本発明の目的は、上記従来の問題点に鑑
み、多値メモリセルの書込時に所定のしきい値を実現す
るために、浮遊ゲート電極ヘの注入電子量を厳しく制御
することなく、注入する電子の場所を変えることでメモ
リセルのチャネル抵抗を制御し、より多くのしきい値を
実現することのできる不揮発性半導体記憶装置及びその
記憶方法を提供することにある。
み、多値メモリセルの書込時に所定のしきい値を実現す
るために、浮遊ゲート電極ヘの注入電子量を厳しく制御
することなく、注入する電子の場所を変えることでメモ
リセルのチャネル抵抗を制御し、より多くのしきい値を
実現することのできる不揮発性半導体記憶装置及びその
記憶方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、第１導電型の半導体基板表面の第１の領
域に、前記半導体基板と反対導電型の第２導電型の不純
物より成る複数のソース、ドレインと、これらソース・
ドレイン間の複数の浮遊ゲ−ト電極及び複数の制御ゲ−
ト電極より構成される複数の積層ゲートＭＯＳ型の記憶
素子がマトリクス状に配置され、前記制御ゲート電極は
行線に、前記ドレイン、ソースはそれぞれ列線及びソー
ス線に接続された不揮発性半導体記憶装置において、前
記浮遊ゲ−ト電極は多結晶シリコンで形成されるが、浮
遊ゲート電極に蓄積される電子が局在するように不純物
をドープするか、あるいは不純物をドープしないことを
特徴とし、前記各記憶素子の浮遊ゲ−ト電極に蓄積され
る電子の電荷量の違いによって４種類のしきい値を有す
る４種類の記憶状態を有し、前記４種類の記憶状態は、
最もしきい値の低い第１のしきい値状態と最もしきい値
の高い第４のしきい値状態及びその間にある第２のしき
い値状態とそれよりも高い第３のしきい値状態により構
成され、前記それぞれのしきい値状態は、すべての記憶
素子を予め第１のしきい値状態にした後、第１のしきい
値状態に設定する記憶素子を除く残りのすべての記憶素
子を第２のしきい値状態にし、次に前記第１のしきい値
状態に設定する記憶素子及び第２のしきい値状態に設定
する記憶素子を除く残りのすべての記憶素子を第３のし
きい値状態にし、次に前記第１、第２のしきい値状態に
設定する記憶素子及び第３のしきい値状態に設定する記
憶素子を除く残りのすべての記憶素子を第４のしきい値
状態に設定し、それぞれのしきい値状態は前記浮遊ゲー
ト電極中に局在して存在する電子によって実現され、そ
の結果記憶素子に実質的に２ビットの記憶状態を実現す
ることを特徴とする不揮発性半導体記憶装置及びその記
憶方法である。
決するために、第１導電型の半導体基板表面の第１の領
域に、前記半導体基板と反対導電型の第２導電型の不純
物より成る複数のソース、ドレインと、これらソース・
ドレイン間の複数の浮遊ゲ−ト電極及び複数の制御ゲ−
ト電極より構成される複数の積層ゲートＭＯＳ型の記憶
素子がマトリクス状に配置され、前記制御ゲート電極は
行線に、前記ドレイン、ソースはそれぞれ列線及びソー
ス線に接続された不揮発性半導体記憶装置において、前
記浮遊ゲ−ト電極は多結晶シリコンで形成されるが、浮
遊ゲート電極に蓄積される電子が局在するように不純物
をドープするか、あるいは不純物をドープしないことを
特徴とし、前記各記憶素子の浮遊ゲ−ト電極に蓄積され
る電子の電荷量の違いによって４種類のしきい値を有す
る４種類の記憶状態を有し、前記４種類の記憶状態は、
最もしきい値の低い第１のしきい値状態と最もしきい値
の高い第４のしきい値状態及びその間にある第２のしき
い値状態とそれよりも高い第３のしきい値状態により構
成され、前記それぞれのしきい値状態は、すべての記憶
素子を予め第１のしきい値状態にした後、第１のしきい
値状態に設定する記憶素子を除く残りのすべての記憶素
子を第２のしきい値状態にし、次に前記第１のしきい値
状態に設定する記憶素子及び第２のしきい値状態に設定
する記憶素子を除く残りのすべての記憶素子を第３のし
きい値状態にし、次に前記第１、第２のしきい値状態に
設定する記憶素子及び第３のしきい値状態に設定する記
憶素子を除く残りのすべての記憶素子を第４のしきい値
状態に設定し、それぞれのしきい値状態は前記浮遊ゲー
ト電極中に局在して存在する電子によって実現され、そ
の結果記憶素子に実質的に２ビットの記憶状態を実現す
ることを特徴とする不揮発性半導体記憶装置及びその記
憶方法である。
【００１６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１７】（第１実施例）図１は本発明の第１実施例
であるメモリセルの断面構造図、図２は第１実施例であ
るメモリセルの書込・消去動作の特性図、図３は第１実
施例であるメモリセルの書込み手順を示すフローチャー
ト、及び図４は第１実施例であるメモリセルの書込時の
印加電圧を示す特性図である。
であるメモリセルの断面構造図、図２は第１実施例であ
るメモリセルの書込・消去動作の特性図、図３は第１実
施例であるメモリセルの書込み手順を示すフローチャー
ト、及び図４は第１実施例であるメモリセルの書込時の
印加電圧を示す特性図である。
【００１８】以下、図１〜４を用いて本発明の要旨を説
明する。なお本実施例では、多値の一例として４値を挙
げて説明するが、いうまでもなく４値にこだわるもので
はなく、４値以上のＮ値であっても差し支えない。
明する。なお本実施例では、多値の一例として４値を挙
げて説明するが、いうまでもなく４値にこだわるもので
はなく、４値以上のＮ値であっても差し支えない。
【００１９】図１に示すように、Ｐ型シリコン基板１１
の表面に約１０ｎｍのゲート絶縁膜１２を有し、ゲート
絶縁膜１２上には多結晶シリコンより成る浮遊ゲート電
極１３、さらに浮遊ゲート電極１３上には約２５ｎｍの
膜厚の浮遊ゲート上絶縁膜１４が形成され、浮遊ゲート
上絶縁膜１４上には制御ゲート電極１５を有している。
浮遊ゲート電極１３及び制御ゲート電極１５に覆われて
いないシリコン基板１１表面にはＮ型不純物によるソー
ス１６及びドレイン１７が形成される。
の表面に約１０ｎｍのゲート絶縁膜１２を有し、ゲート
絶縁膜１２上には多結晶シリコンより成る浮遊ゲート電
極１３、さらに浮遊ゲート電極１３上には約２５ｎｍの
膜厚の浮遊ゲート上絶縁膜１４が形成され、浮遊ゲート
上絶縁膜１４上には制御ゲート電極１５を有している。
浮遊ゲート電極１３及び制御ゲート電極１５に覆われて
いないシリコン基板１１表面にはＮ型不純物によるソー
ス１６及びドレイン１７が形成される。
【００２０】本実施例において、従来のセル構造と異な
る点は、浮遊ゲート電極１３は多結晶シリコンで形成さ
れるが、電気伝導性を持たせるために従来行っていた、
リン等の不純物導入を非常に低レベルもしくは全く行わ
ず、高抵抗の状態に形成する点である。従来は、チャネ
ル全体の電位を一定にすることが必要であったため、注
入電子は速やかに浮遊ゲート電極全体に広げる必要があ
り、そのために浮遊ゲート電極の電気伝導度を高くする
必要があった。本発明では、浮遊ゲート電極の電子注入
場所（領域）を変化させることで注入電子が浮遊ゲート
電極に広がることになるので、浮遊ゲート電極の電気伝
導度を高くする必要はなく、むしろ、注入電子が浮遊ゲ
ート電極の特定の場所に留まっている必要があるので、
浮遊ゲート電極の電気伝導度は絶縁体に近い値（真性半
導体）でも差し支えない。
る点は、浮遊ゲート電極１３は多結晶シリコンで形成さ
れるが、電気伝導性を持たせるために従来行っていた、
リン等の不純物導入を非常に低レベルもしくは全く行わ
ず、高抵抗の状態に形成する点である。従来は、チャネ
ル全体の電位を一定にすることが必要であったため、注
入電子は速やかに浮遊ゲート電極全体に広げる必要があ
り、そのために浮遊ゲート電極の電気伝導度を高くする
必要があった。本発明では、浮遊ゲート電極の電子注入
場所（領域）を変化させることで注入電子が浮遊ゲート
電極に広がることになるので、浮遊ゲート電極の電気伝
導度を高くする必要はなく、むしろ、注入電子が浮遊ゲ
ート電極の特定の場所に留まっている必要があるので、
浮遊ゲート電極の電気伝導度は絶縁体に近い値（真性半
導体）でも差し支えない。
【００２１】本発明の多値メモリセルの動作を図２〜図
４を用いて説明する。
４を用いて説明する。
【００２２】例えば４値を書き込む場合について説明す
る。メモリセルのしきい値は、図２に示すように異なっ
た４種類のしきい値電圧で実現されるが、例えばそれら
をしきい値の低い方から１、２、３、４の状態とする。
例えば、状態１はセルしきい値の１Ｖ、状態２はセルし
きい値の２Ｖ、状態３はセルしきい値の３Ｖ、状態４は
セルしきい値の５Ｖ以上とする。書込を行う前には、メ
モリセルはそれぞれ４種類のしきい値の内、所定のしき
い値に設定されているから、一度消去という動作を行う
必要がある。
る。メモリセルのしきい値は、図２に示すように異なっ
た４種類のしきい値電圧で実現されるが、例えばそれら
をしきい値の低い方から１、２、３、４の状態とする。
例えば、状態１はセルしきい値の１Ｖ、状態２はセルし
きい値の２Ｖ、状態３はセルしきい値の３Ｖ、状態４は
セルしきい値の５Ｖ以上とする。書込を行う前には、メ
モリセルはそれぞれ４種類のしきい値の内、所定のしき
い値に設定されているから、一度消去という動作を行う
必要がある。
【００２３】メモリセルの消去（データの消去、ステッ
プＳ１）では、上述したような書込まれた状態のメモリ
セルの浮遊ゲート電極から電子を引き抜くために、シリ
コン基板１１、ドレイン１７及び制御ゲート電極１５を
０Ｖ（接地電位）にして、ソース１６に例えば１２Ｖを
印加する。ソース１６と浮遊ゲート電極１３との間のゲ
ート絶縁膜１２中には強い電界がかかり、１０ＭＶ／ｃ
ｍ以上が印加されることになる。このような強い電界の
もとでは、ゲート絶縁膜１２中にＦｏｗｌｅｒ−Ｎｏｌ
ｄｈｅｉｍ電流が流れ、その効果を利用して浮遊ゲート
電極１３からソース１６ヘ電子が流れることでメモリセ
ルの消去が行われる。Ｆｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍ
電流は消去を行う前のセルのしきい値にはよらず、一定
の時間の後には全てのメモリセルのしきい値はほぼ状態
１の１Ｖのセルしきい値に収束する（ステップＳ２）。
プＳ１）では、上述したような書込まれた状態のメモリ
セルの浮遊ゲート電極から電子を引き抜くために、シリ
コン基板１１、ドレイン１７及び制御ゲート電極１５を
０Ｖ（接地電位）にして、ソース１６に例えば１２Ｖを
印加する。ソース１６と浮遊ゲート電極１３との間のゲ
ート絶縁膜１２中には強い電界がかかり、１０ＭＶ／ｃ
ｍ以上が印加されることになる。このような強い電界の
もとでは、ゲート絶縁膜１２中にＦｏｗｌｅｒ−Ｎｏｌ
ｄｈｅｉｍ電流が流れ、その効果を利用して浮遊ゲート
電極１３からソース１６ヘ電子が流れることでメモリセ
ルの消去が行われる。Ｆｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍ
電流は消去を行う前のセルのしきい値にはよらず、一定
の時間の後には全てのメモリセルのしきい値はほぼ状態
１の１Ｖのセルしきい値に収束する（ステップＳ２）。
【００２４】本発明の書込方法を説明する。図３、図４
に示すように、多数のメモリセルの内、状態１を書き込
むセルは、消去後のしきい値１Ｖのままで良いから電圧
を印加する必要はない（スッテプＳ３）。状態２を書き
込む場合（ステップＳ４）、状態１を書きんだセルを除
く全てのセルを対象にして、例えば制御ゲート電極１５
に例えぼ９Ｖ、ドレイン１７には４Ｖの電圧を例えば１
０マイクロ秒間印加する（ステップＳ５）。すると、メ
モリセルは導通状態になり、ソースとドレイン間に電子
の電流が流れ、その電子の一部はシリコン基板１１とゲ
ート絶縁膜１２のエネルギー障壁を越えることが可能な
エネルギー（３ｅＶ以上）を有するいわゆるホットな電
子となり、浮遊ゲート電極３に注入される。通常、この
ようなホットな電子はドレインの空乏層内で発生する。
従ってここで示したような低ドレイン電圧の下では、ド
レイン側での空乏層の幅が小さいから（例えば、シリコ
ン基板１１の基板濃度が２ＸｌＯ17ｃｍー3では空乏層の
幅は、ドレイン端部から０．１５ミクロン程度）、ホッ
トな電子はドレイン端近傍の浮遊ゲート電極中に注入さ
れる。
に示すように、多数のメモリセルの内、状態１を書き込
むセルは、消去後のしきい値１Ｖのままで良いから電圧
を印加する必要はない（スッテプＳ３）。状態２を書き
込む場合（ステップＳ４）、状態１を書きんだセルを除
く全てのセルを対象にして、例えば制御ゲート電極１５
に例えぼ９Ｖ、ドレイン１７には４Ｖの電圧を例えば１
０マイクロ秒間印加する（ステップＳ５）。すると、メ
モリセルは導通状態になり、ソースとドレイン間に電子
の電流が流れ、その電子の一部はシリコン基板１１とゲ
ート絶縁膜１２のエネルギー障壁を越えることが可能な
エネルギー（３ｅＶ以上）を有するいわゆるホットな電
子となり、浮遊ゲート電極３に注入される。通常、この
ようなホットな電子はドレインの空乏層内で発生する。
従ってここで示したような低ドレイン電圧の下では、ド
レイン側での空乏層の幅が小さいから（例えば、シリコ
ン基板１１の基板濃度が２ＸｌＯ17ｃｍー3では空乏層の
幅は、ドレイン端部から０．１５ミクロン程度）、ホッ
トな電子はドレイン端近傍の浮遊ゲート電極中に注入さ
れる。
【００２５】図５は、状態２のしきい値状態を実現する
ための電子注入状態を示した模式図である。図中でｅで
示した電子注入状態はドレイン端部から幅Ｗ１の領域に
局在する。ここで本発明では前述したように、浮遊ゲー
ト電極１３は電気伝導性を持たせるために従来行ってい
た、リン等の不純物導入を非常に低レベルもしくは全く
行わない高抵抗状態の多結晶シリコンで形成されている
ため、浮遊ゲート電極１３に注入された電子は、注入さ
れた領域から大きく拡散することはなく、ほぼ注入時の
領域に局在し続ける。
ための電子注入状態を示した模式図である。図中でｅで
示した電子注入状態はドレイン端部から幅Ｗ１の領域に
局在する。ここで本発明では前述したように、浮遊ゲー
ト電極１３は電気伝導性を持たせるために従来行ってい
た、リン等の不純物導入を非常に低レベルもしくは全く
行わない高抵抗状態の多結晶シリコンで形成されている
ため、浮遊ゲート電極１３に注入された電子は、注入さ
れた領域から大きく拡散することはなく、ほぼ注入時の
領域に局在し続ける。
【００２６】次に、図６は、状態３のしきい値状態を実
現するための電子注入状態を示した模式図である。状態
３を書き込む場合（ステップＳ６）、状態１および２を
書き込んだセルを除く全てのセルを対象にして（ステッ
プＳ７）、例えば制御ゲート電極１５には１２Ｖ、ドレ
イン１７には６Ｖの電圧を例えば１０マイクロ秒間印加
する。この場合、空乏層の幅は、ドレイン端部から０．
２ミクロン程度になり、ホットな電子はドレイン端近傍
の浮遊ゲート電極中に状態２の時よりもややソース側に
広がって注入される。注入領域は図６中でＷ２で示す。
現するための電子注入状態を示した模式図である。状態
３を書き込む場合（ステップＳ６）、状態１および２を
書き込んだセルを除く全てのセルを対象にして（ステッ
プＳ７）、例えば制御ゲート電極１５には１２Ｖ、ドレ
イン１７には６Ｖの電圧を例えば１０マイクロ秒間印加
する。この場合、空乏層の幅は、ドレイン端部から０．
２ミクロン程度になり、ホットな電子はドレイン端近傍
の浮遊ゲート電極中に状態２の時よりもややソース側に
広がって注入される。注入領域は図６中でＷ２で示す。
【００２７】最後に、図７は、状態４のしきい値状態を
実現するための電子注入状態を示した模式図である。状
態４を書き込む場合（ステップＳ８）、状態１、２及び
３を書き込んだセルを除く全てのセル、すなわち状態４
を書き込むセルのみを対象にして、例えば制御ゲート電
極１５には１６Ｖ、ドレイン１７には８Ｖの電圧を例え
ば１０マイクロ秒間印加する。この場合、空乏層の幅
は、ドレイン端部から０．２５ミクロン程度になり、ホ
ットな電子はドレイン端近傍の浮遊ゲート電極中に状態
３の時よりもさらにソース側に広がって注入される。注
入領域は図７中でＷ３で示す。
実現するための電子注入状態を示した模式図である。状
態４を書き込む場合（ステップＳ８）、状態１、２及び
３を書き込んだセルを除く全てのセル、すなわち状態４
を書き込むセルのみを対象にして、例えば制御ゲート電
極１５には１６Ｖ、ドレイン１７には８Ｖの電圧を例え
ば１０マイクロ秒間印加する。この場合、空乏層の幅
は、ドレイン端部から０．２５ミクロン程度になり、ホ
ットな電子はドレイン端近傍の浮遊ゲート電極中に状態
３の時よりもさらにソース側に広がって注入される。注
入領域は図７中でＷ３で示す。
【００２８】このように、電子の注入場所を変化させる
ことでメモリセルのしきい値を変化させることをもう少
し詳しく説明する。通常ＭＯＳＦＥＴでは、浮遊ゲート
電極の電荷によりチャネルと呼ばれるソースードレイン
間のシリコン基板表面の電位を制御することでチャネル
の電気抵抗を変化させる。本実施例のような、浮遊ゲー
ト電極を有するメモリセルの場合、浮遊ゲート電極に電
子を注入する事でチャネルの電気抵抗を制御することが
出来るが、電子の注入場所が局在していると、チャネル
全体の電気抵抗は、電子が注入された領域の直下の高抵
抗領域（ＲＨ）と注入されていない領域の直下の低抵抗
領域（ＲＬ）の直列抵抗、ＲＨ十ＲＬで表され、このＲ
Ｈを変化させることでチャネル電流を変化させる訳であ
る。
ことでメモリセルのしきい値を変化させることをもう少
し詳しく説明する。通常ＭＯＳＦＥＴでは、浮遊ゲート
電極の電荷によりチャネルと呼ばれるソースードレイン
間のシリコン基板表面の電位を制御することでチャネル
の電気抵抗を変化させる。本実施例のような、浮遊ゲー
ト電極を有するメモリセルの場合、浮遊ゲート電極に電
子を注入する事でチャネルの電気抵抗を制御することが
出来るが、電子の注入場所が局在していると、チャネル
全体の電気抵抗は、電子が注入された領域の直下の高抵
抗領域（ＲＨ）と注入されていない領域の直下の低抵抗
領域（ＲＬ）の直列抵抗、ＲＨ十ＲＬで表され、このＲ
Ｈを変化させることでチャネル電流を変化させる訳であ
る。
【００２９】このようにして、従来は浮遊ゲート電極１
３の電子の注入量を変化させるのに対し、本発明では電
子を注入する領域を変化させることで、メモリセルに蓄
積させる電子量を詳細に制御することを特徴とする。従
って、従来と比較してしきい値を細かく設定でき（すな
わち読み出し時の電流を高精度で制御することがで
き）、従来の１ビット（２つのしきい値状態）に代えて
２ビット（４つのしきい値状態）を記憶させることが容
易にできる。
３の電子の注入量を変化させるのに対し、本発明では電
子を注入する領域を変化させることで、メモリセルに蓄
積させる電子量を詳細に制御することを特徴とする。従
って、従来と比較してしきい値を細かく設定でき（すな
わち読み出し時の電流を高精度で制御することがで
き）、従来の１ビット（２つのしきい値状態）に代えて
２ビット（４つのしきい値状態）を記憶させることが容
易にできる。
【００３０】（第２実施例）次に本発明の第２実施例に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００３１】図８は、本発明の第２実施例であるメモリ
セルの書込・消去動作の特性図である。メモリセルの断
面構造については図示してないが、基本的に第１実施例
と同一である。以下、図８を用いて本発明の要旨を説明
する。
セルの書込・消去動作の特性図である。メモリセルの断
面構造については図示してないが、基本的に第１実施例
と同一である。以下、図８を用いて本発明の要旨を説明
する。
【００３２】本実施例でも、例えば４値を書き込む場合
について説明する。メモリセルのしきい値は、第１実施
例と同様、例えば低い方から１、２、３、４の状態とす
る。この実施例では書込前のメモリセルの４種類のしき
い値から消去するのに際して、図８に示すように、例え
ば−０．５Ｖ程度の負のしきい値電圧まで消去を実施す
る。その後は、第１実施例と同様に、それぞれの状態２
〜４のセルしきい値になるように書込が行われる。
について説明する。メモリセルのしきい値は、第１実施
例と同様、例えば低い方から１、２、３、４の状態とす
る。この実施例では書込前のメモリセルの４種類のしき
い値から消去するのに際して、図８に示すように、例え
ば−０．５Ｖ程度の負のしきい値電圧まで消去を実施す
る。その後は、第１実施例と同様に、それぞれの状態２
〜４のセルしきい値になるように書込が行われる。
【００３３】このようにして状態１を負のしきい値レベ
ルにまで広げることで、状態２〜３のしきい値の設定値
に幅を持たせることが出来、多値を記憶させることが容
易にできる。
ルにまで広げることで、状態２〜３のしきい値の設定値
に幅を持たせることが出来、多値を記憶させることが容
易にできる。
【００３４】なお本実施例では、多値の一例として４値
を挙げて説明したが、いうまでもなく４値にこだわるも
のではなく、４値以上のＮ値であっても差し支えない。
その場合に正、負のしきい値レベルの境界は、１〜Ｎの
中央値Ｎ／２が対称に設定できて便利である。
を挙げて説明したが、いうまでもなく４値にこだわるも
のではなく、４値以上のＮ値であっても差し支えない。
その場合に正、負のしきい値レベルの境界は、１〜Ｎの
中央値Ｎ／２が対称に設定できて便利である。
【００３５】なお、状態１が設定されたメモリセルはド
レインーソース間のリークを避けるために、制御ゲート
電極には読み出し時を除いて、−５Ｖ程度の負電圧を印
加しておくのがよい。
レインーソース間のリークを避けるために、制御ゲート
電極には読み出し時を除いて、−５Ｖ程度の負電圧を印
加しておくのがよい。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
多値メモリセルの書込を行う場合に、従来は浮遊ゲート
電極の電子の注入量を変化させていたのに対し、本発明
では電子を注入する領域を変化させることで、メモリセ
ルに蓄積させる電子量を詳細に制御することを特徴とす
る。従って、従来と比較してしきい値を細かく設定でき
（すなわち読み出し時の電流を高精度で制御することが
でき）、従来の１ビット（２つのしきい値状態）に代え
て２ビット（４つのしきい値状態）を記憶させることが
容易にできる。
多値メモリセルの書込を行う場合に、従来は浮遊ゲート
電極の電子の注入量を変化させていたのに対し、本発明
では電子を注入する領域を変化させることで、メモリセ
ルに蓄積させる電子量を詳細に制御することを特徴とす
る。従って、従来と比較してしきい値を細かく設定でき
（すなわち読み出し時の電流を高精度で制御することが
でき）、従来の１ビット（２つのしきい値状態）に代え
て２ビット（４つのしきい値状態）を記憶させることが
容易にできる。
【図１】本発明の第１実施例であるメモリセルの断面構
造図
造図
【図２】本発明の第１実施例であるメモリセルの書込・
消去動作の特性図
消去動作の特性図
【図３】本発明の第１実施例であるメモリセルの書込み
手順を示すフローチャート
手順を示すフローチャート
【図４】本発明の第１実施例であるメモリセルの書込時
の印加電圧を示す特性図
の印加電圧を示す特性図
【図５】状態２のしきい値状態を実現するための電子注
入状態を示した模式図
入状態を示した模式図
【図６】状態３のしきい値状態を実現するための電子注
入状態を示した模式図
入状態を示した模式図
【図７】状態４のしきい値状態を実現するための電子注
入状態を示した模式図
入状態を示した模式図
【図８】本発明の第２実施例であるメモリセルの書込・
消去動作の特性図
消去動作の特性図
【図９】従来の不揮発性半導体記憶装置の断面構造図
【図１０】従来の不揮発性半導体記憶装置の書込・消去
動作の特性図
動作の特性図
【図１１】従来の不揮発性半導体記憶装置の書込・消去
時の印加電圧を示す特性図
時の印加電圧を示す特性図
１１、２１ Ｐ型シリコン基板 １２、２２ ゲート絶縁膜 １３、２３ 浮遊ゲート電極 １４、２４ 浮遊ゲート上絶縁膜 １５、２５ 制御ゲート電極 １６、２６ ソース １７、２７ ドレイン
Claims (7)
- 【請求項１】 第１導電型の半導体基板表面の第１の領
域に、前記半導体基板と反対導電型の第２導電型の不純
物より成る複数のソース、ドレインと、これらソース・
ドレイン間の複数の浮遊ゲ−ト電極及び複数の制御ゲ−
ト電極より構成される複数の積層ゲートＭＯＳ型の記憶
素子がマトリクス状に配置され、前記制御ゲート電極は
行線に、前記ドレイン、ソースはそれぞれ列線及びソー
ス線に接続された不揮発性半導体記憶装置において、 前記浮遊ゲ−ト電極は多結晶シリコンで形成されるが、
浮遊ゲート電極に蓄積される電子が局在するように不純
物をドープするか、あるいは不純物をドープしないこと
を特徴とし、前記各記憶素子の浮遊ゲ−ト電極に蓄積さ
れる電子の電荷量の違いによって４種類のしきい値を有
する４種類の記憶状態を有し、前記４種類の記憶状態
は、最もしきい値の低い第１のしきい値状態と最もしき
い値の高い第４のしきい値状態及びその間にある第２の
しきい値状態とそれよりも高い第３のしきい値状態によ
り構成され、前記それぞれのしきい値状態は、すべての
記憶素子を予め第１のしきい値状態にした後、第１のし
きい値状態に設定する記憶素子を除く残りのすべての記
憶素子を第２のしきい値状態にし、次に前記第１のしき
い値状態に設定する記憶素子及び第２のしきい値状態に
設定する記憶素子を除く残りのすべての記憶素子を第３
のしきい値状態にし、次に前記第１、第２のしきい値状
態に設定する記憶素子及び第３のしきい値状態に設定す
る記憶素子を除く残りのすべての記憶素子を第４のしき
い値状態に設定し、それぞれのしきい値状態は前記浮遊
ゲート電極中に局在して存在する電子によって実現さ
れ、その結果記憶素子に実質的に２ビットの記憶状態を
実現することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体装置にお
いて、各記憶状態はそれぞれ所定のしきい値の分布幅を
以て実現され、それぞれの記憶状態を表すしきい値の分
布幅はそれぞれ一定の値を隔てて相互に離間して実現さ
れることを特徴とする不揮発性半導体装置。 - 【請求項３】 請求項１記載の不揮発性半導体装置にお
いて、４種類の記憶状態のうち、最もしきい値の低い第
１のしきい値状態は負であり、第２、第３、および第４
のしきい値状態は正であること、あるいは第１および第
２のしきい値状態は負であり、第３および第４のしきい
値状態は正であることを特徴とし、前記負のしきい値状
態を有する記憶素子の前記行線には書替え時および記憶
データの保持状態を除いて常に負電圧が印加されること
を特徴とする不揮発性半導体記億装置。 - 【請求項４】 請求項１記載の不揮発性半導体記憶装置
において、前記第１のしきい値状態は１〜１．５Ｖの範
囲であり、前記第２のしきい値状態は２〜２．５Ｖの範
囲であり、前記第３のしきい値状態は３〜３．５Ｖの範
囲であり、前記第４のしきい値状態は５Ｖ以上であり、
それ以外のしきい値状態は存在しないことを特徴とする
不揮発性半導体記憶装置。 - 【請求項５】 前記不揮発性半導体装置において、前記
４種類の記憶状態は、すべての記憶素子を予め第１のし
きい値状態にした後、第１のしきい値状態に設定する記
憶素子を除く残りのすべての記憶素子を第２のしきい値
状態にし、次に前記第１のしきい値状態に設定する記憶
素子及び第２のしきい値状態に設定する記憶素子を除く
残りのすべての記憶素子を第３のしきい値状態にし、次
に前記第１、第２のしきい値状態に設定する記憶素子及
び第３のしきい値状態に設定する記憶素子を除く残りの
すべての記憶素子を第４のしきい値状態に設定し、それ
ぞれのしきい値状態は前記浮遊ゲート電極中に局在して
存在する電子によって実現され、その結果記憶素子に実
質的に２ビットの記憶状態を実現することを特徴とする
請求項１、２、３または４記載の不揮発性半導体記憶装
置の記憶方法。 - 【請求項６】 第１導電型の半導体基板表面の第１の領
域に、前記半導体基板と反対導電型の第２導電型の不純
物より成る複数のソース、ドレインと、これらソース・
ドレイン間の複数の浮遊ゲ−ト電極及び複数の制御ゲ−
ト電極より構成される複数の積層ゲートＭＯＳ型の記憶
素子がマトリクス状に配置され、前記制御ゲート電極は
行線に、前記ドレイン、ソースはそれぞれ列線及びソー
ス線に接続された不揮発性半導体記憶装置の記憶方法に
おいて、 浮遊ゲート電極に蓄積された電子が局在するように構成
された浮遊ゲートを有する不揮発性半導体記憶セルに対
して第１レベルから第Ｎレベルまでの多数のセルしきい
値の中から所望のセルしきい値を書き込む方法であっ
て、前記不揮発性半導体記憶セルに第Ｍ（１≦Ｍ≦Ｎ）
（Ｎ≧４の整数）レベルのセルしきい値を書き込むに際
し、前記第１レベルから第Ｍレベルへ順次書き込みを行
うことを特徴とする不揮発性半導体記憶装置の記憶方
法。 - 【請求項７】 前記複数のセルしきい値の各セルしきい
値は、前記不揮発性半導体記憶セルの制御ゲート電極と
ドレイン電極に印加する電圧を変化させることにより設
定することを特徴とする請求項６に記載の不揮発性半導
体装置の記憶方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7322889A JP2982670B2 (ja) | 1995-12-12 | 1995-12-12 | 不揮発性半導体記憶装置および記憶方法 |
| KR1019960067153A KR100260070B1 (ko) | 1995-12-12 | 1996-12-12 | 개선된 트랜지스터 셀을 포함하는 플래시 메모리 및 그 메모리를 프로그래밍하는 방법 |
| US08/764,362 US5787036A (en) | 1995-12-12 | 1996-12-12 | Flash memory including improved transistor cells and a method of programming the memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7322889A JP2982670B2 (ja) | 1995-12-12 | 1995-12-12 | 不揮発性半導体記憶装置および記憶方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162314A JPH09162314A (ja) | 1997-06-20 |
| JP2982670B2 true JP2982670B2 (ja) | 1999-11-29 |
Family
ID=18148756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7322889A Expired - Fee Related JP2982670B2 (ja) | 1995-12-12 | 1995-12-12 | 不揮発性半導体記憶装置および記憶方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5787036A (ja) |
| JP (1) | JP2982670B2 (ja) |
| KR (1) | KR100260070B1 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6633499B1 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Method for reducing voltage drops in symmetric array architectures |
| US6430077B1 (en) | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
| US6633496B2 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| US6429063B1 (en) | 1999-10-26 | 2002-08-06 | Saifun Semiconductors Ltd. | NROM cell with generally decoupled primary and secondary injection |
| US6396741B1 (en) | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
| US6490204B2 (en) | 2000-05-04 | 2002-12-03 | Saifun Semiconductors Ltd. | Programming and erasing methods for a reference cell of an NROM array |
| US6614692B2 (en) | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| US6584017B2 (en) * | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6677805B2 (en) * | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
| US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
| US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
| US7098107B2 (en) | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| US6583007B1 (en) | 2001-12-20 | 2003-06-24 | Saifun Semiconductors Ltd. | Reducing secondary injection effects |
| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6975536B2 (en) * | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
| US7190620B2 (en) * | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6826107B2 (en) * | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6967896B2 (en) * | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7184313B2 (en) | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
| JP2007027760A (ja) | 2005-07-18 | 2007-02-01 | Saifun Semiconductors Ltd | 高密度不揮発性メモリアレイ及び製造方法 |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| CN114361242B (zh) * | 2022-03-14 | 2022-06-14 | 芯众享(成都)微电子有限公司 | 一种可调节阈值电压的平面型碳化硅mosfet及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550667A (en) * | 1978-10-09 | 1980-04-12 | Fujitsu Ltd | Method of fabricating double gate mos-type integrated circuit |
| JPH02112287A (ja) * | 1988-10-20 | 1990-04-24 | Sharp Corp | 半導体装置 |
| US5428578A (en) * | 1993-08-12 | 1995-06-27 | Texas Instruments Incorporated | Biasing circuit and method to achieve compaction and self-limiting erase in flash EEPROMs |
| US5416738A (en) * | 1994-05-27 | 1995-05-16 | Alliance Semiconductor Corporation | Single transistor flash EPROM cell and method of operation |
| US5511021A (en) * | 1995-02-22 | 1996-04-23 | National Semiconductor Corporation | Method for programming a single EPROM or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction |
| US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
-
1995
- 1995-12-12 JP JP7322889A patent/JP2982670B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-12 KR KR1019960067153A patent/KR100260070B1/ko not_active IP Right Cessation
- 1996-12-12 US US08/764,362 patent/US5787036A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 舛岡富士雄「半導体ファイルの先兵．躍進するフラッシュメモリ」（１９９２−１０−１）工業調査会 ｐ．１２６〜ｐ．１３２ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053979A (ko) | 1997-07-31 |
| KR100260070B1 (ko) | 2000-07-01 |
| US5787036A (en) | 1998-07-28 |
| JPH09162314A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2982670B2 (ja) | 不揮発性半導体記憶装置および記憶方法 | |
| CN1855510B (zh) | 集成电路存储器及其操作方法 | |
| JP3061924B2 (ja) | 不揮発性記憶装置の消去方法 | |
| US7133316B2 (en) | Program/erase method for P-channel charge trapping memory device | |
| US5319229A (en) | Semiconductor nonvolatile memory with wide memory window and long data retention time | |
| US7515479B2 (en) | Nonvolatile semiconductor storage device and method for writing therein | |
| US6240016B1 (en) | Method to reduce read gate disturb for flash EEPROM application | |
| KR960016106B1 (ko) | 비 휘발성 반도체 메모리 장치 | |
| JPH06204488A (ja) | 不揮発性メモリ・セルとその製造法 | |
| JPH11177068A (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| CN1938782A (zh) | 具有同时写入和擦除功能的非易失性存储器阵列 | |
| US7612397B2 (en) | Memory cell having first and second capacitors with electrodes acting as control gates for nonvolatile memory transistors | |
| JPS63308797A (ja) | 半導体記憶装置 | |
| US6580642B1 (en) | Method of erasing nonvolatile tunneling injector memory cell | |
| JP3202545B2 (ja) | 半導体記憶装置及びその設計方法 | |
| KR20030096403A (ko) | Ａｐｄｅ 공정 동안 효율성이 증가된 플래시 메모리디바이스 | |
| US20050232026A1 (en) | Ultraviolet erasable semiconductor memory device | |
| KR100953993B1 (ko) | 다이내믹 페이지 프로그래밍을 위한 리프레시 방법 | |
| US6510085B1 (en) | Method of channel hot electron programming for short channel NOR flash arrays | |
| JP4517503B2 (ja) | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 | |
| KR0140349B1 (ko) | 반도체 기억 장치 및 그 데이타 기입 방법 | |
| EP0387102A2 (en) | Semi-conductor non-volatile memory and method of writing the same | |
| US7169671B2 (en) | Method of recording information in nonvolatile semiconductor memory | |
| US5991203A (en) | Circuit and method of erasing a nonvolatile semiconductor memory | |
| US6507521B2 (en) | Semiconductor memory system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
|
| LAPS | Cancellation because of no payment of annual fees |