KR0140349B1 - 반도체 기억 장치 및 그 데이타 기입 방법 - Google Patents

반도체 기억 장치 및 그 데이타 기입 방법

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KR0140349B1
KR0140349B1 KR1019940024898A KR19940024898A KR0140349B1 KR 0140349 B1 KR0140349 B1 KR 0140349B1 KR 1019940024898 A KR1019940024898 A KR 1019940024898A KR 19940024898 A KR19940024898 A KR 19940024898A KR 0140349 B1 KR0140349 B1 KR 0140349B1
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KR1019940024898A
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다쯔로 이노우에
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세끼모또 다타히로
니뽄 덴끼 가부시끼 가이샤
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Abstract

부유 게이트를 갖는 반도체 트랜지스터에 데이터를 기입하는 방법은 메모리 트랜지스터의 제어 게이트 전극에 제1 전압을 인가하는 단계와 메모리 트랜지스터의 소스 전극과 드레인 전극의 양자에 제1 전압보다 낮은 제2 전압을 인가하는 단계를 포함한다. F-N 턴널 효과로 인해 전자가 부유 게이트로 주입됨으로써 메모리 트랜지스터에 데이터가 기입된다. EEPROM은 전체의 워드선과 전체의 비트선을 동시에 선택하도록 X 번지 복호기 회로와 Y 번지 복호기 회로를 제어하는 일괄 기입 제어 회로와, 드레인 전위와 같은 전위를 소스 전극에 인가하는 소스 스위칭 회로를 구비한다. 전체의 메모리 트랜지스터는 채널 전류를 이용하지 않고서도 일괄 기입을 행하므로, 기입시 전류 소모가 줄어든다. 더욱이 EEPROM 동작이 고속인 경우 소거전 기입 동작 시간이 줄어든다.

Description

반도체 기억 장치 및 그 데이터 기입 방법
제1도는 종래의 데이터 기입 방법을 설명하기 위한 메모리 트랜지스터의 단면도.
제2도는 종래의 반도체 기억 장치의 회로도.
제3a도 및 3b도는 각각 본 발명의 데이터 기입 방법을 설명하기 위한 메모리 트랜지스터의 단면도 및 기입시의 타이밍도.
제4도는 본 발명의 제1실시예의 반도체 기억 장치의 회로도.
제5도는 본 발명의 제2실시예의 반도체 기억 장치의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
1:반도체 기판 2:소스
3:드레인 4:제어 게이트
5:부유 게이트 6:제1게이트 절연막
7:제2게이트 절연막 8:필드 절연막
9:측면 절연막 10:X번지 복호기 회로
11:Y번지 복호기 회로 12:기입 회로
13:판독 회로 14:소스 스위칭 회로
[발명의 배경]
[발명의 분야]
본 발명은 반도체 기억 장치 및 그 데이터 기입 방법에 관한 것으로 특히 전기적으로 소거 및 프로그램 가능한 반도체 기억 장치 및 그 데이터 기입 방법에 관한 것이다.
[관련기술의 설명]
전기적으로 프로그램 가능한 ROM은 전기적으로 데이터의 기입이 가능한 반도체 기억 장치의 하나이다. 종래의 전기적으로 프로그램 가능한 ROM(이하 EPROM라 칭한다)은 일본 특허 공개번호 제 62(1987)-84496호의 공보에 기재되어 있다.
근래에 일본 특허 공보 제 4(1992)-80544호 공보에 기재되어 있는 형식의, 전기적으로 소거 및 프로그램 가능한 ROM(이하 EEPROM 이라 칭함)이 주목을 끌게 되었다. EEPROM 에서는 데이터의 전기적 소거시의 메모리 트랜지스터의 문턱값에서 불가피하게 분산 또는 편차가 발생된다. 이 편차를 해소하기 위해 소거를 하고자 하는 셀 어레이 영역의 전체 메모리 트랜지스터를 소거 전에 일단 기입하는, 소위 소거전 기입을 행함으로써 메모리 트랜지스터의 소거전 문턱값을 맞추는 수단이 일반적으로 채용이 된다.
그러나 소거전 기입 동작을 종래 방법으로 행하는 경우에는, 기입 동작중 각 메모리 트랜지스터에 채널 전류가 통한다. 그러므로, 데이터를 전체 셀에 동시에 기입하면, 메모리 셀 어레이에서 매우 큰 전류를 소모한다. 따라서 종래 소거전 기입처리에는 전체의 소비 전류의 제한을 고려해서 1 바이트(8bit) 또는 1 워드(16bit) 단위로 직렬로 데이터를 기입하는 방법이 채용된다. 그러므로, 전체 메모리 트랜지스터가 소거전 기입 동작을 완료시킬때까지 많은 시간을 요한다. 이는 반도체 기억 장치의 고속화에 장해로 된다.
[발명의 개요]
본 발명은 반도체 기판과, 상기 반도체 기판의 주면에 행과 열로 배열되고, 소스 영역 및 드레인 영역, 부유 게이트 전극 및 제어 게이트 전극을 갖는 개선된 반도체 기억 장치로의 데이터 기입 방법을 제공하는 것을 목적으로 한다.
이 데이터 기입 방법은, 제1정(正) 전압을 상기 반도체 기판에 대한 상기 제어 게이트 전극으로 인가하는 단계 및, 상기 제1 정전압보다 낮은 제2 정전압을 상기 반도체 기판에 대한 각각의 상기 드레인 영역과 소스 영역으로 인가하고, 그 결과 전자(electrons)를 상기 부유 게이트로 주입시키도록 하기 위한 제2 정전압인가 단계를 포함하고 있다.
또한, 본 발명은, 반도체 기판과, 소스 영역 및 드레인 영역, 부유 게이트 전극 및 제어 게이트 전극을 각각 가지며, 반도체 기판상에 행방향 및 열방향으로 배열된 복수의 메모리 트랜지스터와,
상기 메모리 트랜지스터의 각 행으로 배열되고 상기 메모리 트랜지스터에 대응하는 행의 각 제어 게이트 전극에 접속된 워드선과,
상기 메모리 트랜지스터의 각 열로 배열되고 상기 메모리 트랜지스터에 대응하는 열의 각 상기 드레인 영역에 접속된 비트선과,
상기 메모리 트랜지스터의 각 열쌍으로 배열되고 상기 메모리 트랜지스터에 대응하는 열쌍의 각 상기 소스 영역에 접속된 소스선과,
적어도 하나의 상기 워드선을 선택하여, 상기 반도체 기판에 대한 그 선택된 워드선에 제1정(正) 전압을 인가하는 워드선 선택 회로와,
적어도 하나의 비트선을 선택하여, 상기 반도체 기판에 대한 그 선택된 비트선에 상기 제1 정전압보다 낮은 제2 정전압을 인가하는 비트선 선택 회로와,
복수의 상기 워드선 및 복수의 상기 비트선을 동시에 선택하도록 상기 워드선 선택 회로 및 상기 비트선 선택 회로를 제어하는 일괄 선택 제어 회로 및,
상기 일괄 선택 제어 회로의 선택에 대응하여 그 선택된 비트선에 대응하는 상기 소스선에 대해 상기 제2 정전압을 인가하는 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
종래의 메모리 트랜지스터로의 데이터 기입 방법에서는 상술한 바와같이 메모리 트랜지스터의 소스와 드레인 사이에 소정의 전압을 인가함으로써 그 사이에 채널 전류를 발생시키고, 이 채널 전류에 의해 생기는 뜨거운 전자가 부유 게이트 전극으로 주입이 되는 것이었다.
본 발명자는 가상 접지형 구조의 EEPROM에 대해서 다양한 연구를 쌓은 결과, 기판 제어 전극 사이에 제1 정전압을, 기판과 각 소스 전극 및 드레인 전극 사이에 제1 정전압보다 낮은 제2 정전압을 인가함으로써, 부유 게이트에 충분한 양의 전자가 주입되는 것을 발견하기에 이르렀다. 부유 게이트로 주입되는 전자는 제1 정전압보다 낮은 제2 정전압을 반도체 기판에 대한 소스 영역과 드레인 영역으로 인가함으로써 생성된다. 제2 정전압은 약 7 볼트 내지 약 10 볼트 사이에서 선택되었고 제1 정전압은 약 14 볼트 또는 13 볼트로 설정되었다. 약 14 볼트의 제1 정전압이 약 13볼트의 제1 정전압보다 양호한 결과를 나타내었다. 이러한 발견을 토대로 하여 본 발명을 달성하기에 이르렀다. 전자의 생성과 부유 게이트로의 전자 주입은 대역간 턴널 현상과 Fowler-Nordhelm(F-N) 턴널 형상에 의해 일어나고 있는 것으로 생각된다.
F-N 턴널 효과는 산화막내의 전계가 약 10V7/cm 이상으로 되면 발생하는 것으로 생각된다. 따라서 제1 정전압 및 제2 정전압을 선정함에 있어서는 제1 산화막내의 전계가 10V7/cm 이상으로 되도록 선정한다. 또한 그 제1 산화막내의 전계 강도는 제1 정전압 및 제2 정전압은 물론 제1 절연막의 막두께, 소스 영역과 드레인 영역간의 거리등의 조건에도 의존하는 것으로 생각된다. 따라서 인가할 제1 및 제2 정전압의 전압치는 고정적으로 정해지는 것은 아니나 전술의 조건들을 정하면 결정될 수 있다.
본 발명의 반도체 기억 장치 및 데이터의 기입 방법에서는, 일괄 기입시 소스 영역 및 드레인 영역 각각에 제2 정전압이 인가되기 때문에 각 메모리 트랜지스터에 채널 전류가 흐르지 않으므로 기입 동작에 요구되는 전류를 줄일 수 있다. 그러므로, 행과 열로 배열된 메모리 트랜지스터에 데이터를 동시에 기입하는데 필요한 전류를 줄일 수 있다. 따라서 메모리 트랜지스터를 위한 전원 용량이나 공급선이 적어질 수 있고 메모리 트랜지스터의 복수의 행과 열로 데이터를 동시에 기입할 수 있다.
[양호한 실시예의 상세한 설명]
또 본 발명의 반도체 기억 장치에서는 일괄 기입에 있어서는 소스 영역 및 드레인 영역에 각각 제2 전압이 인가되기 때문에, 각 메모리 트랜지스터에는 채널 전류가 통하지 않아, 데이터 기입시에 필요한 전류를 줄일 수가 있으므로, 복수의 열 및 행의 메모리 트랜지스터에 대해서 동시에 데이터를 기입할 때에 필요한 전류가 적고 다수의 메모리 트랜지스터에 대해서 동시에 기입을 행하여도 그 전원 회로의 용량을 낮게 억제할 수가 있다.
제4도는 전술된 바와 같은 일본 특허 공개 번호 제 62(1987)-84496 호의 공보에 기재된 형식의 ERROM의 메모리 셀을 구성하는 메모리 트랜지스터의 단면도이다. 제1도에 도시한 메모리 트랜지스터에서는 P형 실리콘 반도체 기판(1)의 주면에, n형 영역을 이루는 소스 영역(2) 및 드레인 영역(3)이 예를 들면 이온 주입법에 의해 형성되어 있다. 소스 영역(2) 및 드레인 영역(3) 사이의 반도체 기판의 채널 영역위에는 제1 게이트 산화막(6), 부유 게이트 전극(5), 제2 게이트 산화막(7) 및 제어 게이트 전극(4)이 차례로 형성되어 있다. 소거전 기입 처리중에는 소스, 드레인 및 게이트 전극이 전압 전극들(VS, VD및 VG)에 접속되어 있다.
쌍방의 게이트 전극(4 및 5)은 각각 예를들면 다결정실리콘으로 이루어지고 게이트 산화막(6 및 7)은 예를들면 2 산화 실리콘으로 형성된다. 게이트 전극(4 및 5)의 측벽 부분에는 측벽 산화막(9)이 형성되어 있다. 또한 메모리 트랜지스터간의 분리 영역을 한정하는 필드 산화막(8)이 설치된다.
종래 메모리 트랜지스터로의 데이터 기입 방법은 먼저 반도체 기판(1)과 소스 영역(2)을 접지한다. 이어서 제어게이트(4)에 예를 들면 12V 또는 25V의 정의 전압 VG을 인가하고, 반면에 드레인 영역(3)에 예를들면 8V의 정의 전압 VD을 인가한다. 따라서 메모리 트랜지스터에는 채널 전류가 흐르므로 드레인 영역(3) 근처에서 생성된 공핍층에서 가속된 고에너지의 열전자(hot electron)가 제1 게이트 산화막(6)을 거쳐서 부유 게이트(5)로 주입됨으로써 메모리 트랜지스터로의 데이터 기입이 행해진다.
제2도는 제4도에 도시되어 있는 바와같은 다수의 메모리 트랜지스터가 메모리 셀 어레이로되어 있는 종래의 EEPROM 회로도이다. 이 회로는 공지의 반도체 집적 회로 제조 기술에 의해 1개의 반도체 기판 위에 형성된다.
제2도에 있어서 도면부호 M11에서 Mmn은 메트릭스 형상으로 배열된 메모리 트랜지스터를 표시하고 있다. 한행, 예를들면 제1행에 배열된 메모리 트랜지스터 M11에서 M1n의 제어 게이트는 제1번째의 워드선 W1에 접속되어 있다. 마찬가지로 제 m행에 배열된 메모리 트랜지스터 Mm1에서 Mmn의 제어 게이트는 제 m번째의 워드선 Wm에 접속되어 있다.
또 예를 들면 제1열에 배열된 메모리 트랜지스터 M11에서 Mm1의 드레인은 제1번째의 비트선 B1에 접속된다. 마찬가지로 각각의 열에 배열된 메모리 트랜지스터 M12에서 Mm2, M1n-1에서 Mmn-1, M1n에서 Mmn의 드레인은 도면에 도시하는 바와 같이 각각의 비트선 B2, Bn-1, Bn에 접속되어 있다. 행방향으로 서로 인접하는 메모리 트랜지스터조의 두 소스영역 예를들면 메모리 트랜지스터 M11및 M12혹은 트랜지스터 Mm1및 Mm2의 각 소스 영역은 집적도의 향상을 도모하기 위해 공통의 영역으로서 구성되어 있다.
워드선 W1에서 Wm과 기입용 고전압 단자 Vpp사이에는 고저항 소자로서의 기능을 하는 공핍형 트랜지스터 Qw1에서 Qwm가 접속되어 있다. 워드선 W1에서 Wm과 X 번지 복호기 회로(10)의 출력선 W1'에서 Wm' 사이에는 각각 스위칭용의 공핍형 트랜지스터 Qx1에서 Qxm가 접속되어 있다. 동 도면 및 다른 도면에 있어서 공핍형 트랜지스터 Qw1, Qwm등은 소스 및 해당 드레인 간에 선이 인가된 기호로 표시되어 있다.
모든 비트선 B1에서 Bn은 각각의 공핍형 트랜지스터 QB1에서 QBn를 거쳐서 데이터선 CD에 전기적으로 접속되어 있다. 이 비트선 선택용의 스위칭 트랜지스터 QB1에서 QBn의 게이트(제2도에서는 트랜지스터 QB1에서 QBn만이 도시되어 있음)는 워드선 W1에서 Wm과 같이 고저항 소자의 기능을 행하는 공핍형 트랜지스터 Qpp1에서 Qppn를 거쳐서 고전압 단자 Vpp에 접속되어 있다. 또한, 스위칭 트랜지스터 QB1에서 QBn의 게이트는 기입 제어선입력되는 제어 신호에 근거하여 제어되는 공핍형 트랜지스터 QY1에서 QYn를 거쳐서 대응하는 Y 번지 복호기회로(11)의 출력선에 접속되어 있다.
메모리 트랜지스터 M11로의 데이타 기입시에는 고전압 단자 VPP에 예를들면 12V 또는 25V를 출력하는 전원(도시되지 않음)에서 고전압이 공급된다. X번지 복호기회로(10)의 출력선 W1'은 약 5V의 고레벨까지 구동되고 제어선은 약 OV의 저레벨까지 구동되므로 공핍형 트랜지스터 QX를 오프(off) 상태로 한다. 워드선 W1은 고저항 소자로서 작용하는 공핍형 트랜지스터 QW1를 통해서 고전압 단자 VPP에 접속되어 있으므로, 메모리 트랜지스터 M11의 제어 게이트에 접속되어 있는 워드선 W1에는 고전압 단자 VPP에 인가되는 전압에 상응하는 고전압이 공급된다.
이 단계에서, 비선택의 워드선 예를들면 워드선 Wm에는 X 번지 복호기회로(10)의 출력선 Wm'의 약 OV의 저레벨 신호와 기입 제어선에서의 약 OV의 저레벨 신호로 인해 공핍형 트랜지스터 Qxm를 온 상태로 하기 때문에 X 번지 복호기 회로(10)의 출력에 따라서 약 OV의 저레벨 전위가 공급된다.
다른 한편으로, Y 번지 복호기 회로(11)의 선택 출력선 B1'을 약 5V의 고레벨 신호로 하고 제어선을 약 OV의 저레벨 신호로 함으로써 공핍형 트랜지스터 QY1를 오프 상태로 한다. 또한, 공핍형 트랜지스터 Qpp1를 고전압 단자 Vpp로부터 공급되는 고전압에 의해 온(on) 상태로 함으로써, 비트선 B1에 접속되어 있는 스위칭 트랜지스터 QB1을 온 상태로 한다. 그 결과, 메모리 트랜지스터 M11의 드레인이 접속되어 있는 비트선 B1에는 기입 회로(12)로부터 출력되고 고전압 단자 Vpp의 전압에 상당하는 전압을 갖는 고전압이 공급된다.
이 단계에서, 비선택의 비트선 예를들면 비트선 Bn에 대해서는, 스위칭 트랜지스터 QBn의 게이트에 Y 번지 복호기 회로(11)의 출력에 따라서 약 OV의 저레벨 전위가 공급되기 때문에, 비선택의 비트선 Bn은 기입 회로(12)로부터 고전압이 공급되지 않는다. 이는 출력선 Bn'에서의 약 OV의 저레벨 신호와 제어선에서의 약 OV의 저레벨 신호에 근거하여 공핍형 트랜지스터 QYn를 온 상태로 하기 때문이다.
이상과 같이 해서 선택된 워드선 W1에 공급되는 고전압에 응답하여 온 상태로 된 메모리 트랜지스터 M11에는 마찬가지 방식으로 선택된 비트선 B1을 거쳐서 채널 전류가 공급되므로, 메모리 트랜지스터 M11의 부유 게이트에 열전자가 주입됨으로써 데이터 기입이 행해진다.
상기한 바와 같이 종래의 반도체 기억 장치의 데이터 기입 방법에서는 기입시에 열전자 주입을 이용하고 있으므로, 기입을 행하는 메모리 트랜지스터에 채널 전류를 통해서 열전자를 생성할 필요가 있다.
본 발명에 대해서 도면을 참조해서 설명한다. 제3A도는 본 발명의 제1실시예에 따른 반도체 기억 장치로서 사용된 EEPROM의 메모리 트랜지스터 구조를 도시하는 단면도이다. 이 메모리 트랜지스터는 제1도를 참조해서 설명한 종래의 메모리 트랜지스터와 같은 구조를 갖는다. 제3A도에 있어서 각각 n형 영역을 형성하는 소스(2) 및 드레인(3)이 이온 주입법등에 의해 형성되어 있다. 소스(2) 및 드레인(3) 사이의 반도체 기판의 채널 영역에는 제1게이트 산화막(6), 부유 게이트(5), 제2게이트 산화막(7) 및 제어 게이트(4)가 차례로 형성되어 있다. 소스(2)와 드레인(3)은 전원 VDD에 접속되어 있고 반면에 제어 게이트 전극(4)은 소거전 기입 처리중에 VG에 접속된다.
제1게이트 산화막(6)은 두께가 예를들면 115 옹스트롬의 2 산화 실리콘으로 이루어진다. 부유 게이트(5)는 두께가 예를들면 1500 옹스트롬의 다결정 실리콘으로 이루어진다. 제2게이트 산화막(7)은 예를들면 실리콘 산화막-질화막-실리콘 산화막이 차례로 형성되는 3층 구조이다. 제어게이트(4)는 두께가 예를들면 3000 옹스트롬의 다결정 실리콘으로 이루어진다. 제어 게이트(4) 및 부유 게이트(6)의 측면에는 두께가 예를들면 200 옹스트롬의 측면 산화막(9)이 형성되어 있다. 또 분리 영역을 한정하는 필드 산화막(8)은 두께가 예를들면 6000 옹스트롬의 2 산화 실리콘으로 이루어진다.
제3B도는 본 발명의 실시예에 따른 동시기입처리에 의해서 제3A도의 메모리 트랜지스터로 데이터를 기입하기 위하여 제어 게이트(4)와 소스 및 드레인 영역(2 및 3)에 공급되는 전압 VG및 VD의 타이밍도를 도시하고 있다. P형 반도체 기판()1는 접지되어 있고, 제어 게이트 전극(4)에는 정의 고전압 XG, 예를 들면 12V가 인가된다. 소스(2)와 드레인(3)에는 정의 전압 VD, 예를들면 8V가 인가한다.
이때 반도체 기판에 관련있는 소스(2)와 드레인(3)에 공급되는 전압 VO으로 인해 소스(2) 및 드레인(3)의 P-N 접합부에 고전계를 갖는 공핍층이 형성되므로, 이 전계에 의해 전자와 정공의 쌍이 형성된다. 이러한 현상을 대개 대역간 턴널 현상이라 하며 시로따(shirota)등이 발표한 대역간 턴널 현상으로 인한 부항복현상의 정밀모델방법과 그 응용(ACCURATE MODEL OF SUBBREAKDOWN DUE TO BAND-TO-BAND TUNNELING AN ITS APPLICATION.'(IEDM 1988 p.26에서 p.29)에 상세히 기재되어 있다.
또한, 제어 게이트(4)에는 고전압이 인가되어 있기 때문에, 제1 게이트 절연막(6)에는 고전계가 형성된다. 제1게이트 절연막(6)의 전계가 10V7/cm 이상으로 되면, F-N턴널 현상이 생긴다. 이 F-N 턴널 현상으로 인해 공핍층 중에 발생한 전자와 정공의 쌍중 일부의 전자가 제1게이트 절연막(6)을 통과하는 것으로 생각된다. 따라서, 부유 게이트(5)에 전자가 주입되어 기입 동작이 행해진다.
제4도 및 제5도는 각각 본 발명의 실시예의 EEPROM의 회로도를 도시하고 있다. 동 도면의 회로는 공지의 반도체 집적회로 제조 기술에 의해서 1개의 반도체 기판위에 제조된다. 또한 도면들에 걸쳐서 같은 부호가 사용되고 있고, 제2도에 도시한 요소와 동형의 요소에 대해서는 중복을 생략한다. 제4도의 실시예의 EEPROM은 제2도의 종래의 EPROM과는 다음의 점에서 다르다. 첫째, 제4도에서 메모리 셀 어레이의 전체 메모리 트랜지스터에 일괄하여 데이터의 기입을 행하기 위해 전체 워드선 및 전체 비트선을 선택하도록 x 번지 복호기 회로(10) 및 Y 번지 복호기 회로(11)를 제어하는 일괄 기입 제어회로(도시하지 않음)를 선택 기입 제어 회로(도시하지 않음)와는 별도로 설치하고 있다. 둘째, 선택 기입시와 일괄 기입시에 소스 전위를 변경하기 위해 소스 스위칭 회로(14)를 설치하고 있다. 일괄 기입 제어 회로로부터는 제어 신호 MP가 출력되고, 이 제어 신호 MP에 의해 X 번지 복호기 회로(10), Y 번지 복호기 회로(11), 기입 회로(12) 및 소스 스위칭 회로(14)가 제어된다.
상기 실시예의 원리에 따라 일괄 기입 동작이 행해지는 경우에는 먼저 일괄 기입 제어 회로에서 (예를 드렴 OV와 같은)저레벨의 제어 신호 MP를 공급한다. 이 저레벨의 제어 신호 MP에 응답하여, X 번지복호기 회로(10)에서는 전체 워드선을 선택하는 모드로 들어가고, X 번지 복호기 회로(10)에서는 전체 출력선 W1'에서 Wm'으로(예를들면 5V와 같은) 고레벨의 신호를 출력한다. 따라서, X번지 복호기 회로의 고레벨의 출력과 기입 제어선에서의[예를들면 OV와 같은) 저레벨 신호에 응답하여 공핍형 트랜지스터 Qx1에서 Qxm는 오프 상태로 되므로, 고전압 단자 Vpp에서 공핍형 트랜지스터 Qw에서 Qwm중 상응하는 트랜지스터를 거쳐서[예를들면 12V와 같은) 고전압이 각 워드선 W1에서 Wm으로 공급된다.
한편 Y 번지 복호기 회로(11)는 신호 MP에 응답하여 전체 비트선을 선택하는 모드로 들어간다. 따라서, Y 번지 복호기 회로(11)의 전체 출력선 B1'에서 Bn'에는(예를 들면 5V와 같은) 고레벨의 신호가 공급된다. 따라서 Y 번지 복호기 회로의 고레벨 출력과 기입 제어선에서의 저레벨 신호에 응답하여 공핍형 트랜지스터 QY1에서 QYn는 모두 오프 상태로 되므로, 고전압 단자 Vpp에서 공핍형 트랜지스터 Qpp1에서 Qppn을 거쳐서(예를들면 12V의) 고레벨 신호가 스위칭 트랜지스터 QB1에서 QBn의 게이트로 공급된다. 이에 의해 스위칭 트랜지스터 QB1에서 QBn는 온 상태로 된다. 따라서, 기입 회로(12)에 입력된 제어 신호 MP에 응답하여 전체 비트선 B1에서 Bn에는 고전압 단자 Vpp에서 스위칭 트랜지스터 QB1에서 QBn를 거쳐서(예를들면 8V의) 고레벨의 전압이 인가된다.
각 행의 메모리 트랜지스터 쌍에 접속된 소스선 S1에서 Sn/2은 소스 스위칭 회로(14)의 출력에 접속되어 있고, 이 소스 스위칭 회로는 각 비트선 B1에서 Bn으로 공급된 전압과 동 전위의 다른 고전압을 출력한다. 따라서 각 소스선 S1에서 Sn/2에서는 저 레벨의 제어 신호 MP에 응답하여 고전압이 공급된다.
상기 동작이 EEPROM에서 행해진 후에는 전체 워드선 W1에서 Wm의 전위는(예를들면 12v와 같은) 고레벨이이고, 반면에 전체 비트선 B1에서 Bn및 전체 소스선 S1에서 Sn/2의 전위는(예를들면 8V와 같은) 고레벨이다. 이 상태에서 대역간 턴널 현상으로 인해 소스와 드레인 근처에서 형성된 전자가 메모리 트랜지스터의 부유 게이트로 F-N 턴널 현상으로 인해 제1 게이트 절연막을 통과하고, 이에 의해 메모리 트랜지스터로 데이터 기입이 행해진다. 데이터 기입 처리를 수행하는데 필요한 전류는 기입시 채널 전류를 이용하는 종래 메모리에서 필요했던 전류에 비해서 매우 적다.
따라서 일괄 기입을 행할 수가 있고, 소거된 기입에 시간을 단축할 수가 있다.
제5도는 본 발명의 제2실시예에 따른 EEPROM의 회로도이다. 본 실시예의 메모리 셀 어레이는 메모리 트랜지스터 쌍당 하나의 접촉만이 요구되는 가상 접지형 구조로 되어 있다. 가상 접지형 구조를 갖는 메모리 셀 어레이의 대표적인 예는 미국 특허 제 3,916,169호 공보, 제 3,934,233호 공보, 제 4,021,781호 공보, 제 4,387,447호 공보등에 기재되어 있다.
제5도에 있어서 도면부호 M11에서 Mmn는 메모리 트랜지스터이고 행열 형상으로 배열되어서 메모리 셀 어레이를 구성한다. 한 행 예를들면 제1행에 배열된 메모리 트랜지스터 M11에서 M1n의 제어 게이트는 제1번째의 워드선 W1에 접속되어 있다. 마찬가지로 제 m행에 배열된 메모리 트랜지스터 Mm1에서 Mmn의 제어 게이트는 제 m번째의 워드선 Wm에 접속되어 있다. Y 번지 복호기 회로는 두 그룹의 출력선으로 분할된다.
또한 열, 예를들면 제1열에 배열된 메모리 트랜지스터 M11에서 Mm1의 드레인은 제1번째의 비트선 B1에 접속되어 있다. 마찬가지로 제2열에 배열된 메모리 트랜지스터 M12에서 Mm2의 드레인은 제2번째의 비트선 B2에 접속되어 있다. 마찬가지로 제2열에 배열된 메모리 트랜지스터 M12에서 Mm2의 드레인은 제2번째의 비트선 B2에 접속되어 있다. 더욱이 제2번째의 비트선 B2은 메모리 트랜지스터 M11에서 Mm1의 소스에 접속되어 있다. 마찬가지로 제 n열에 배열된 메모리 트랜지스터 M1n에서 Mmn의 드레인과 제 n-1열에 배열된 메모리 트랜지스터 M1n-1에서 Mmn-1의 소스는 비트선 Bh에 접속되어 있다. 제 n열에 배열된 메모리 트랜지스터 M1n에서 Mmn의 소스는 제(n+1)번째의 비트선 Bn+1에 전기적으로 접속되어 있다. 따라서 제5도의 짝수번째의 비트선은 제4도의 소스선에 해당한다.
워드선 W1에서 Wm과 기입용 고전압 단자 VPP의 사이에는 고저항 소자로서 작용하는 공핍형 트랜지스터 Qw1에서 Qwm가 접속되어 있다. 이 구조는 제4도의 구조와 유사하다.
각 비트선 B1에서 Bn+1과 기입 회로(12)의 출력 사이에는 제1 그룹의 각 비트선 선택 트랜지스터 Sel11에서 Seln+11가 접속되어 있고, 각 비트선 B1에서 Bn과 소스 스위칭 회로(14)의 사이에는 제2 그룹의 각 비트선 선택 트랜지스터 Sel12에서 Seln+12가 접속되어 있다. 비트선 선택 트랜지스터 Sel11에서 Seln+11의 게이트 전극의 기입 제어 신호로 제어되는 각각의 공핍형 트랜지스터 QY1에서 QYn+1를 거쳐서 Y 번지 복호기 회로(11)의 제1 출력 그룹의 각 출력선에 접속되고, 반면에 비트선 선택 트랜지스터 Sel12에서 Selln+12의 게이트 전극은 직접으로 Y 번지 복호기 회로(11)의 각 출력선에 접속된다.
비트 선택 트랜지스터 Sel11에서 Seln+11와 제1실시예와 마찬가지로 데이터선 CD을 통해서 기입 회로(12)의 출력에 접속되어 있다. 비트 선택 트랜지스터 Sel11에서 Seln+11의 게이트는 워드선 W1에서 Wm에서와 마찬가지로 고저항 소자로서의 작용을 하는 각각의 공핍형 트랜지스터 Qpp1에서 Qppn+1를 거쳐서 고전압 단자 Vpp에 접속되어 있다.
제5도의 EEPROM에서는, 도시하지 않은 일괄 기입 제어 회로에서 공급되는 제어 신호 MP가 X 번지 복호기 회로(10), Y 번지 복호기 회로(11), 기입 회로(12) 및 소스 스위칭 회로(14)를 제어하고 있다. 소스 스위칭 회로(14)의 출력선은 부유 전위 또는 접지 전위인 전압을 갖도록 제어된다.
제5도의 EEPROM의 기입 작동에 있어서, 먼저 전체 워드선 W1에서 Wm을 고전압으로 구동된다. 이 단계에서의 방식은 제1실시예에서 기술한 것과 마찬가지이므로, 상세한 설명은 생략한다.
다음에 전체 비트선 B1에서 Bn+1을 고레벨 전압으로 구동한다. 이 단계에서 Y 번지 복호기 회로(11)의 전체 출력선을 Y 복호기 회로(11)(예를들면 OV와 같은) 저레벨의 제어 신호 MP에 대응하여(예를들면 5v의) 고레벨로 설정한다. 기입 제어선에서의(예를들면 OV와 같은) 저레벨 신호와, Y 번지 복호기 회로(11)의 출력선의 고레벨 신호에 대응하여 공핍형 트랜지스터 QY1에서 QYn+1가 오프 상태로 된다.
이어서(예를 들면 12V와 같은) 고레벨 신호가 고전압 단자 Vpp에서 공핍형 트랜지스터 Qpp1에서 Qppn-1를 거쳐서 제1 비트선 선택 트랜지스터 Sel11에서 Seln+11의 게이트로 공급된다. 따라서 제1 비트선 선택 트랜지스터 Sel11에서 Seln+11는 오프 상태로되므로, 기입 회로(12)로 입력된 제어 신호 MP에 대응하여 고전압이 기입 회로(12)에서 각 비트선 B1에서 Bn+1으로 공급된다. 이 단계에서 소스 스위칭 회로(14)에 접속된 각 비트선 선택 트랜지스터 Sel12에서 Seln+12는 Y 번지 복호기 회로(11)로부터 공급된 고레벨 출력에 의해 온 상태로 유지된다.
비트선 선택 트랜지스터 Sel12에서 Seln+12에 접속되어 있는 소스 스위칭 회로(14)의 출력선은 제어 신호 MP가 소스 스위칭 회로(14)에 공급되는 시점에서 부유 전위로 되어 있다. 따라서 각 비트선 B1에서 Bn+1은 각 제1 비트선 선택 트랜지스터 Sel11에서 Seln+11로부터 공급되는 고레벨 전압에 의해 이 단계에서 고레벨 전위로 유지된다. 전체 비트선 B1에서 Bn+1에 공급되는 고전압과 전체 워드선 W1에서 Wm에 공급되는 고전압에 의해 전체 메모리 트랜지스터로 데이터가 기입된다.
제5도의 EEPROM에서는 가상 접지형 구조를 사용하고 있기 때문에, 셀 어레이의 고집적화가 가능하다. 그러나 이 경우에도 메모리 트랜지스터의 제어 게이트에 고전압을 가함과 동시에 각 메모리 트랜지스터의 소스와 드레인 양자에 중간의 고전압을 인가함으로써, 턴널 효과에 의해 전자를 부유 게이트로 주입하고 기입을 하는 구성은 제1실시예와 마찬가지이다.
또 이러한 구조는 전체 워드선 및 전체 비트선을 선택하도록 워드선 선택 회로 및 비트선 선택 회로를 제어하는 일괄 기입 제어 회로와, 일괄 기입시에 소스선 또는 비트선에서 전위를 절환하는 소스 스위칭 회로를 구비하는 제1실시예 및 제2실시예와 마찬가지이다.
제1 및 제2실시예의 전체 메모리 트랜지스터는 동시에 기입되지만, 메모리 셀 어레이를 블록의 메모리 트랜지스터로 분할할 수 있고 그 복수 블록 각각으로 기입동작을 연속으로 적용해도 된다.
종래, 16Mbit 레벨의 집적도로된 EEPROM에서는 소비전류 제한 때문에 제어 펄스 주기가 예를들면 약 10초 μsec인 기입 제어 펄스를 이용하여 1워드(16bit)씩 기입 동작이 수행되고 있다. 이 경우 소거전 기입 동작에 요구되는 시간량은 약 10초(10μsec ×16×106bit÷16bit =10sec)이다. 그러나 본 발명에서는 기입 처리시 채널 전류를 이용하지 않기 때문에 다수의 메모리 트랜지스터가 기입 동작을 동시에 행할 수 있다. 원리적으로 일괄 기입 동작법을 채용하면 10μsec 배수(ORDER)내에서 일괄 기입이 가능해진다.
양호한 실시예를 참조하여 본 발명을 기재하였지만, 본 발명은 이러한 실시예에 제한하지 않고 당업자가 본 발명의 범위내에서 전술의 실시예를 기초로하여 쉽게 다양한 변형예 또는 변경을 행할 수 있음은 물론이다.

Claims (9)

  1. 데이터를 반도체 기억 장치에 기입하는 방법이며, 상기 반도체 기판과, 상기 반도체 기판의 주면에 행과 열로 배열되고, 소스 영역 및 드레인 영역, 부유 게이트 전극 및 제어 게이트 전극을 갖는 반도체 기억 장치로의 데이터 기입 방법에 있어서, 상기 데이터 기입 방법은, 제1정(正) 전압을 상기 반도체 기판에 대한 상기 제어 게이트 전극으로 인가하는 단계 및, 상기 제1 정전압보다 낮은 제2 정전압을 상기 반도체 기판에 대한 각각의 상기 드레인 영역과 소스 영역으로 인가하고, 그 결과 전자(electrons)를 상기 부유 게이트로 주입시키도록 하기 위한 제2 정전압 인가 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치로의 데이터 기입 방법.
  2. 제1항에 있어서, 상기 제1정전압 인가단계 및 상기 제2 정전압 인가단계는 전체의 상기 복수의 메모리 트랜지스터에 동시에 행해지는 것을 특징으로 하는 반도체 기억 장치로의 데이터 기입 방법.
  3. 제1항에 있어서, 상기 제1 정전압 인가단계와 상기 제2 정전압 인가단계는 상기 제1 절연막내에서 약 10V7/cm보다 낮지 않은 밀도를 갖는 전계를 발생하는 것을 특징으로 하는 반도체 기억 장치로의 데이터 기입 방법.
  4. 제3항에 있어서, 상기 제1정전압이 약 14 볼트일 때 상기 제2정전압은 약 7 볼트 내지 10 볼트 사이인 것을 특징으로 하는 반도체 기억 장치로의 데이터 기입 방법.
  5. 반도체 기판과, 소스 영역 및 드레인 영역, 부유 게이트 전극 및 제어 게이트 전극을 각각 가지며, 반도체 기판상에 행방향 및 열방향으로 배열된 복수의 메모리 트랜지스터와, 상기 메모리 트랜지스터의 각 행으로 배열되고 상기 메모리 트랜지스터에 대응하는 행의 각 제어 게이트 전극에 접속된 워드선과, 상기 메모리 트랜지스터의 각 열로 배열되고 상기 메모리 트랜지스터에 대응하는 열의 각 상기 드레인 영역에 접속된 비트선과, 상기 메모리 트랜지스터의 각 열쌍으로 배열되고 상기 메모리 트랜지스터에 대응하는 열쌍의 각 상기 소스 영역에 접속된 소스선과, 적어도 하나의 상기 워드선을 선택하여, 상기 반도체 기판에 대한 그 선택된 워드선에 제1정(正) 전압을 인가하는 워드선 선택 회로와, 적어도 하나의 비트선을 선택하여, 상기 반도체 기판에 대한 그 선택된 비트선에 상기 제1 정전압보다 낮은 제2 정전압을 인가하는 비트선 선택 회로와, 복수의 상기 워드선 및 복수의 상기 비트선을 동시에 선택하도록 상기 워드선 선택 회로 및 상기 비트선 선택 회로를 제어하는 일괄 선택 제어 회로 및, 상기 일괄 선택 제어 회로의 선택에 대응하여 그 선택된 비트선에 대응하는 상기 소스선에 대해 상기 제2 정전압을 인가하는 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 일괄 선택 회로는 전체의 상기 워드선과 전체의 상기 비트선을 동시에 선택하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 일괄 선택 회로는 한 블록의 상기 워드선과 한 블록의 상기 비트선을 동시에 선택하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제5항에 있어서, 상기 제2정전압은 약 7 볼트 내지 10 볼트 사이에 있고 상기 제1정전압은 약 14 볼트인 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기판과, 소스 영역 및 드레인 영역, 부유 게이트 전극 및 제어게이트 전극을 각각 가지며, 반도체 기판상에 행방향 및 열방향으로 가상 접지형 구조로 배열된 복수의 메모리 트랜지스터와, 상기 메모리 트랜지스터의 각 행으로 배열되고 상기 메모리 트랜지스터에 대응하는 행의 각 제어 게이트 전극에 접속된 워드선과, 상기 메모리 트랜지스터의 각 열로 배열되고 상기 메모리 트랜지스터에 대응하는 열의 각 상기 드레인 영역에 접속된 제1비트선과, 상기 메모리 트랜지스터의 각 열쌍으로 배열되고 상기 메모리 트랜지스터에 대응하는 열쌍의 각 상기 소스 영역에 접속된 제2비트선과, 적어도 하나의 상기 워드선을 선택하여, 상기 반도체 기판에 대한 그 선택된 워드선에 제1정(正) 전압을 인가하는 워드선 선택 회로와, 적어도 하나의 비트선을 선택하여, 상기 반도체 기판에 대한 그 선택된 비트선에 상기 제1 정전압보다 낮은 제2 정전압을 인가하는 비트선 선택 회로 및, 복수의 상기 워드선 및, 상기 제1 비트선과 대응하는 상기 제2 비트선의 복수의 조합을 동시에 선택하도록 상기 워드선 선택 회로 및 상기 비트선 선택 회로를 제어하는 일괄 선택 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
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