JPH03203097A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ご産業上の利用分野〕 本発明は半導体記憶装置に関し、特に浮遊ゲートを有し
電気的に書込み及び消去可能な不揮発性の半導体記憶装
置に関する。

〔従来の技術〕

従来、この種の半導体記憶装置の記憶素子である絶縁ゲ
ート電界効果型メモリトランジスタ（以下メモリトラン
ジスタと記す）は、たとえば米国エレクトロニクス（Ｅ
ｌｅｃｔｒｏｎｉｃｓ）誌１９８０年２月２８日号１１
３〜１１７頁に記載されているように選択トランジスタ
とメモリトランジスタとの２つのトランジスタ素子によ
って構成される。

更に最近、高密度化を図るために選択トランジスタを省
き、メモリトランジスタだけの１トランジスタ素子によ
って構成される方法が、たとえばアイイーイーイー・イ
ンタナショナル・ソリッドステート・サーキッツ・コン
ファレンス・ダイジェスト・オブテクニカルベーバーズ
（ＩＥＥＥＩｎｔｅｒｎａｔｉｎａｌ　５ｏｌｉｄ−５
ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ　
Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｑｎｉｃａｌ　　Ｐａｐａｒ
ｓ）１９８８年１３３頁等に提案されている。

第３図はこのメモリトランジスタの構造を示す断面図で
あるが、制御ゲート１とＰ型半導体装置６との間に絶縁
膜３を介して浮遊ゲート２を形成し、ドレイン４とソー
ス５をＰ型半導体基板６上に形成してなる。

次にこのメモリトランジスタの基本動作について説明す
る。

まずメモリトランジスタの書込みは次のように行なう。

ドレイン４には、書込み情報に対応して書込みを行なう
場合は高電圧（＋１２Ｖ）、又は書込み禁止の場合はＯ
Ｖを印加し、制御ゲート１に高電圧（＋１２Ｖ）、ソー
ス５にＯＶを印加して行なう。

このようにドレイン４及び制御ゲート１に高電圧を印加
する事によりドレイン４近傍で発生したホット・エレク
トロンが浮遊ゲート２に捕獲され、浮遊ゲート２に電子
を蓄積しこの結果浮遊ゲート２の電位を負にする。

また書込み禁止状態ではドレイン４にＯＶを印加するた
め、制御ゲート１に高電圧（＋１２Ｖ）を印加しても浮
遊ゲート２への電子注入は起こらず、書込みされない。

この選択／非選択書込みの関係を、第４図に示されたメ
モリセル・マトリクスとその周辺の回路を参照して説明
する。

メモリ素子Ｍ＋、Ｍ２のドレインをビットラインＢＬ、
に接続し、メモリ素子Ｍｓ、Ｍ４のドレインをビットラ
インＢＬ、に接続し、メモリ素子Ｍ　ｌ　。

Ｍ、の制御ゲートをデコーダＤＸ、の出力Ｘ１に接続し
、メモリ素子Ｍ２．Ｍ　４の制御ゲートをデコーダＤ　
Ｘ　２の出力Ｘ２に接続し、メモリ素子Ｍ、〜Ｍ４のソ
ースＳを共通接続してなる。

ここでビットラインＢＬ、を１２ｖ、ビットラインＢ　
Ｌ　２をＯＶ、出力Ｘ１を１２Ｖ、出力Ｘ２を０■に設
定すると、各メモリ素子の動作は次のようになる。

まず、メモリ素子Ｍ１はドレイン・制御ゲートともに１
２Ｖが印加されるため書込みを行ない、しきい値電圧Ｖ
ＴＭはほぼ６Ｖになる。

またメモリ素子Ｍ２はドレインに１２Ｖが印加され、制
御ゲートにＯｖが印加されるため書込みが行なわれない
。

またメモリ素子Ｍ、はドレインＯＶ、制御ゲト１２■が
印加されるため書込みが行なわれない。

またメモリ素子Ｍ４はドレイン・制御ゲートともにＯｖ
が印加されるため書込みが行なわれない。

以上のようにメモリ素子Ｍ２〜Ｍ４は書込みが行なわれ
ずｖＴＭ″；　２　（Ｖ）のままである。

以上のようにして書込み動作を実現する。

次に、消去動作について説明する。

消去は制御ゲートに０■、ソースに高電圧（＋１２Ｖ）
を印加しソースと浮遊ゲートとの間に高電界を発生させ
、Ｆ−Ｎトンネル電流によって浮遊ゲートからソースへ
電子を引出して実現する。

このときドレインは開放状態に設定する。

この消去動作は、書込み後のメモリ素子を初期に戻すこ
とを目的としており、第５図の曲線ａを曲線Ｃに戻すこ
とを目的とするが、第４図のメモリ素子の動作説明で述
べたように、メモリ素子Ｍ１〜Ｍ４の書込み後のしきい
値電圧■Ｔ８はそれぞれ異なり、−括消去することによ
りメモリ素子Ｍ、はｖ１Ｍξ６Ｖから２■に戻るが、メ
モリ素子Ｍ２〜Ｍ４は■アＭ尖２Ｖから一２ｖになって
しまい、しきい値電圧■ＴＭは負になる。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置は、消去動作において非
書込みのメモリ素子Ｍ２〜Ｍ４のしきい値電圧■ＴＭが
一２Ｖになるので、読出し時メモリ素子Ｍ１を読出す場
合Ｘ＋＝５Ｖ、Ｘ２＝ＯＶｔ、＝設定しビットラインＢ
Ｌ、の電位変化を検出しメモリ素子Ｍ１のオフ状態を読
出す本来の動作に対し、メモリ素子Ｍ２が一２■のしき
い値電圧になる不具合によってビットラインＢＬ、とメ
モリ素子とＭ２が接続されているため、ビットラインＢ
　Ｌ　＋はオン状態として読出され、本来のオフ状態に
対して誤読出しを行なってしまうという欠点がある。

つまり、並列接続されたメモリ素子が消去動作によって
オンしてしまい、本来選択読出しを行うメモリ素子の状
態を検出することを妨げてしまうという欠点がある。

またこれを解決しソースを選択して消去しようとすると
、回路構成が複雑になりチップ面積の増大をまねくとい
う欠点がある。

Ｃ課題を解決するための手段〕 本発明の半導体記憶装置は、電気的に書込み。

消去可能な絶縁ゲート電界効果型トランジスタのメモリ
素子を複数個配列したメモリセルマトリクスと、前記メ
モリ素子と同一構造の検出用のメモリセルな備え、前記
メモリセルマトリクスの各メモリ素子を消去する前にこ
のメモリセルマトリクスの全メモリ素子を書込み状態と
すると共に前記検出用のメモリ素子を書込み状態とする
全ビット書込み回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図である。

この実施例は、浮遊ゲートを有し電気的に書込み及び消
去可能な絶縁ゲート電界効果型トランジスタのメモリ素
子Ｍ１〜Ｍ４とメモリ素子Ｍ１〜Ｍ４のドレインに接続
するビットラインＥＬ、、ＢＬｚとを備えたメモリセル
マトリクスＭＣＭと、ＮＡＮＤゲー）　Ｎ、、　Ｎ２．
　Ｉ　Ｉ＋　Ｉ　２及びトランジスタＭＸ、〜ＭＸ４を
備えメモリ素子Ｍｌ〜Ｍ４の制御ゲートに出力Ｘ、、Ｘ
、を供給するデコーダＤＸ、。

Ｄ　Ｘ　２と、メモリ素子Ｍ、−Ｍ、と同一構造の検出
用のメモリ素子Ｍ、とこのメモリ素子Ｍ、の制御ゲート
に接続されたトランジスタＭＸｆ、ＭＸＩとセンス増幅
器Ｓ１と信号ＰＣをゲート入力とするトランジスタＭＸ
ｅと反転器Ｌｌ、Ｌ２によって構成されるラッチ回路と
この出力ＶＳｔ及び信号ＰＣａを入力とする２人力のＡ
ＮＤゲー）ＡｌとこのＡＮＤゲートＡ、の出力によって
オン・オフするｎチャネルＩＧ型のトランジスタＭＸｆ
ｉ、ＭＸ８とを備え、メモリ素子Ｍｒ□Ｍ　４の消去前
にメモリセルマトリクスＭＣＭの全てのメモリ素子Ｍ１
〜Ｍ４を書込み状態とすると共に検出用のメモリ素子Ｍ
。

を書込み状態とする全ビット書込み回路ＡＢＷとを有す
る構成となっている。

デコーダＤＸ、、ＤＸ２は、メモリセルマトリクスＭＣ
Ｍの書込み、読出しの際、メモリ素子Ｍ１〜Ｍ４の所定
のメモリセルを選択する。

ここでメモリ素子Ｍ１を書込む場合について説明する。

信号ＰＧＭをＯＶ、信号ＰＧＭを１２Ｖ、信号ＰＣをＯ
Ｖ、電圧ｖ、Ｐを１２Ｖ、電圧■Ｐｃを２０■に設定す
ると出力Ｘ１は１２Ｖになる。またデコーダＤＸ２はア
ドレス信号によりＮＡＮＤゲー）Ｌの出力がＯｖになり
出力Ｘ２もＯＶになる。

次に、ビットラインＢＬ、、ＢＬ２はそれぞれ書込み情
報に対応して１２Ｖ、ＯＶに設定する。これによりメモ
リ素子Ｍ１のドレインと制御ゲートに１２Ｖが印加され
メモリ素子Ｍ１は書込み状態となる。この時メモリ素子
Ｍ２〜Ｍ４は書込みが行なわれない。

次に、メモリセルマトリクスＭＣＭを消去する前に全ビ
ット書込みを行ない、メモリ素子Ｍｌ〜Ｍ４のしきい値
電圧Ｖ７Ｍを６■に均一化する。

具体的には信号ＰＣａを“Ｈ″、信号ＰＣを２０Ｖ、信
号丁ｔ−をＯＶに設定しＮＡＮＤゲートエ、。

Ｉ２の出力をＩＩＨ″にする。またトランジスタＭ　Ｘ
　ｓ　、　Ｍ　Ｘ　ａをオンさせて出力Ｘ　１．　Ｘ　
２を２０Ｖに設定しビットラインＢ　Ｌ　＋　、　Ｂ　
Ｌ　２ともにＯＶにする事によりメモリ素子Ｍ１〜Ｍ４
のドレイン電圧はＯＶ、制御ゲート電圧は２０Ｖに設定
され、ドレインと浮遊ゲートとの間に高電界が印加され
Ｆ−Ｎ）ンネル電流によって浮遊ゲートに電子を注入す
る。この時検出用のメモリ素子Ｍ５も同様に書込む。

このような動作によりメモリ素子Ｍ、〜Ｍ、全てのしき
い値電圧ＶＴＭを６ｖにする。

この全ビット書込み状態を、信号ＰＣａを“Ｌ”、信号
ＰＣを０■、信号丁でを１０■、電圧■。０を６■にし
てメモリ素子Ｍ、を読出す事により検出する。

メモリ素子Ｍ、の制御ゲートの電圧はトランジスタＭＸ
、がオンすることによって電圧■。０の６■になり、し
きい値電圧■ア、の６■以上になるとつまり書込みが完
了するとメモリ素子Ｍ５はオフになり、書込みを停止す
る信号の反転信号Ｖ：は“Ｌ″になり信号ＰＣａが“Ｌ
”でも“Ｈ″でもＡＮＤゲートＡ１の出力は“Ｌ”に固
定化され書込みを停止する。

逆に書込みが完了せず読出した場合メモリ素子Ｍ５はオ
ンになり反転信号Ｖ　ｌ　ｌは“Ｈ”になり信号ＰＣａ
が“Ｈ”の時ＡＮＤゲートＡ１の出力は“Ｈ″になり書
込みを続行する。

この後に消去を行ない、メモリ素子Ｍ１〜Ｍ４１Ｍ、全
てのしきい値電圧を２Ｖにする。

このように消去する前に全ビット書込みを行なう事によ
り、消去によって負のしきい値電圧をもつメモリ素子を
なくする事が可能になり、更に検出用のメモリ素子Ｍ、
を設けて全ビット書込みかどうかを検出する事により全
ビット書込み時間の短縮化が図れる。

第２図は本発明の第２の実施例を示す回路図である。

この実施例は第１の実施例のトランジスタＭＸ５゜ＭＸ
ｓをＰチャネルＩＧ型のトランジスタＭＸ、。。

Ｍ　Ｘ　１ｒとし、ＡＮＤゲートＡ１をＮＡＮＤゲート
Ｎ１としたもので、ＮＡＮＤゲートＮ３の出力は読出し
時５Ｖ、書込み時２０Ｖ、全ビット書込み時０■に設定
する。この構成により全ビット書込み時の出力Ｘ１の電
圧は電圧ＶＰＣと同電位（＋２０■）になる。

〔発明の効果〕 以上説明したように本発明は、メモリセルマトリクスを
消去する前にこのメモリセルマトリクスの全ビットを書
込み、書込み状態とした後、消去する構成とすることに
より、全ビットの消去後のしきい値電圧を均一にするこ
とができ、誤読出しを防止することができる効果がある
。また、簡単な回路を付加するだけであるので、チップ
面積の増大を防止することができる効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体記憶装置に使
用されるメモリ素子の断面図、第４図は従来の半導体記
憶装置の一例を示す回路図、第５図は第４図に示された
半導体記憶装置の動作を説明するためのメモリ素子の特
性図である。 １・・・・・・制御ゲート、２・・・・・・浮遊ゲート
、３・・・・・・絶１［，４・・・・・・ドレイン、５
・・・・・・ソース、６・・・・・・Ｐ型半導体基板、
ＡＢＷ、ＡＥＷａ・・・・・・全ビット書込み回路、Ｄ
Ｘ、、ＤＸ２・・・・・・デコーダ、Ｍ１〜Ｍ、・・・
・・・メモリ素子、ＭＣＭ・・・・・・メモリセルマト
リクス。

Claims (1)

【特許請求の範囲】
1. 電気的に書込み、消去可能な絶縁ゲート電界効果型トラ
   ンジスタのメモリ素子を複数個配列したメモリセルマト
   リクスと、前記メモリ素子と同一構造の検出用のメモリ
   セルを備え、前記メモリセルマトリクスの各メモリ素子
   を消去する前にこのメモリセルマトリクスの全メモリ素
   子を書込み状態とすると共に前記検出用のメモリ素子を
   書込み状態とする全ビット書込み回路とを有することを
   特徴とする半導体記憶装置。