JP2002353345A

JP2002353345A - 半導体メモリ装置およびバルク領域形成方法

Info

Publication number: JP2002353345A
Application number: JP2001390452A
Authority: JP
Inventors: Heikun Ri; 炳勳李; Shokon Ri; 昇根李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-05-23
Filing date: 2001-12-21
Publication date: 2002-12-06
Also published as: US6831860B2; KR20020089587A; US20020176283A1

Abstract

(57)【要約】【課題】揮発性半導体メモリ装置の改善されたセクタ
構造を提供する。【解決手段】第１または第２論理状態を有するメモリ
セルを、複数のビット情報を有する入力データに応じて
プログラムしセクタ単位に消去する不揮発性半導体メモ
リ装置において、セルアレイブロックのメモリセルトラ
ンジスタとコラムデコーダーブロックのトランジスタが
一つのバルク領域を共有して形成されたセクタを複数有
し、共有バルクで形成されたセクタ構造を有する半導体
メモリ装置とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、電気的に消去及
びプログラム可能な不揮発性半導体メモリ装置に係るも
ので、特に不揮発性半導体メモリ装置の改善されたセク
タ構造に関する。

【０００２】

【従来の技術】通常、半導体メモリ装置は、大きく揮発
性半導体メモリ装置と不揮発性半導体メモリ装置に分け
られる。揮発性半導体メモリ装置は、再びダイナミック
ランダムアクセスメモリと、ステーティックランダムア
クセスメモリとに、分類される。このような揮発性半導
体メモリ装置は、読出と書込の速度の面では速いが、外
部電源供給が中断されると、メモリセルに貯蔵された内
容が消失される、という短所を有する。一方、不揮発性
半導体メモリ装置は、MROM(mask read only memory)、P
ROM(Programmable read only memory)、EPROM(erasable
programmable read only memory)、EEPROM(electrical
ly erasable programmable read only memory)などに分
類される。

【０００３】上記のような不揮発性半導体メモリ装置
は、外部の電源供給が中断されてもメモリセル内にその
内容を永久的に保存できるので、電源供給の要否にかか
わらずに保存されるべき内容を記憶させるのに、主に用
いられる。しかし、前記MROM、PROM、EEPROMの場合に
は、一般の使用者が電子的システムを通して自体に消去
及び書込（またはプログラム）を行う作業が自由にでき
ない。即ち、オン‐ボード(on-board)状態でプログラム
された内容を消去するか再プログラムするかが、容易で
ないのである。これとは異なって、前記EEPROMの場合
は、電気的に消去及び書込をする作業がシステム自体で
可能であるので、継続して内容更新を必要とするシステ
ムプログラム貯蔵装置及び補助記憶装置への応用が、持
続的に拡大されている。

【０００４】即ち、最近のコンピューターまたはマイク
ロプロセッサにより制御されるいろんな電子的装置は、
高速の電気的に消去及びプログラム可能な前記EEPROMの
開発を、一層要求している。さらに、携帯用コンピュー
ターまたはノートブックの大きさのバッテリ電源コンピ
ューターシステムにおいて、補助メモリ装置として回転
磁気ディスクをもつハードディスク装置を使用すること
は、相対的に広い面積を占有するため、そのようなシス
テムの設計者らは、よりコンパクトでありながら高速動
作をするEEPROMの開発に興味を感じてきた。

【０００５】EEPROMの設計技術が進歩されるに従い出現
されたフラッシュ消去機能を有するNOR型フラッシュEEP
ROMは、NAND型またはAND型のEEPROMに比べ、速いプログ
ラム（ライト）動作及びリード動作をもつので、高速の
メモリを要求する使用者らに脚光を浴びている。以下、
後述の本発明の徹底した理解を提供する意図で、NOR型
フラッシュメモリの通常の動作を説明する。

【０００６】NOR型フラッシュメモリのメモリセルユニ
ットをなすメモリセルトランジスタは、図５に示したよ
うな垂直断面構造をもつ。即ち、図示したように、p型
基板2上にｎ型ソース領域3が形成され、前記ソース領域
３からp型チャンネル領域を介して、ｎ型ドレイン領域
４が形成される。前記p型チャンネル領域の上部には、1
00Å以下の薄い絶縁膜５により絶縁された浮遊（フロー
ティング）ゲート6の電極が形成され、前記浮遊ゲート
電極の上部にはまた他の絶縁膜7を介してワードライン
ともいわれる制御ゲート8の電極が形成される。

【０００７】図５のような構造をもつメモリセルトラン
ジスタの動作を、動作モード別印加電圧を示した図６を
用いて説明する。前記メモリセルトランジスタの動作
は、プログラム、消去及びリード動作モードに、分けら
れる。先ず、プログラム動作は、ドレイン領域4と隣接
したチャンネル領域から浮遊ゲート6への熱電子注入が
発生されるようにすることにより、行われる。図６に示
すように、前記熱電子注入は、前記ソース領域３とp型
基板領域２を接地した状態で、前記制御ゲート8の電極
に高い高電圧、例えば10Vを印加し、前記ドレイン領域
４には、熱電子を発生させるため適当量の電圧、例えば
5-6Vを印加する、ことにより行われる。このような方法
により負の電荷が前記浮遊ゲート６の電極に充分に蓄積
されると、前記メモリセルトランジスタのしきい電圧が
プログラムの以前のしきい電圧よりも上昇される。

【０００８】一方、リード動作は、前記ソース領域３と
p型基板領域２を接地した状態で、メモリセルトランジ
スタのドレイン領域４に正の電圧、例えば1Vを印加し、
前記制御ゲート8の電極には一定した電圧、例えば4.5V
を印加する、ことによりなされる。リード動作で前記プ
ログラム動作により高くなったしきい電圧をもつメモリ
セルトランジスタは、オフセルとして動作されて、ドレ
イン領域４からソース領域３への電流が流れることを防
止する。この場合、前記メモリセルトランジスタは“オ
フ‐セル”ともいわれる。前記プログラムされたメモリ
セルトランジスタのしきい電圧は、通常約6V〜7Vの間の
電圧分布を有する。

【０００９】前記NOR型フラッシュメモリの消去動作
は、基板に形成されるバルク領域から制御ゲートへのF-
Nトンネリング(Fowler-Nordheimtunneling)現象を発生
させることにより、行われる。前記F-Nトンネリング発
生の条件は、前記制御ゲート8の電極に負の高電圧、例
えば図６に示すように‐10Vを印加し、前記バルク領域
にはF-Nトンネリングを発生させるため適当量の電圧、
例えば5Vを印加するのである。この場合、ドレイン領域
４は消去の効果を高めるためハイインピーダンスにす
る。

【００１０】このような消去条件は、制御ゲート8の電
極とバルク領域との間に強い電界を形成させて、前記F-
Nトンネリングが起こされるようにする。従って、前記
浮遊ゲート6の電極内に捕獲された負の電荷は、ソース
領域３に放出される。通常のF-Nトンネリングは、絶縁
膜を介して6-7MV/cmの電界が導電層に印加される場合に
発生するものとして、知られている。前記メモリセルト
ランジスタの場合にも、前記ゲート絶縁膜7が約100Åの
厚さに形成されていて、前記F-Nトンネリングの発生が
可能になる。このような消去動作の結果として、前記メ
モリセルトランジスタのしきい電圧は、浮遊ゲート6の
電極に電荷が蓄積されている場合に比べ、一層低くな
る。

【００１１】通常のフラッシュメモリの場合において、
それぞれのバルク領域は、メモリの高集積化のため複数
個のセル別に一緒に連結され、このため、上記の消去動
作のときに複数個のセルが同時に消去され、消去単位は
それぞれのバルク領域が分離された領域に従い決定され
る。例えば、64k byte単位に消去され、この単位をセク
タ(sector)という。

【００１２】リード動作が行われる間、前記消去動作に
よりしきい電圧が低くなったメモリセルは、ドレイン領
域からソース領域への形成される電流経路を有するの
で、オン‐セル(on-cell)として動作する。この場合、
前記メモリセルトランジスタは“オン‐セル”といわれ
る。前記消去されたメモリセルトランジスタのしきい電
圧は、通常約1V〜3Vの間の電圧分布を有する。しかし、
メモリセルトランジスタのしきい電圧を低くする消去動
作が進行されるとき、複数個のメモリセルトランジスタ
のしきい電圧に対する均一性に起因して、任意のメモリ
セルトランジスタは約1V〜3Vの間の電圧分布を外れて0V
以下のしきい電圧をもつことができる。

【００１３】このように0V以下のしきい電圧をもつメモ
リセルトランジスタをオーバ(over)消去されたセルとい
う。前記オーバ消去されたセルに対しては、しきい電圧
が約1V〜3Vの間の電圧分布を有するようにするキュアリ
ング動作（以下消去リペア動作）を必要とする。前記消
去リペア動作は、オーバ消去されたメモリセルトランジ
スタのソース領域３とp型基板２を接地し、制御ゲート8
の電極に正の電圧、例えば2V〜8Vを印可し、ドレイン領
域4に正の電圧、例えば6V〜9Vを印加して、達成され
る。前記消去リペアの結果として、前記プログラム動作
の場合よりも少ない量の負の電荷が、前記浮遊ゲート6
の電極に蓄積されて、しきい電圧が前記約1V〜3Vの間に
ある。

【００１４】上記のようなプログラム、リード及び消去
動作を行う複数個のメモリセルトランジスタに必要な電
圧を印加するため、各セクタは、図７に示したような連
結構成を有する。図７に示すように、各セクタの構成
は、メモリセルアレイを構成する複数のメモリセルトラ
ンジスタからなったセルアレイブロック101と、コラム
デコーディングのため前記セルアレイブロック101に連
結されたコラムデコーダーブロック102と、を含む。前
記セルアレイブロック101には複数のワードラインWL0〜
WLn-1が存在し、それぞれ一つのワードラインWLiにはｎ
個のセルのゲートが共通に連結される。また、複数のビ
ットラインBL0〜BLm-1が存在し、それぞれ一つのビット
ラインBLiには、ｍ個のセルのドレインが共通に連結さ
れる。

【００１５】前記ｍ個のビットラインは、それぞれ対応
されるコラムデコーダーを通して対応される共通のデー
タラインDliに連結され、前記共通データラインはI個
（DL0〜DLI-1）から構成される。前記共通データライン
は、それぞれ対応されるライトドライバ200,210とセン
スアンプ300,310とに連結される。前記セルアレイブロ
ック101に示したメモリセルトランジスタのソース端子
は、全てが同一なソースラインSLに連結されて、ソース
ラインドライバ500により駆動される。前記メモリセル
トランジスタのバルク端子は、全てが同一なバルクライ
ンBulkに連結されて、バルクドライバ400により駆動さ
れる。一方、前記コラムデコーダーブロック102を構成
するトランジスタT1,T2,T3のバルクは、全てが0Vの電位
に接地される。

【００１６】図８に示すように、前記セルアレイブロッ
ク101のバルク領域と前記コラムデコーダーブロック102
のバルク領域が、それぞれ符号10と11で示されて、同一
な基板１内で互いに分離形成されている。このように、
バルクを互いに独立的に形成する理由は、消去時の高電
圧がデータラインに影響しないようにするためである。
即ち、チャンネル消去により消去をするとき、セルアレ
イブロック101のバルク端子量の高電圧、例えば5Vを印
加し、前記高電圧がデータラインDLに印加されないよう
にするのである。前記高電圧に前記データラインDLが影
響を受けないように、バルクを互いに分離形成し、コラ
ムデコーダーブロック102内のトランジスタ、例えばト
ランジスタT1のゲートG1に印加されるパス信号YPASSiを
0Vに印可する。

【００１７】しかし、図８に示したようにバルク領域を
分離形成することは、チップ内でのレイアウト面積を大
きくするという問題点をもつ。その理由は、図８に示し
たセルアレイブロック101のP-ウェル10とコラムデコー
ダーブロック102のP-ウェル11との間の間隔を、一定し
た距離だけ維持させるべきである、ことによる。従っ
て、レイアウト面積が増加するに従い、大きくなるチッ
プのサイズは、高集積化に制限を与える。更に、チップ
内で前記セルアレイブロック101の数とコラムデコーダ
ーブロック102の数が多くなるほど、集積度の側面での
オーバヘッドは一層大きくなる。

【００１８】このように従来のNOR型フラッシュメモリ
では、セルアレイブロックとコラムデコーダーブロック
内に含まれるトランジスタ素子のバルク領域を互いに分
離形成しているため、レイアウト面積を増加させて高集
積化に制限を与える、という問題点があった。そこで、
このような問題点を解決して高集積化に支障を与える要
因を解決することができる改善された技術が、本分野で
切実に求められる。

【００１９】

【発明が解決しようとする課題】本発明の目的は、NOR
型不揮発性半導体メモリ装置のレイアウト面積を最小化
または減らし得るバルク領域共有方法を提供するにあ
る。本発明の他の目的は、NOR型不揮発性半導体メモリ
装置でのコラムデコーダーのバルク領域形成方法を提供
するにある。本発明の又他の目的は、不揮発性半導体メ
モリ装置のセルアレイブロックとコラムデコーダーブロ
ックのバルク領域配置構造を提供するにある。本発明の
さらなる他の目的は、チップ面積を減らし得る共有バル
クで形成されたセクタ構造を有する不揮発性半導体メモ
リ装置を提供するにある。

【００２０】

【課題を解決するための手段】このような目的を達成す
るため、本発明の第１実施形態による不揮発性半導体メ
モリ装置のセクタ構造は、セクタを構成するセルアレイ
ブロックのメモリセルトランジスタとコラムデコーダー
ブロックのトランジスタが、一つのバルク領域を共有し
て形成された、ことを特徴とする。

【００２１】また、本発明の第２実施形態によるNOR型
不揮発性半導体メモリ装置でのコラムデコーダーのバル
ク領域形成方法は、前記コラムデコーダーを構成するト
ランジスタのバルク領域を、前記不揮発性半導体メモリ
装置のセルアレイブロックを構成するメモリセルトラン
ジスタのバルク領域に一緒に形成する、ことを特徴とす
る。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図を用いて詳しく説明する。図面で同一乃至類
似した部分は、説明及び理解の便意上、同一乃至類似し
た符号を付する。図１は本発明の実施例によるNOR型フ
ラッシュメモリのセクタ構成図で、図２は図１によるセ
クタの断面構造図である。

【００２３】セクタ100の構成は、図７と類似にメモリ
セルアレイを構成する複数のメモリセルトランジスタか
らなるセルアレイブロック101と、コラムデコーディン
グのため前記セルアレイブロック101に連結されたコラ
ムデコーダーブロック103とを含み、前記セルアレイブ
ロック101には複数のワードラインWL0〜WLn-1が存在
し、それぞれ一つのワードラインWLiにはｎ個のセルの
ゲートが共通に連結される。また、複数のビットライン
BL0〜BLm-1が存在し、それぞれ一つのビットラインBLi
にはｍ個のセルのドレインが共通に連結される。前記ｍ
個のビットラインは、それぞれ対応されるコラムデコー
ダーを通して対応される共通のデータラインDLiに連結
され、前記共通データラインはI個（DL0〜DLI-1）から
構成される。前記共通データラインは、それぞれ対応さ
れるライトドライバ200,210とセンスアンプ300,310に連
結される。

【００２４】図７の構成とは区別されるように、本発明
の目的を達成するため、前記セルアレイブロック101に
示したメモリセルトランジスタのバルク端子は、前記コ
ラムデコーダーブロック103を構成するトランジスタT1,
T2,T3のバルク端子と共に、共通にバルクドライバ400に
連結される。即ち、前記メモリセルトランジスタと前記
トランジスタT1,T2,T3は、チップ内でのレイアウト面積
を減らすため一つの同一なバルク領域を共有しながら、
形成されるのである。本実施例でのバルク領域は、基板
上に形成されたポケット型Ｐウェルを意味する。しか
し、思案の異なった場合に、前記バルク領域は他の導電
型ウェルまたは基板自体とすることができる。一方、前
記セルアレイブロック101に図示されたメモリセルトラ
ンジスタのソース端子は、全てが同一なソースラインSL
に連結されて、ソースラインドライバ500により駆動さ
れる。

【００２５】図２に示すように、基板１に形成されたバ
ルク領域としてのＰウェル10上に、前記セルアレイブロ
ック101のメモリセルトランジスタMl,Ml1,Mlmと、前記
コラムデコーダーブロック103のトランジスタTlとが、
一緒に形成された構造が示される。即ち、一つの同一な
バルク領域10内にセクタを構成するトランジスタが形成
されるのである。前記バルク領域10内に示される高濃度
Ｐ型ウェルAlはバルクラインに連結されて、接触抵抗を
最小化しながらバルク電圧を受信する。前記図２の断面
構造を図７と対照すると、それぞれ独立的に同一なＰウ
ェルを形成する従来の場合に比べ、一つの同一なＰウェ
ルを共有する構造を有する本発明の実施例の構造は、Ｐ
ウェルを一定距離だけ離隔させる必要がないため、チッ
プのレイアウト面積はそれほど減らすようになる。

【００２６】図３は、図１内のソースラインドライバの
具体図である。図３に示すように、消去モードから印加
される消去信号を受信して反転するインバーター502
と、前記インバーター502の出力に応じてソースラインS
Lの電位を接地電圧のレベルに設定するＮ型MOSトランジ
スタ503は、前記ソースラインドライバ500に含まれる。
ここで、前記消去モードで前記消去信号は論理ローレベ
ルに印加され、他の動作モードで前記消去信号は論理ハ
イを維持する。従って、消去モードで前記トランジスタ
503はゲート端子にハイレベルを受信してターンオンさ
れ、その結果として前記ソースラインSLの電位は、接地
電圧のレベルに、例えば0Vに設定される。

【００２７】図４は、図１内のバルクドライバの具体図
であり、前記消去信号を反転するインバーター402と、
前記インバーター402の出力を反転するインバーターI1
は、前記バルクドライバ400を構成する。前記インバー
ターI1は、CMOSインバーターで、Ｐ型MOSトランジスタ4
03とＮ型MOSトランジスタ404から構成される。前記イン
バーターI1の出力端はバルクラインに連結されて、前記
図２のＰウェル10にバルク電圧を印可する。前記インバ
ーター402と前記インバーターI1は、共通にバルク電圧V
bulkを自分のソース端を通して動作電圧として受信す
る。

【００２８】再び、図１及び図２に示すように、本発明
の実施例のセクタ構造による消去動作を説明する。本発
明の実施例の場合にも、同様にセクタ単位の消去が行わ
れる。前記セクタ単位の消去は、同一なバルク領域に形
成されたメモリセルトランジスタをすべて一挙に消去す
ることを意味する。例えば、一つのセクタは64K byteの
メモリセルトランジスタを含むことができる。基板に形
成されるバルク領域で制御ゲートへのF-Nトンネリング
を発生させるため、前記制御ゲート8の電極に‐10Vを印
加し前記バルク領域には5Vを印可する。ドレイン領域４
はハイインピーダンスに設定する。上記のようにするこ
とにより、制御ゲート8の電極とバルク領域との間に強
い電界が形成されて、前記F-Nトンネリングが起こり、
よって、前記浮遊ゲート6の電極内に捕獲された負の電
荷は、ソース領域３に放出される。このような消去動作
の結果として、前記メモリセルトランジスタのしきい電
圧は、浮遊ゲート6の電極に電荷が蓄積された場合に比
べ低くなる。

【００２９】上記のようなセクタ単位の消去動作におい
て、本発明の実施例によるセクタ構造により、セルアレ
イブロック101のバルク端子に前記5Vを印加すると、前
記5Vのバルク電圧は、図２のｎウェルに連結されたデー
タラインDLにもpn接合を通して一緒に印加される。しか
し、この場合、ライトドライバ200,210及びセンスアン
プ300,310の動作は、消去動作でハイインピーダンス状
態となっているので、回路の動作にはどんな影響も与え
ない。

【００３０】このような改善されたセクタ構成により、
本発明ではレイアウト面積を最小化する効果を有する。
従って、セクタの数が多ければ多いほど、レイアウト側
面のオーバヘッドを大幅に減らすことができる。以上、
本発明の実施例を中心に、図示された図面に従い、例を
挙げて説明したが、これは一例にすぎなく、本発明の技
術的思想を外れない範囲内でいろんな変化と変形が可能
なのは勿論である。例えば、共有バルクをNAND及びAND
構造をもつ不揮発性半導体メモリの場合にも適用できる
のは勿論のことである。さらに、具体図で示される論理
ゲートは、他の等価的回路素子または他の論理素子に代
置可能なのも、勿論のことである。

【００３１】

【発明の効果】以上説明したように、本発明の半導体メ
モリ装置においては、レイアウト面積を最小化または縮
小化することにより、高速動作に支障を与えずに高集積
メモリを提供できる、という大きな効果が得られる。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置の一実施例によるNO
R型フラッシュメモリのセクタ構成図である。

【図２】図１によるセクタの断面構造図である。

【図３】図１内のソースラインドライバの具体図であ
る。

【図４】図１内のバルクドライバの具体図である。

【図５】通常のNOR型メモリセルトランジスタの断面構
造図である。

【図６】図５を駆動するため必要な動作モード別印加電
圧を示した図である。

【図７】通常のNOR型フラッシュメモリのセクタ構成図
である。

【図８】図７によるセクタの断面構造図である。

【符号の説明】

１００セクタ１０１セルアレイブロック１０３コラムデコーダーブロック WL0〜WLn-1 ワードライン BL0〜BLm-1 ビットライン Dl データライン SL ソースライン T1,T2,T3 トランジスタ２００、２１０ライトドライバ３００、３１０センスアンプ４００バルクドライバ５００ソースラインドライバ１０Ｐウェル Ml,Ml1,Mlm メモリセルトランジスタＡ１高濃度Ｐ型ウェル５０２インバーター５０３Ｎ型MOSトランジスタ I1 CMOSインバーター４０２インバーター４０３Ｐ型MOSトランジスタ４０４Ｎ型MOSトランジスタ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5B025 AA01 AC01 AF04 5F083 EP02 EP23 EP77 ER02 ER05 ER14 ER22 GA09 NA03 ZA01 5F101 BA01 BB05 BC11 BD02 BD36 BE02 BE05 BE07

Claims

【特許請求の範囲】

【請求項１】第１または第２論理状態を有するメモリ
セルを、複数のビット情報を有する入力データに応じて
プログラムしセクタ単位に消去する不揮発性半導体メモ
リ装置において、セルアレイブロックのメモリセルトランジスタとコラム
デコーダーブロックのトランジスタが一つのバルク領域
を共有して形成されたセクタを複数有する、ことを特徴
とする半導体メモリ装置。
【請求項２】前記セクタの構造は、前記セクタを構成
するセルアレイブロックのメモリセルトランジスタとコ
ラムデコーダーブロックのトランジスタが一つのバルク
領域を共有して形成された構造である、ことを特徴とす
る請求項１に記載の半導体メモリ装置。
【請求項３】複数のワードライン中でそれぞれ対応さ
れるワードラインにゲートが連結され、複数のビットラ
イン中でそれぞれ対応されるビットラインに同一なワー
ドラインを供給しないドレインが連結された複数のメモ
リセルトランジスタからなったセルアレイブロックと、
前記セルアレイブロック内のメモリセルトランジスタの
ソースに共通に連結されてソース電圧を印可するソース
ラインドライバと、前記複数のビットライン中の一つの
ビットラインを選択するため複数のビットラインと共通
データライン間に連結された複数のコラムデコーダーか
らなったセクタを複数具備した不揮発性半導体メモリ装
置において、前記複数のメモリセルトランジスタと前記複数のコラム
デコーダーのトランジスタが同一なウェル上に形成され
るようにしてバルク領域が共有されることにより、前記
同一なバルク領域にバルク電圧を共通に印可するバルク
ドライバを前記セクタ毎に具備する、ことを特徴とする
半導体メモリ装置。
【請求項４】前記半導体メモリ装置はNOR型フラッシ
ュEEPROMである、ことを特徴とする請求項３に記載の半
導体メモリ装置。
【請求項５】前記バルク領域はポケットＰウェルであ
る、ことを特徴とする請求項３に記載の半導体メモリ装
置。
【請求項６】消去信号に応じてセクタ単位に電気的に
消去することができる不揮発性半導体メモリ装置におい
て、一つのバルク領域に単位セクタを構成するセルアレイブ
ロックのメモリセルトランジスタとコラムデコーダーの
トランジスタを一緒に配置してバルク電圧を共通に受信
する、ことを特徴とする半導体メモリ装置。
【請求項７】 NOR型不揮発性半導体メモリ装置でのコ
ラムデコーダーのバルク領域形成方法において、前記コラムデコーダーを構成するトランジスタのバルク
領域を、前記不揮発性半導体メモリ装置のセルアレイブ
ロックを構成するメモリセルトランジスタのバルク領域
に一緒に形成する、ことを特徴とするバルク領域形成方
法。