JP4346211B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電気的にデータの書込、消去が可能で、かつ電源をオフ状態とした場合も情報を記憶することが可能な不揮発性半導体記憶装置の構成に関する。
【0002】
【従来の技術】
近年の携帯電話やインターネット等の携帯情報端末を用いたデジタル情報通信網の発達に伴い、不揮発性半導体記憶装置は、たとえばこのような携帯端末において、情報を不揮発的に記憶しておくことが可能な記憶装置として広く用いられている。
【0003】
このような不揮発性半導体記憶装置の一つに、記憶されたデータを所定のビット数について一括して電気的に消去可能であり、かつ、電気的にデータの書込が可能なフラッシュメモリがある。
【0004】
図9は、従来の不揮発性半導体記憶装置100の構成を示す概略ブロック図である。
【0005】
図9を参照して、不揮発性半導体記憶装置100は、内部にROM(リードオンリメモリ)を備え、このROMに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうCPU8と、CPU8により制御されて、図示しない外部電源電位から書込および消去用の高電圧を発生する書込/消去用高電圧発生回路10と、メモリセルアレイ120とを含む。
【0006】
メモリセルアレイ120は、それぞれが電気的に分離されたPウェル(WELL)の内部に形成されるメモリブロック120−1〜120−nを含む。不揮発性半導体記憶装置100の消去動作は、このメモリブロック120−1〜120−nの各々を単位として行なわれる。
【0007】
不揮発性半導体記憶装置100は、さらに、アドレス信号ADD、チップイネーブル信号/CE、出力イネーブル信号/OE、書込イネーブル信号/WEおよびリセット信号/RPを外部から受ける入力バッファ2と、ライトプロテクト信号/WPを外部から受けるWP用入力バッファ4と、入力バッファ2から与えられる行アドレス信号に応じてメモリブロックおよびワード線の選択動作を行なうWLデコーダ/WLドライバ14と、外部とデータ信号DATAを授受するデータバッファ6と、入力バッファ2によって与えられる列アドレスに応じてビット線を選択し、選択したビット線とデータバッファ6との間のデータ授受を行なうためのBLデコーダ/ドライバ16と、読出動作時にビット線に流れる電流を検出することによりデータの読出を行なうセンスアンプ回路18とを含む。
【0008】
メモリブロック120−1は、行列状に配置された通常記憶用のメモリトランジスタMTと、メモリブロック120−1を書込/消去からプロテクトするための情報(以下ロックビットという)を保持するロックビット用メモリトランジスタMTLとを含む。
【0009】
メモリブロック120−1は、さらに、メモリブロック120−1が選択されたときに活性化しメインビット線MBL0とサブビット線SBLとを接続する選択ゲートSGを含む。
【0010】
この不揮発性半導体記憶装置100は、いわゆるNOR型フラッシュメモリであり、各メモリトランジスタMTのソースは共通のソース線SLに接続されている。
【0011】
不揮発性半導体記憶装置100は、さらに、書込/消去用高電圧発生回路10から所定の電位を受けてソース線SLの電位を設定するSLドライバ12を含む。
【0012】
センスアンプ回路18は、各ビット線に対応したセンスアンプSA0〜SAnと、ロックビット用メモリトランジスタMTLが接続されるメインビット線MBLLの電流検出を行なうためのセンスアンプSALとを含む。センスアンプSALは、CPU8に電流検出結果を出力し、CPU8は、センスアンプSALの出力に応じて各メモリブロック120−1〜120−nに書込動作や消去動作を行なうか否かを決定する。
【0013】
ロックビット用メモリトランジスタMTLは、通常のデータを記憶するメモリトランジスタMTと同様の動作によって書換ができる、フローティングゲートを有する不揮発性のメモリトランジスタである。このロックビット用メモリトランジスタMTLの状態によって、データ書換を行なってよいブロックか否かを規定することができ、データの書換命令を実行してもすでに書込まれているデータの書換を行なわないような保護機能を持たせることができる。
【0014】
以下、メモリセルとロック用セルの動作などをNOR型のメモリを例として説明する。
【0015】
図10は、メモリセルに書込動作を行なう説明をするための概念図である。
図10を参照して、ワード線WL0は10Vに設定され、ワード線WL1〜WL3は0Vに設定される。サブビット線SBL1は5Vに設定され、サブビット線SBL0は、0Vに設定される。また、書込を行なうメモリブロックが形成されているウェルは0Vに設定され、ソース線SLは0Vに設定される。
【0016】
このような設定にすることにより、ワード線WL0およびサブビット線SBL1に接続されるメモリトランジスタが選択される。選択されたメモリトランジスタのフローティングゲートには電子が注入され、データ“0”を保持することになる。
【0017】
図11は、図10の選択セルへの書込動作を説明するための概略的な断面図である。
【0018】
図11を参照して、ワード線WLには正の高電圧である10V程度が印加され、かつ、サブビット線SBLには正電圧である5V程度を印加し、Pウェルおよびソース線SLの電位を0Vに設定することにより、フローティングゲートFにはPウェルやソースSから電子が注入される。電子が注入されることにより、選択されたメモリトランジスタのしきい値電圧Vthが約6V以上にまで変化する。この動作が書込動作である。
【0019】
なお、便宜上ソース線SLに接続されている不純物領域をソースSと称しており、ソースSとチャネル領域を挟んで対向している不純物領域をドレインDと称している。
【0020】
図12は、読出動作を説明するための概略的な回路図である。
図12を参照して、ワード線WL0は3Vに設定され、ワード線WL1〜WL3は0Vに設定され、ソース線SLは0Vに設定される。そして、サブビット線SBL1を1Vに設定したときに、ワード線WL0が接続される選択されているメモリトランジスタに電流が流れるかどうかをサブビット線に接続されるセンスアンプによって検出することにより読出を行なう。
【0021】
選択されたメモリセルが書込状態、すなわちしきい値電圧Vthが6Vより大きい場合であれば電流は流れず、データ“0”が選択セルに保持されていると認識される。一方選択されたメモリトランジスタのしきい値電圧が低い状態、すなわちしきい値電圧Vthが1〜3V程度の場合であれば、図12に破線で示した電流経路で電流が流れる。この場合には、メモリトランジスタにはデータ“1”が保持されていると認識される。
【0022】
図13は、選択されたメモリトランジスタの読出時の動作を説明するための概略的な断面図である。
【0023】
図13を参照して、メモリトランジスタのゲートGはワード線WLに接続され、3.0Vに設定されている。メモリトランジスタのドレインDおよびソースSはそれぞれサブビット線SBL、ソース線SLに接続されており、ドレインは1.0Vに設定され、ソースは0Vに設定される。また、メモリトランジスタが形成されているPウェルの電位は0Vに設定される。フローティングゲートFに電子が注入されており、しきい値電圧Vthが6.0Vを超える状態であれば、この状態において、ゲート電位が3.0Vであっても選択セルのメモリトランジスタは導通せず、ドレインDからソースSには電流は流れない。
【0024】
一方、フローティングゲートFに電子があまり注入されておらず、しきい値電圧Vthが3.0Vよりも小さい場合には、ドレインDからソースSに向けて電流iが流れる。この電流iがサブビット線SBLに接続されているセンスアンプによって検出され、選択されたセルの情報の読出が行なわれることになる。
【0025】
図14は、メモリセルの消去動作を説明するための概略的な回路図である。
図14を参照して、消去動作が行なわれる場合には、消去の対象となるブロックのワード線WL0〜WL3は一括して−10Vに設定される。一方、消去対象となるメモリブロックが形成されるウェルの電位は10Vに設定され、ソース線SLも10Vに設定される。また、消去対象となるメモリブロックに接続されているサブビット線SBLは選択ゲートを非導通状態に設定することによりオープン状態に設定される。
【0026】
このような設定では、同一ウェル内にあるメモリトランジスタには一括して高電界が印加される。そして、消去対象となっているメモリブロック内のメモリトランジスタのフローティングゲートから電子が引抜かれ、メモリトランジスタのしきい値電圧Vthを一括して高い状態から1V〜3V程度まで引下げる消去動作が行なわれる。
【0027】
図15は、消去動作における各メモリトランジスタに設定される電位を説明するための概略的な断面図である。
【0028】
図15を参照して、メモリトランジスタのゲートGはワード線WLを介して−10Vに設定される。ソースSはソース線SLを介して10Vに設定される。ドレインDはサブビット線SBLがメインビット線MBLと分離されていることによりオープン状態となっている。また、Pウェルは10Vに設定される。
【0029】
このような電位に設定することにより、フローティングゲートFからは電子がPウェルおよびソースSに引抜かれ、メモリトランジスタのしきい値電圧Vthは6V以上であったものが消去状態すなわちしきい値電圧Vthが1〜3Vである状態となる。
【0030】
従来、ロックビット用メモリトランジスタは、データ記憶用のメモリアレイ領域とは別領域に構成する場合や、データ記憶用メモリアレイ領域の内部に構成する場合があった。しかしながら、データ記憶用メモリアレイ領域と別領域にロック用メモリトランジスタを設ける場合には、ウェル等も分離しなければならないため面積が大きくなってしまう等の問題があった。また、ロック用セルとメモリセルのデータ書換動作は全く同じであるにもかかわらず、それぞれの領域が別々であるため、セル特性が変わってしまい、データ書換動作後のメモリセル状態たとえばしきい値電圧Vthなどがそれぞれ違った状態となり、読出の際に、ロック用セルまたはメモリセルのいずれかを誤って読出す可能性がある。
【0031】
したがって、面積的に有利であり、また、読出動作の信頼性も高いと思われる、ロック用セルをメモリアレイ領域内に設ける方法が多く採用されていた。
【0032】
図16は、データ記憶用メモリセルと同一ウェル内にロックビット用メモリセルを設けた場合の構造を説明するための断面図である。
【0033】
図16に図示した断面は、ロックビット用メモリセルが設けられている列の断面であるが、隣接して設けられている通常のデータを保持するためのメモリセルの列も同様な断面構造を有している。
【0034】
図16を参照して、P基板130上にはNウェル132が設けられ、Nウェル132内部にはPウェル134、136、138が設けられている。Pウェル134は、ブロック1のメモリセルが形成されるPウェルである。Pウェル138は、ブロック2のメモリセルが形成されるPウェルである。また、Pウェル136は、メインビット線MBLとサブビット線とを選択的に接続するための選択ゲートSG−L1,SG−L2が形成されるPウェルである。
【0035】
Pウェル134の主表面には、ロックビットとして使用されるメモリトランジスタMTL1と、メモリトランジスタMTL1と同一列に配置されているダミー用メモリトランジスタMDとが設けられている。メモリトランジスタMTL1とダミー用メモリトランジスタMDとはソースSとなるN型の不純物領域を共有しており、このN型の不純物領域はソース線SLに接続されている。
【0036】
また、メモリトランジスタMTL1のドレインD1およびダミー用メモリトランジスタMDのドレインD2は共通のサブビット線SBLL1に接続されており、サブビット線SBLL1は、選択ゲートSG−L1が導通状態となったときにメインビット線MBLに結合される。
【0037】
したがって、メモリブロック1の消去コマンドやデータ書込コマンドが入力された場合には、メモリトランジスタMTL1の保持データが読出されるように、まず選択ゲートSG−L1のゲートが活性化され、かつ、メモリトランジスタMTLのゲート電位が活性化される。そして、メインビット線MBLに接続されているセンスアンプによりロックビットの状態が検出されてCPUに伝えられ、実際にそのロックビットに対応するメモリブロックに消去や書込を行なうか否かが決定される。
【0038】
【発明が解決しようとする課題】
図16に示したような構成をとった場合には、ロック用セルと同一ビット線上には、ダミーセルが設けられている。
【0039】
ロック用セルは、通常のデータ保持用のメモリセルと等しいサイズで形成することが面積的に有利である。なぜなら、通常のデータ保持用のメモリセルは、メモリアレイの面積を小さく抑えるため、許される限り小さなサイズで設計されているからである。
【0040】
すなわち、ロックビット用セルを設けるために、メモリブロックには、余分に列が一列設けられる。この列には、ロックビットとして使用するメモリセル以外にも多数のダミー用メモリセルが設けられている。ダミー用メモリセルは、情報を記憶するために使用することもできるが、通常のデータを記憶させようとすると、アドレスの制御等が複雑になるため、使用できないダミーセルとして放置されている。
【0041】
また、ロックビット用セル以外にはメモリセルを形成しないようにすることもできるが、このようにすると、ロックビットセルが設けられる列においてパターンの均一性が損なわれる。先に説明したように、メモリセル部分は許される限り小さなサイズのトランジスタを使用しているため、パターンの均一性が崩れると、製造工程のエッチングなどのばらつきの原因となるため好ましくない。したがって、ロックビットが設けられている列には特にデータの記憶には使用されないダミーセルが設けられるのである。
【0042】
しかしながら、ダミー用セルが過消去状態になった場合に、ロック用セルの情報を読出す際に正常に読出せなくなる問題が生ずる。
【0043】
図17は、過消去状態を説明するための図である。
図17を参照して、メモリブロックは一括して内部のメモリトランジスタの消去が行なわれるため、内部のメモリトランジスタのしきい値電圧がすべて3.0V以下になるまで電圧の印加が繰返される。しかしながら、消去前の各メモリトランジスタのしきい値電圧は、以前に書込まれたデータによって各々異なっている。また、各メモリトランジスタによってしきい値電圧のシフトが起こりやすいものと起こりにくいものがある。
【0044】
このような要因により、消去終了後のしきい値電圧の分布には1ブロック内においても多少のばらつきが生ずる。このようなばらつきが生じた場合において、しきい値電圧Vthが0V以下になるようなセルを過消去状態のセルと呼ぶ。
【0045】
図17では、過消去状態にあるメモリトランジスタが斜線部に示されている。過消去状態では、メモリトランジスタは、ゲート電圧が0Vであってもドレイン電流が流れてしまうというデプレッション型トランジスタとなってしまう場合がある。
【0046】
図18は、消去状態において種々のしきい値電圧を有するメモリトランジスタのゲート電圧とドレイン電流の特性を表わした図である。
【0047】
図18を参照して、しきい値電圧が1Vおよび3.0Vの場合、ゲート電圧Vgが0Vのときには、ドレイン電流は判定値よりも小さい。しかし、しきい値電圧が0Vの場合には、ゲート電圧Vgが0Vの場合にも、メモリトランジスタに所定の判定値に等しい電流が流れてしまう。さらに、しきい値電圧が−1.0Vのメモリトランジスタでは、ゲート電圧をかなり負電位に設定しないとドレイン電流が流れてしまう状態が起こっている。
【0048】
図19は、ロックビットの誤読出を説明するための回路図である。
図19を参照して、ダミーセルMD−1が過消去状態になっている場合を考える。ロックビット情報を保持しているメモリトランジスタMTLを読出そうとした場合には、ワード線WL0が活性化され、ワード線WL1〜WL3が非活性化され、ソース線とメインビット線との間に電位差が与えられる。
【0049】
このとき、メインビット線MBLLからサブビット線SBLLを介してソース線SLに流れる電流iを検出するのだが、このような過消去状態のメモリトランジスタが存在すると、非活性化されているはずのダミーセルMD−1は、ゲート電位が0Vであっても電流が流れてしまうため、実際にはメモリトランジスタMTLに電流が流れていない場合にも、電流iが検出されてしまう。
【0050】
すると、メモリトランジスタMTLは、常に消去状態すなわちデータ“1”を保持している状態と認識されてしまい、この情報に応じてメモリブロック120−1の消去や書込の許可がなされることになる。
【0051】
また、このような誤動作を避けるため、ダミーセルの過消去状態を検出し、しきい値電圧Vthを正常な範囲に収めるための動作を行なう場合には、たとえば、ビットごとの書き戻し等を行なわねばならず、オペレーション時間の増大に繋がるという問題があった。
【0052】
この発明の目的は、ダミーセルによるロックビット用メモリセルの誤動作を防止し、信頼性面およびオペレーション時間の面で有利な不揮発性半導体記憶装置を提供することである。
【0053】
【課題を解決するための手段】
請求項1に記載の不揮発性半導体記憶装置は、一括して消去動作を行なう単位となる複数のメモリブロックを備え、各メモリブロックは、外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、メモリブロックに対する書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、ロックビットセル列は、フローティングゲートを有し、しきい値電圧の大きさによってロックビットを保持する、第1の内部ノードと第2の内部ノードとの間に接続される第1の電界効果型トランジスタと、第1の内部ノードから電気的に分離された第3の内部ノードと第2の内部ノードとの間に接続される第2の電界効果型トランジスタとを有する。
【0054】
請求項2に記載の不揮発性半導体記憶装置は、請求項1に記載の不揮発性半導体記憶装置の構成に加えて、各メモリブロックは、第2の内部ノードに接続されるソース線と、第1の内部ノードに接続され、少なくともロックビットセル列の一部に対応して設けられる第1のビット線とをさらに含み、ロックビットの読出時に、第1の電界効果型トランジスタのゲート電位を活性化させ、かつ、第2の電界効果型トランジスタのゲート電位を非活性化させるデコード回路と、第1のビット線からソース線に向けて流れる電流に応じてロックビットを検出するセンスアンプとをさらに備える。
【0055】
請求項3に記載の不揮発性半導体記憶装置は、請求項2に記載の不揮発性半導体記憶装置の構成に加えて、複数の通常メモリセルは、各々がフローティングゲートを有する電界効果型トランジスタであり、各メモリブロックは、通常メモリセルの列に対応して設けられる複数の通常ビット線と、通常メモリセルの行に対応して設けられる複数のワード線とをさらに含み、通常メモリセルの列に含まれる複数の通常メモリセルは、通常メモリセルの列に対応する通常ビット線とソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行のワード線に接続される。
【0056】
請求項4に記載の不揮発性半導体記憶装置は、請求項2に記載の不揮発性半導体記憶装置の構成に加えて、ロックビットセル列は、第2の内部ノードと第3の内部ノードとの間に接続される第3の電界効果型トランジスタをさらに有し、メモリブロックは、第3の内部ノードに接続され、ロックビットセル列の第2、第3の電界効果型トランジスタが配置される部分に対応して設けられる第2のビット線とをさらに含む。
【0057】
請求項5に記載の不揮発性半導体記憶装置は、請求項1に記載の不揮発性半導体記憶装置の構成において、不揮発性半導体記憶装置は、半導体基板の主表面に形成され、複数のメモリブロックは、それぞれ主表面上に形成された複数の第1導電型のウエル内に形成され、第1の電界効果型トランジスタは、ウエル内に形成される第2導電型の第1、第2の不純物領域をソースおよびドレインとするMOSトランジスタであり、第2の電界効果型トランジスタは、ウエル内に形成される第1の不純物領域をソースとし、第2導電型の第3の不純物領域をドレインとするMOSトランジスタである。
【0058】
請求項6に記載の不揮発性半導体記憶装置は、一括して消去動作を行なう単位となる複数のメモリブロックを備え、各メモリブロックは、外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、複数の通常メモリセルの行にそれぞれ対応して設けられる複数のワード線と、複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、ロックビットセル列は、コントロールゲートとフローティングゲートとを各々が有する第1、第2の電界効果型トランジスタを有し、第1の電界効果型トランジスタは、第1の内部ノードと第2の内部ノードとの間に接続され、コントロールゲートが複数のワード線のいずれか一つに接続され、しきい値電圧の大きさによってロックビットを保持し、第2の電界効果型トランジスタは、第1の電界効果型トランジスタと並列接続され、メモリブロックの一括消去時においてフローティングゲートから電子の引き抜きが生じない電位となる第3の内部ノードにコントロールゲートが接続される。
【0059】
請求項7に記載の不揮発性半導体記憶装置は、請求項6に記載の不揮発性半導体記憶装置の構成に加えて、各メモリブロックは、第2の内部ノードに接続されるソース線と、第1の内部ノードに接続されロックビットセル列に対応して設けられる第1のビット線とをさらに含み、ロックビットの読出時に、第1の電界効果型トランジスタのコントロールゲートに接続されるワード線を活性化させるデコード回路と、第1のビット線からソース線に向けて流れる電流に応じてロックビットを検出するセンスアンプとをさらに備える。
【0060】
請求項8に記載の不揮発性半導体記憶装置は、請求項7に記載の不揮発性半導体記憶装置の構成において、内部ノードは、複数のワード線のいずれとも電気的に分離されている。
【0061】
請求項9に記載の不揮発性半導体記憶装置は、請求項7に記載の不揮発性半導体記憶装置の構成に加えて、複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、各メモリブロックは、通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、通常メモリセルの列に含まれる複数の通常メモリセルは、通常メモリセルの列に対応する通常ビット線とソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行のワード線に接続される。
【0062】
請求項10に記載の不揮発性半導体記憶装置は、請求項6に記載の不揮発性半導体記憶装置の構成において、不揮発性半導体記憶装置は、半導体基板の主表面に形成され、複数のメモリブロックは、それぞれ主表面上に形成された複数の第1導電型のウエル内に形成され、第1の電界効果型トランジスタは、ウエル内に形成される第2導電型の第1、第2の不純物領域をソースおよびドレインとするMOSトランジスタであり、第2の電界効果型トランジスタは、ウエル内に形成される第1の不純物領域をソースとし、第2導電型の第3の不純物領域をドレインとするMOSトランジスタである。
【0063】
請求項11に記載の不揮発性半導体記憶装置は、一括して消去動作を行なう単位となる複数のメモリブロックを備え、各メモリブロックは、外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、ロックビットセル列は、フローティングゲートを有し、しきい値電圧の大きさによってロックビットを保持する、第1の内部ノードと第2の内部ノードとの間に接続される第1の電界効果型トランジスタと、第1の電界効果型トランジスタと並列に接続される、フローティングゲートが設けられていない第2の電界効果型トランジスタとを有する。
【0064】
請求項12に記載の不揮発性半導体記憶装置は、請求項11に記載の不揮発性半導体記憶装置の構成に加えて、メモリブロックは、第2の内部ノードに接続されるソース線と、第1の内部ノードに接続されるビット線と、複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを含み、第1の電界効果型トランジスタのゲートは、複数のワード線のうちの第1のワード線に接続され、第2の電界効果型トランジスタのゲートは、複数のワード線のうちの第2のワード線に接続され、ロックビットの読出時に、第1のワード線を活性化させ、かつ、第2のワード線を非活性化させるワード線デコード回路と、ビット線からソース線に向けて流れる電流に応じてロックビットを検出するセンスアンプとをさらに備える。
【0065】
請求項13に記載の不揮発性半導体記憶装置は、請求項12に記載の不揮発性半導体記憶装置の構成に加えて、複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、各メモリブロックは、通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、通常メモリセルの列に含まれる複数の通常メモリセルは、通常メモリセルの列に対応する通常ビット線とソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行のワード線に接続される。
【0066】
請求項14に記載の不揮発性半導体記憶装置は、請求項11に記載の不揮発性半導体記憶装置の構成において、不揮発性半導体記憶装置は、半導体基板の主表面に形成され、複数のメモリブロックは、それぞれ主表面上に形成された複数の第1導電型のウエル内に形成され、第1の電界効果型トランジスタは、ウエル内に形成される第2導電型の第1、第2の不純物領域をソースおよびドレインとするMOSトランジスタであり、第2の電界効果型トランジスタは、ウエル内に形成される第1の不純物領域をソースとし、第2導電型の第3の不純物領域をドレインとするMOSトランジスタである。
【0067】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0068】
[実施の形態1]
図1は、本発明の実施の形態1の不揮発性半導体記憶装置1の構成を説明するための概略ブロック図である。
【0069】
図1を参照して、不揮発性半導体記憶装置1は、内部にROM(リードオンリメモリ)を備え、このROMに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうCPU8と、CPU8により制御されて、図示しない外部電源電位から書込および消去用の高電圧を発生する書込/消去用高電圧発生回路10と、それぞれが電気的に分離されたPウェル(WELL)の内部に形成されるメモリブロック20−1〜20−nとを含む。メモリブロック20−1〜20−nは、一般には1つまたは2つ程度のメモリアレイとして集合的に配置される。不揮発性半導体記憶装置1の消去動作は、このメモリブロック20−1〜20−nの各々を単位として行なわれる。
【0070】
不揮発性半導体記憶装置1は、さらに、アドレス信号ADD、チップイネーブル信号/CE、出力イネーブル信号/OE、書込イネーブル信号/WEおよびリセット信号/RPを外部から受ける入力バッファ2と、ライトプロテクト信号/WPを外部から受けるWP用入力バッファ4と、入力バッファ2から与えられる行アドレス信号に応じてメモリブロックおよびワード線の選択動作を行なうWLデコーダ/WLドライバ14と、外部とデータ信号DATAを授受するデータバッファ6と、入力バッファ2によって与えられる列アドレスに応じてビット線を選択し、選択したビット線とデータバッファ6との間のデータ授受を行なうためのBLデコーダ/ドライバ16と、読出動作時にビット線に流れる電流を検出することによりデータの読出を行なうセンスアンプ回路18とを含む。
【0071】
この不揮発性半導体記憶装置1は、いわゆるNOR型フラッシュメモリであり、各メモリメモリブロックに含まれるメモリトランジスタのソースは共通のソース線SLに接続されている。不揮発性半導体記憶装置1は、さらに、書込/消去用高電圧発生回路10から所定の電位を受けてソース線SLの電位を設定するSLドライバ12を含む。
【0072】
センスアンプ回路18は、各ビット線に対応したセンスアンプSA0〜SAnと、ロックビット用メモリトランジスタMTLが接続されるメインビット線MBLLの電流検出を行なうためのセンスアンプSALとを含む。センスアンプSALは、CPU8に電流検出結果を出力し、CPU8は、センスアンプSALの出力に応じて各メモリブロック20−1〜20−nに書込動作や消去動作を行なうか否かを決定する。
【0073】
次に、不揮発性半導体記憶装置1の典型的な動作について説明する。アドレス信号ADDにより動作対象とするアドレスが入力される。データ信号DATAが入力される端子からは、まず、コマンドを表わす信号が入力される。たとえば、20HやD0H等の8ビットの信号を入力することで、不揮発性半導体記憶装置は、書込や消去などの動作を開始する。コマンドは、複数回入力される信号の組み合わせにより指定される場合もある。
【0074】
CPU8は、入力されたデータがどのコマンドに対応するかを判断し、コマンドに応じた動作を実行するための制御を行なう。
【0075】
書込または消去コマンドが入力された場合には、CPU8は、ライトプロテクト信号/WPの状態とアドレス信号により指定されたメモリブロックのロックビットの状態とを確認する。ロックビットは、各メモリブロック内に通常のデータ保持用のメモリセルとは別に用意されたロックビット保持用のメモリセルに保持されている。たとえば、ロックビットが“0”の場合は、メモリブロックに対する書込消去禁止を表わし、“1”の場合は、書込消去許可を表わす。
【0076】
CPU8は、アドレス信号を受けると、どのメモリブロックが指定されているかを判断し、まず、ロックビットを保持しているメモリセルを読出すように、対応するワード線やセンスアンプ等を活性化する。その結果、ライトプロテクト信号/WPが活性化状態で、かつ、ロックビットが書込消去禁止状態であったときには、CPU8は、入力された書込または消去コマンドを無効と判断し、書込や消去動作は行なわない。
【0077】
一方、ライトプロテクト信号/WPが非活性化状態である場合や、または、ロックビットが書込消去許可状態であるときには、CPU8は、アドレス信号により指定されたアドレスに対して書込や消去を実行するための制御を行なう。
【0078】
ロックビットの書込は、たとえば、書込みを行ないたいメモリブロックをアドレス信号により選択し、ライトプロテクト信号/WPを非活性化状態にし、コマンドを指定するデータ信号として「ロックビット選択コマンド」を入力した後、「書込コマンド」を入力することによって行なわれる。すると、CPU8が、ロックビットを保持しているメモリセルへの書込動作を開始する。
【0079】
一方、ロックビットの消去、つまり、指定メモリブロックを書込み許可状態にすることは、指定メモリブロックに含まれるメモリセルのデータを一括して消去することにより行なわれる。つまり、ロックビットを保持しているメモリセルのデータのみを“0”から“1”に書換えること、すなわち、消去することはできない。ロックビット保持用のメモリセルは、メモリブロックにおいて他のメモリセルの列に隣接する列に設けられており、他のメモリセルと同じウエル内に設けられている。ロックビットを保持しているメモリセルは、他のメモリセルと同様に、その消去動作はメモリブロック単位で一括して行なわれる。
【0080】
したがって、ロックビットの消去は、より具体的には、消去を行ないたいメモリブロックをアドレス信号により選択し、ライトプロテクト信号/WPを非活性化状態にし、「消去コマンド」を入力することにより行なわれる。すると、CPU8が、ロックビットを含むメモリブロック全体のメモリセルの消去動作を行なう。なお、ライトプロテクト信号/WPが活性化状態であるときには、メモリセルの消去動作は行なわれない。
【0081】
図2は、図1に示したメモリブロック20−1の構成を示した回路図である。図2を参照して、メモリブロック20−1は、外部から与えられたアドレスに従ってデータを保持する通常メモリセル群NCと、ロックビット情報を保持するためのロックビット列LCと、各メモリセル列をメインビット線MB0〜MBLLに接続するための選択ゲートSG−0〜SG−Lとを含む。
【0082】
通常メモリセル群NCは、m行n列に行列状に配置されたメモリトランジスタMT−00〜MT−mnを含む(m、nは自然数)。図2では、これらのメモリトランジスタのうち一部が代表的に示されている。メモリトランジスタMT−00〜MT−30に対応してサブビット線SBL0が設けられ、サブビット線SBL0は選択ゲートSG−0を介してメインビット線MBL0に接続される。
【0083】
メモリトランジスタMT−01〜MT−31に対応してサブビット線SBL1が設けられ、サブビット線SBL1は選択ゲートSG−1によってメインビット線MBL1に接続される。
【0084】
ロックビット列LCは、ロックビットを保持するためのメモリトランジスタMTLと、メモリトランジスタMTLと同一行に形成されるダミー用セル群MDを含む。ダミー用セル群MDは、ダミー用セルMD−1〜MD−3を含む。
【0085】
ワード線WL0は、メモリトランジスタMT−00,MT−01およびロックビット保持用のメモリトランジスタMTLのコントロールゲートに共通に接続されている。ワード線WL1は、メモリトランジスタMT−10,MT−11およびダミーセルMD−1のコントロールゲートに共通に接続されている。ワード線WL2は、メモリトランジスタMT−20,MT−21,ダミー用セルMD−2のコントロールゲートに共通に接続されている。ワード線WL3は、メモリトランジスタMT−30,MT−31およびダミー用セルMD−3のコントロールゲートに共通に接続されている。
【0086】
また、ブロック内のメモリトランジスタのソースは共通にソース線SLに接続されている。ロックビット保持用のメモリトランジスタMTLのドレインはサブビット線SBLL−0に接続されており、サブビット線SBLL−0は選択ゲートSG−Lを介してメインビット線MBLLに接続される。
【0087】
一方、ダミーセルMD−1〜ダミーセルMD−1〜MD−3のドレインは、サブビット線SBLL−0と電気的に分離されたサブビット線SBLL−1に接続されている。
【0088】
このような構成とすることにより、ダミーセルMD−1〜MD−3が過消去状態になったとしても、メモリトランジスタMTLが導通したときに電流が流れるパスにはこれらのダミーセルは並列的には接続されていないため、誤動作が起こる心配がない。
【0089】
図3は、実施の形態1においてロックビットを保持するメモリトランジスタMTLが設けられる列の断面を示した図である。
【0090】
図3を参照して、P基板40上にはNウェル42が設けられ、Nウェル内部にはPウェル44,46が設けられる。Pウェル46には選択ゲート用のトランジスタSG−Lが設けられており、Pウェル44の主表面上にはロックビットを保持するメモリトランジスタMTLおよびダミー用セルMD−1〜MD−nが設けられている。
【0091】
ソース線SLに接続される不純物領域を便宜的にメモリトランジスタのソースと称し、チャネル領域を挟んで対向する不純物領域をドレインと称すると、メモリトランジスタMTLのソースSはN型の不純物領域であり、ダミー用セルMD−1のソースと共通になっている。メモリトランジスタMTLのドレインD1はN型の不純物領域であり、ノードN1においてサブビット線SBLL−0に接続されている。ダミー用セルMD−1のドレインD2はN型の不純物領域であり、他のダミーセルのドレインと共通にサブビット線SBLL−1に接続されている。
【0092】
サブビット線SBLL−0とサブビット線SBLL−1とは電気的にそれぞれ分離されたノードN1,N2であるため、ダミーセルが過消去によって常に導通状態になったとしても、メモリトランジスタMTLの読出には影響を与えない。したがって、従来よりもロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利である。
【0093】
[実施の形態1の変形例]
図4は、実施の形態1の変形例を示した図である。
【0094】
図4を参照して、実施の形態1の変形例1において用いられるメモリブロック20−1aでは、サブビット線SBLLを切断することに代えて、ダミーセルMD−1およびMD−2に共有されているドレイン領域のコンタクトホールを除去し、サブビット線SBLLと分離させており、また、ダミーセルMD−3のドレインも、コンタクトホールを除去することによりサブビット線SBLLと分離されている。以上の点が図2に示したメモリブロック20−1と異なっている。他の構成はメモリブロック20−1と同様であり説明は繰返さない。
【0095】
このような構成とすることによって、実施の形態1の場合と同様にダミーセルMD−1〜MD−3が過消去状態となってもロックビットを保持しているメモリトランジスタMTLの読出に影響を与えないようにすることができる。
【0096】
[実施の形態2]
図5は、実施の形態2において用いられるメモリブロック60−1の構成を示した回路図である。
【0097】
図5を参照して、メモリブロック60−1の構成においては、メモリトランジスタMTLおよびダミーセルMD−1〜MD−3のドレインは、共通して設けられるサブビット線SBLLに接続されており、ダミーセルMD−1〜MD−3のコントロールゲートは、ワード線WL1〜WL3とそれぞれ電気的に分離されている点が図2に示したメモリブロック20−1と異なる。他の構成はメモリブロック20−1と同様であり、説明は繰返さない。
【0098】
図6は、図5に示したメモリブロック60−1のロックビット保持用のメモリトランジスタMTLが含まれる列の断面を示した断面図である。
【0099】
図6を参照して、実施の形態2の場合における断面図は、ダミーセルMD−1のドレインD2とメモリトランジスタMTLのドレインとが共通のサブビット線SBLLに接続される点が図3に示した断面図と異なる。また、ダミーセルMD−1のゲートG1、ダミーセルMD−(n−1)のゲートGn−1、ダミーセルMD−nのゲートGnは、隣接して設けられている通常データ記憶用のメモリセルのゲートとは切離されており、したがって、ワード線の電位が変化してもゲートG1〜Gnの電位は変化せず、ブロック1の一括消去が行なわれる場合にダミーセルMD−1〜MD−nのゲートとウェル間には高電圧がかかることがない。したがって、ダミーセルMD−1のしきい値電圧に過消去状態に相当するほどの変化が生ずることはなく、ロックビットの読出時の誤動作を防ぐことができる。
【0100】
好ましくは、ゲートG1〜Gnの電位はソース線SLと同電位にしておくことが望ましい。
【0101】
以上説明したように、実施の形態2に示した構成にすれば、メモリブロックの一括消去時にダミーセル用トランジスタのゲートにはフローティングゲートから電子の引き抜きが起こらない電位になっているので、ダミーセルが過消去状態になることがない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【0102】
[実施の形態3]
図7は、実施の形態3において用いられるメモリブロック70−1の構成を示した回路図である。
【0103】
図7を参照して、メモリブロック70−1は、図2に示したメモリブロック20−1の構成において、ダミーセルMD−1〜MD−3に代えてダミーセルMD−1a〜MD−3aを備える点が異なっている。サブビット線SBLL−0、SBLL−1は接続されており、共通のサブビット線SBLLとなっており、メモリトランジスタMTLのドレインおよびダミーセルMD−1a〜MD−3aのドレインはサブビット線SBLLに接続されている。
【0104】
他の構成は、図2に示したメモリブロック20−1と同様であるので説明は繰返さない。
【0105】
ダミーセルMD−1a〜MD−3aは、フローティングゲートを有するメモリトランジスタではなく、フローティングゲートが設けられていないMOSトランジスタである。
【0106】
図8は、図7に示したメモリブロック70−1のメモリトランジスタMTLが含まれる列の断面を示した断面図である。
【0107】
図8を参照して、ダミーセルMD−1aのドレインD2とメモリトランジスタMTLのドレインD1とは共通なサブビット線SBLLに接続されているが、ダミーセルMD−1a〜MD−naは、フローティングゲートが設けられていないMOSトランジスタである。
【0108】
このような構成にすれば、ブロックの一括消去時にゲートとウェルおよびソースとの間に電界がかかっても、ダミーセルMD−1a〜MD−naのしきい値電圧Vthはシフトしない。したがって、メモリトランジスタMTLのゲート電位が活性化し、その他のダミーセルのゲート電位が非活性化されているときには、ダミーセルの状態は非導通状態になり、ロックビットの誤読出がおこることはない。
【0109】
以上説明したように、実施の形態3で示した構成とすれば、ロックビットセル列に形成されるダミーセルとして、フローティングゲートを設けていない電界効果型トランジスタを含んでいるので、メモリブロックの一括消去時においてダミーセルにはしきい値電圧の変動が生じないので、過消去状態になることもない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【0110】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0111】
【発明の効果】
請求項1〜3に記載の不揮発性半導体記憶装置は、ロックビット保持用のメモリトランジスタのドレインとダミーセル用トランジスタのドレインとを電気的に分離しているので、ダミーセルが過消去によって常に導通状態になったとしても、メモリトランジスタMTLの読出には影響を与えない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【0112】
請求項4に記載の不揮発性半導体記憶装置は、請求項2に記載の不揮発性半導体記憶装置の奏する効果に加えて、ロックビットセル列のビット線を一部切断することでロックビット保持用のメモリトランジスタのドレインとダミーセル用トランジスタのドレインとを電気的に分離することができる。
【0113】
請求項5に記載の不揮発性半導体記憶装置は、同一ウエル内に形成されたロックビット保持用のメモリトランジスタのドレインとダミーセル用トランジスタのドレインとを電気的に分離することができる。
【0114】
請求項6〜9に記載の不揮発性半導体記憶装置は、メモリブロックの一括消去時にダミーセル用トランジスタのゲートにはフローティングゲートから電子の引き抜きが起こらない電位になっているので、ダミーセルが過消去状態になることがない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【0115】
請求項10に記載の不揮発性半導体記憶装置は、請求項6に記載の不揮発性半導体記憶装置の奏する効果に加えて、同一ウエル内にロックビット保持用のメモリトランジスタとダミーセル用トランジスタが形成された場合において、ダミーセルの過消去を防止することができる。
【0116】
請求項11〜13に記載の不揮発性半導体記憶装置は、ロックビットセル列に形成されるダミーセルとして、フローティングゲートを設けていない電界効果型トランジスタを含んでいるので、メモリブロックの一括消去時においてダミーセルにはしきい値電圧の変動が生じないので、過消去状態になることもない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【0117】
請求項14に記載の不揮発性半導体記憶装置は、請求項11に記載の不揮発性半導体記憶装置の奏する効果に加えて、同一ウエル内にロックビット保持用のメモリトランジスタとダミーセル用トランジスタが形成された場合において、ダミーセルの過消去を防止することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の不揮発性半導体記憶装置1の構成を説明するための概略ブロック図である。
【図2】 図1に示したメモリブロック20−1の構成を示した回路図である。
【図3】 実施の形態1においてロックビットを保持するメモリトランジスタMTLが設けられる列の断面を示した図である。
【図4】 実施の形態1の変形例を示した図である。
【図5】 実施の形態2において用いられるメモリブロック60−1の構成を示した回路図である。
【図6】 図5に示したメモリブロック60−1のロックビット保持用のメモリトランジスタMTLが含まれる列の断面を示した断面図である。
【図7】 実施の形態3において用いられるメモリブロック70−1の構成を示した回路図である。
【図8】 図7に示したメモリブロック70−1のメモリトランジスタMTLが含まれる列の断面を示した断面図である。
【図9】 従来の不揮発性半導体記憶装置100の構成を示す概略ブロック図である。
【図10】 メモリセルに書込動作を行なう説明をするための概念図である。
【図11】 図10の選択セルへの書込動作を説明するための概略的な断面図である。
【図12】 読出動作を説明するための概略的な回路図である。
【図13】 選択されたメモリトランジスタの読出時の動作を説明するための概略的な断面図である。
【図14】 メモリセルの消去動作を説明するための概略的な回路図である。
【図15】 消去動作における各メモリトランジスタに設定される電位を説明するための概略的な断面図である。
【図16】 データ記憶用メモリセルと同一ウェル内にロックビット用メモリセルを設けた場合の構造を説明するための断面図である。
【図17】 過消去状態を説明するための図である。
【図18】 消去状態において種々のしきい値電圧を有するメモリトランジスタのゲート電圧とドレイン電流の特性を表わした図である。
【図19】 ロックビットの誤読出を説明するための回路図である。
【符号の説明】
1 不揮発性半導体記憶装置、2 入力バッファ、4 WP用入力バッファ、6 データバッファ、10 書込/消去用高電圧発生回路、12 SLドライバ、14 WLデコーダ/WLドライバ、16 BLデコーダ/ドライバ、18 センスアンプ回路、20−1〜20−n メモリブロック、40 P基板、42Nウェル、44,46 Nウェル、60 メモリブロック、70 メモリブロック、D,D1,D2 ドレイン、F フローティングゲート、G,G1,Gnゲート、LC ロックビット列、MBL0,MBL1,MBLL メインビット線、MD ダミーセル、MT,MTL,MTL,MTL1 メモリトランジスタ、N1,N2 ノード、NC 通常メモリセル群、S ソース、SA0,SAL センスアンプ、SBL,SBL0,SBL1,SBLL,SBLL1 サブビット線、SG 選択ゲート、SL ソース線、WL,WL0〜WL3 ワード線。
Claims (14)
- 一括して消去動作を行なう単位となる複数のメモリブロックを備え、
各前記メモリブロックは、
外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、
前記複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、前記メモリブロックに対する書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、
前記ロックビットセル列は、
フローティングゲートを有し、しきい値電圧の大きさによって前記ロックビットを保持する、第1の内部ノードと第2の内部ノードとの間に接続される第1の電界効果型トランジスタと、
前記第1の内部ノードから電気的に分離された第3の内部ノードと前記第2の内部ノードとの間に接続される第2の電界効果型トランジスタとを有する、不揮発性半導体記憶装置。 - 各前記メモリブロックは、
前記第2の内部ノードに接続されるソース線と、
前記第1の内部ノードに接続され、少なくとも前記ロックビットセル列の一部に対応して設けられる第1のビット線とをさらに含み、
前記ロックビットの読出時に、前記第1の電界効果型トランジスタのゲート電位を活性化させ、かつ、前記第2の電界効果型トランジスタのゲート電位を非活性化させるデコード回路と、
前記第1のビット線から前記ソース線に向けて流れる電流に応じて前記ロックビットを検出するセンスアンプとをさらに備える、請求項1に記載の不揮発性半導体記憶装置。 - 前記複数の通常メモリセルは、各々がフローティングゲートを有する電界効果型トランジスタであり、
各前記メモリブロックは、
前記通常メモリセルの列に対応して設けられる複数の通常ビット線と、
前記通常メモリセルの行に対応して設けられる複数のワード線とをさらに含み、
前記通常メモリセルの列に含まれる複数の通常メモリセルは、前記通常メモリセルの列に対応する前記通常ビット線と前記ソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行の前記ワード線に接続される、請求項2に記載の不揮発性半導体記憶装置。 - 前記ロックビットセル列は、
前記第2の内部ノードと前記第3の内部ノードとの間に接続される第3の電界効果型トランジスタをさらに有し、
前記メモリブロックは、
前記第3の内部ノードに接続され、前記ロックビットセル列の前記第2、第3の電界効果型トランジスタが配置される部分に対応して設けられる第2のビット線とをさらに含む、請求項2に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、半導体基板の主表面に形成され、
前記複数のメモリブロックは、それぞれ前記主表面上に形成された複数の第1導電型のウエル内に形成され、
前記第1の電界効果型トランジスタは、前記ウエル内に形成される第2導電型の第1、第2の不純物領域をソースおよびドレインとするMOSトランジスタであり、
前記第2の電界効果型トランジスタは、前記ウエル内に形成される前記第1の不純物領域をソースとし、第2導電型の第3の不純物領域をドレインとするMOSトランジスタである、請求項1に記載の不揮発性半導体記憶装置。 - 一括して消去動作を行なう単位となる複数のメモリブロックを備え、
各前記メモリブロックは、
外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、
前記複数の通常メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
前記複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、前記メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、
前記ロックビットセル列は、
コントロールゲートとフローティングゲートとを各々が有する第1、第2の電界効果型トランジスタを有し、
前記第1の電界効果型トランジスタは、第1の内部ノードと第2の内部ノードとの間に接続され、コントロールゲートが前記複数のワード線のいずれか一つに接続され、しきい値電圧の大きさによって前記ロックビットを保持し、
前記第2の電界効果型トランジスタは、前記第1の電界効果型トランジスタと並列接続され、前記メモリブロックの一括消去時において前記フローティングゲートから電子の引き抜きが生じない電位となる第3の内部ノードにコントロールゲートが接続される、不揮発性半導体記憶装置。 - 各前記メモリブロックは、
前記第2の内部ノードに接続されるソース線と、
前記第1の内部ノードに接続され前記ロックビットセル列に対応して設けられる第1のビット線とをさらに含み、
前記ロックビットの読出時に、前記第1の電界効果型トランジスタのコントロールゲートに接続されるワード線を活性化させるデコード回路と、
前記第1のビット線から前記ソース線に向けて流れる電流に応じて前記ロックビットを検出するセンスアンプとをさらに備える、請求項6に記載の不揮発性半導体記憶装置。 - 前記内部ノードは、前記複数のワード線のいずれとも電気的に分離されている、請求項7に記載の不揮発性半導体記憶装置。
- 前記複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、
各前記メモリブロックは、
前記通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、
前記通常メモリセルの列に含まれる複数の通常メモリセルは、前記通常メモリセルの列に対応する前記通常ビット線と前記ソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行の前記ワード線に接続される、請求項7に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、半導体基板の主表面に形成され、
前記複数のメモリブロックは、それぞれ前記主表面上に形成された複数の第1導電型のウエル内に形成され、
前記第1の電界効果型トランジスタは、前記ウエル内に形成される第2導電型の第1、第2の不純物領域をソースおよびドレインとするMOSトランジスタであり、
前記第2の電界効果型トランジスタは、前記ウエル内に形成される前記第1の不純物領域をソースとし、第2導電型の第3の不純物領域をドレインとするMOSトランジスタである、請求項6に記載の不揮発性半導体記憶装置。 - 一括して消去動作を行なう単位となる複数のメモリブロックを備え、
各前記メモリブロックは、
外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、
前記複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、前記メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、
前記ロックビットセル列は、
フローティングゲートを有し、しきい値電圧の大きさによって前記ロックビットを保持する、第1の内部ノードと第2の内部ノードとの間に接続される第1の電界効果型トランジスタと、
前記第1の電界効果型トランジスタと並列に接続される、フローティングゲートが設けられていない第2の電界効果型トランジスタとを有する、不揮発性半導体記憶装置。 - 前記メモリブロックは、
前記第2の内部ノードに接続されるソース線と、
前記第1の内部ノードに接続されるビット線と、
前記複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを含み、
前記第1の電界効果型トランジスタのゲートは、前記複数のワード線のうちの第1のワード線に接続され、
前記第2の電界効果型トランジスタのゲートは、前記複数のワード線のうちの第2のワード線に接続され、
前記ロックビットの読出時に、前記第1のワード線を活性化させ、かつ、前記第2のワード線を非活性化させるワード線デコード回路と、
前記ビット線から前記ソース線に向けて流れる電流に応じて前記ロックビットを検出するセンスアンプとをさらに備える、請求項11に記載の不揮発性半導体記憶装置。 - 前記複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、
各前記メモリブロックは、
前記通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、
前記通常メモリセルの列に含まれる複数の通常メモリセルは、前記通常メモリセルの列に対応する前記通常ビット線と前記ソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行の前記ワード線に接続される、請求項12に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、半導体基板の主表面に形成され、
前記複数のメモリブロックは、それぞれ前記主表面上に形成された複数の第1導電型のウエル内に形成され、
前記第1の電界効果型トランジスタは、前記ウエル内に形成される第2導電型の第1、第2の不純物領域をソースおよびドレインとするMOSトランジスタであり、
前記第2の電界効果型トランジスタは、前記ウエル内に形成される前記第1の不純物領域をソースとし、第2導電型の第3の不純物領域をドレインとするMOSトランジスタである、請求項11に記載の不揮発性半導体記憶装置。
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