JP4007909B2 - 不揮発性半導体記憶装置のデータ消去方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に、電気的に書込及び消去が可能な不揮発性半導体記憶装置に関し、特に、消去時に全メモリトランジスタにおいて一括して又はメモリブロックごとにデータを消去する不揮発性半導体メモリ（以下、「フラッシュメモリ」と呼ぶ）のデータ消去方法に関する。
【０００２】
【従来の技術】
フラッシュメモリは、メモリセルとして、フローティングゲートを有すると共にしきい値電圧を変化させることのできるトランジスタ（以下、「メモリトランジスタ」と呼ぶ）を使用する。
【０００３】
従来のフラッシュメモリは、行列状に配置された複数の不揮発性のメモリトランジスタ、メモリトランジスタの行を、夫々、選択する複数のワード線、及びメモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、ワード線、ビット線とメモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、電位発生部を制御して、全メモリトランジスタにおいて一括して又はメモリブロックごとにデータを消去する書込消去制御部とを備える（例えば、特許文献１参照。）。
【０００４】
上記構成のフラッシュメモリのデータ消去方法が、例えば、上記文献の図４２に示されている。この公知のデータ消去方法は、メモリトランジスタに一括して予備書込パルスを印加する第１ステップと、メモリトランジスタに一括して第１消去パルスを印加して、消去未完了と判定された場合に、上記第１消去パルス印加動作を、第１消去パルスの強度を変更することによって消去完了と判定されるまで、繰返す第２ステップと、メモリトランジスタに一括して書込パルスを印加して、書戻し未完了と判定された場合に、上記書込パルス印加動作を、書込パルスの強度を変更することによって書戻し完了と判定されるまで、繰返す第３ステップと、メモリトランジスタに一括して第２消去パルスを印加して、消去未完了と判定された場合に、上記第２消去パルス印加動作を、第２消去パルスの強度を変更することによって消去完了と判定されるまで、繰返す第４ステップと、メモリトランジスタがオーバーイレーズ（過消去）状態である場合、メモリトランジスタに選択的に書戻す動作を、メモリトランジスタがオーバーイレーズ状態でなくなるまで、繰返す第５ステップとを備える。
【０００５】
【特許文献１】
特開２００１−２８３５９５号公報（段落９８−１０５及び２４７、図１及び図４２）
【０００６】
【発明が解決しようとする課題】
上記の公知データ消去方法では、第２ステップにおいて第１消去パルス印加動作を第１消去ベリファイ動作の前に実行し、又、第３ステップにおいて書込パルス印加動作を書戻しベリファイ動作の前に実行し、更に、第４ステップにおいて第２消去パルス印加動作を第２消去ベリファイ動作の前に実行している。従って、上記の公知データ消去方法では、第２ステップ〜第４ステップにおいて、パルス印加動作が不要な場合でも、パルス印加動作が必ずベリファイ動作の前に行われるので、消去動作の安定化と高速化を図ることが困難である。
【０００７】
この発明は、従来技術の上記問題点を解決するためになされたもので、ベリファイ動作をパルス印加動作の前に実行することで不要なパルス印加動作を消去することにより、消去動作の安定化と高速化を図ることができる不揮発性半導体記憶装置のデータ消去方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１にかかる、不揮発性半導体記憶装置のデータ消去方法は、行列状に配置された複数の不揮発性のメモリトランジスタ、前記メモリトランジスタの行を、夫々、選択する複数のワード線、及び前記メモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、前記ワード線、前記ビット線と前記メモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、前記電位発生部を制御して、前記メモリトランジスタにおいて一括して又は前記メモリブロックごとにデータを消去する書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法において、前記メモリトランジスタに一括して予備書込パルスを印加するステップと、前記メモリトランジスタが第１消去状態でない場合、前記メモリトランジスタに一括して第１消去パルスを印加する動作を、２回目以降の前記第１消去パルス印加動作の前記第１消去パルスの強度を変更することによって前記メモリトランジスタが前記第１消去状態になるまで、繰返すステップと、前記メモリトランジスタが書戻し状態でない場合、前記メモリトランジスタに一括して書込パルスを印加する動作を、２回目以降の前記書込パルス印加動作の前記書込パルスの強度を変更することによって前記メモリトランジスタが前記書戻し状態になるまで、繰返すステップと、前記メモリトランジスタが第２消去状態でない場合、前記メモリトランジスタに一括して第２消去パルスを印加する動作を、２回目以降の前記第２消去パルス印加動作の前記第２消去パルスの強度を変更することによって前記メモリトランジスタが前記第２消去状態になるまで、繰返すステップと、前記メモリトランジスタがオーバーイレーズ状態である場合、前記メモリトランジスタに選択的に書戻す動作を、前記メモリトランジスタが前記オーバーイレーズ状態でなくなるまで、繰返すステップとを備えるものである。
【０００９】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００１０】
実施の形態１．
図１は、この発明のデータ消去方法が実行される不揮発性半導体記憶装置１の概略構成を示すブロック図である。この不揮発性半導体記憶装置１は、メモリセルとしてメモリトランジスタを使用するフラッシュメモリにより形成されている。
【００１１】
前述した従来のフラッシュメモリと同様に、このフラッシュメモリは、行列状に配置された複数の不揮発性のメモリトランジスタ、メモリトランジスタの行を、夫々、選択する複数のワード線、及びメモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、ワード線、ビット線とメモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、電位発生部を制御して、全メモリトランジスタにおいて一括して又はメモリブロックごとにデータを消去する書込消去制御部とを備える。
【００１２】
図１に示すように、不揮発性半導体記憶装置１は、複数のメモリセル３０、３１が２次元配列しているメモリアレイ２６と、メモリセル３０、３１への書込及び消去を実行するプログラムコードのシーケンスを記憶している記憶部３と、該記憶部３から該シーケンスを読み出し、該シーケンスに基づいてメモリセルへの書込み、消去を行う書込＆消去制御部２とを備える。ここで、記憶部３はＲＯＭ、ＲＡＭ等のいずれであってもよい。
【００１３】
更に、不揮発性半導体記憶装置１は、
（Ａ）書込＆消去制御部２からスタンバイ信号ＣＸＨＲＤＹ、チャージポンプ活性化信号ＰＰＵＭＰＥ、及びリセット信号ＲＳＥＴを受けて、これに応じて出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−、ＶＷＬを発生して出力する電圧発生部４；
（Ｂ）外部からアドレス信号ＡＤＲを受けるアドレスバッファ１６；
（Ｃ）アドレスバッファ１６から内部アドレス信号を受け電圧発生部４から電位の供給を受け、セレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８；
（Ｄ）データ入出力信号ＤＩＯを授受するための入出力バッファ２２；
（Ｅ）アドレスバッファ１６からアドレス信号を受けデコードするＹデコーダ２０；及び
（Ｆ）Ｙデコーダ２０の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加するＹ系制御回路２４；
を備える。
【００１４】
電圧発生部４は、（ａ１）出力電位Ｖｏｕｔ＋を発生させる正電圧発生回路６、（ａ２）出力電位Ｖｏｕｔ−を発生させる負電圧発生回路８、（ａ３）ワード線電位ＶＷＬを発生させるＷＬブースト回路１２、及び（ａ４）書込＆消去制御部２によって制御され、出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−及びワード線電位ＶWLを受けて各内部回路に分配するディストリビュータ１４を含む。なお、ＷＬブースト回路１２は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える昇圧電位を発生する回路である。
【００１５】
Ｘデコーダ１８は、（ｃ１）ワード線を選択するためのＷＬデコーダ（図示せず）、（ｃ２）セレクトゲートを選択するためのＳＧデコーダ（図示せず）、（ｃ３）選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダ（図示せず）、及びソース線を選択するためのＳＬデコーダ（図示せず）を含む。
【００１６】
Ｙ系制御回路２４は、（ｆ１）読出時にカラム選択を行ないセンスアンプで読出作業を行なうＹＧ＆センスアンプとラッチ回路（図示せず）と、（ｆ２）ラッチしているデータに基づき書込時のメインビット線ＭＢＬに高電位を印加するかどうかを決定するページバッファ（図示せず）とを含む。
【００１７】
又、不揮発性半導体記憶装置１は、メモリアレイ２６を含む。このメモリアレイ２６には、互いに分離されたウエルの内部に形成されたメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。例えば、メモリブロックＢＬＯＣＫ０は、メモリセル３０、３２と、セレクトゲート２８とを含む。このメモリブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１及びソース線ＳＬに対応するメモリセルが選択され、メインビット線ＭＢＬからデータに対応する信号を受けてデータ保持が行なわれる。なお、図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するセレクトゲート２８、メモリセル３０、３２が代表的に図示されている。
【００１８】
図２は、この発明の実施の形態１にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。図２を参照して、ステップＳ１において、消去コマンドが入力される。次に、ステップＳ２において、メモリトランジスタに予備書込パルスが一括して印加される。第１消去ベリファイのステップＳ４において、メモリトランジスタが第１消去状態でないと判断されると、メモリトランジスタに一括して第１消去パルスを印加すると共に、２回目以降の第１消去パルス印加の第１消去パルスの強度を変更するステップＳ１４が、ステップＳ４においてメモリトランジスタが第１消去状態になるまで、繰返し実行される。
【００１９】
次に、書戻しベリファイのステップＳ６において、メモリトランジスタが書戻し状態でないと判断されると、メモリトランジスタに一括して書込パルスを印加すると共に、２回目以降の書込パルス印加の書込パルスの強度を変更するステップＳ１５が、ステップＳ６においてメモリトランジスタが書戻し状態になるまで、繰返し実行される。その後、第２消去ベリファイのステップＳ８において、メモリトランジスタが第２消去状態でないと判断されると、メモリトランジスタに一括して第２消去パルスを印加すると共に、２回目以降の第２消去パルス印加の第２消去パルスの強度を変更するステップＳ１６が、ステップＳ８においてメモリトランジスタが第２消去状態になるまで、繰返し実行される。
【００２０】
更に、オーバーイレーズベリファイのステップＳ９において、メモリトランジスタがオーバーイレーズ（過消去）状態でないと判断されると、ステップＳ１３においてデータ消去が終了する。一方、ステップＳ９において、メモリトランジスタがオーバーイレーズ状態であると判断されると、メモリトランジスタに選択的に書戻すステップＳ１０が、ステップＳ１１においてメモリトランジスタがオーバーイレーズ状態でなくなるまで、繰返し実行される。
【００２１】
ステップＳ１１において、メモリトランジスタがオーバーイレーズ状態でないと判断されると、過書戻しベリファイのステップＳ１２において、メモリトランジスタが過書戻し状態であるか否かが判断される。ステップＳ１２において、メモリトランジスタが過書戻し状態であると判断されると、フローはステップＳ８に戻る。反対に、ステップＳ１２において、メモリトランジスタが過書戻し状態でないと判断されると、フローはステップＳ１３で終了する。
【００２２】
この実施の形態では、ベリファイステップＳ４、Ｓ６とＳ８を、夫々、パルス印加ステップＳ１４、Ｓ１５とＳ１６の前に実行するので、不要なパルス印加動作が消去されるから、消去動作の安定化と高速化を図ることができる。
【００２３】
実施の形態２．
図３は、この発明の実施の形態２にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。この実施の形態では、実施の形態１に対して、オーバーイレーズベリファイのステップＳ９を第２消去パルスを印加した時のみ実行することで、消去動作の更なる高速化を図っている。この目的のために、図３では、第２消去パルスがメモリトランジスタに一括して印加されたか否かを判断するステップＳ１７が、第２消去ベリファイのステップＳ８の後に追加されている。ステップＳ１７がＮＯの場合、ステップＳ１８においてデータ消去が終了する。反対に、ステップＳ１７がＹＥＳの場合、フローはオーバーイレーズベリファイのステップＳ９に進む。
【００２４】
本消去動作では、第１消去パルスを印加するステップＳ１４、書込パルスを印加するステップＳ１５、第２消去パルスを印加するステップＳ１６と書戻しベリファイのステップＳ６の条件を最適化することにより、第２消去パルスを印加した場合に考えられるしきい値電圧Ｖｔｈ分布の上すそへの飛出しビットを手当するように、オーバーイレーズベリファイ動作とオーバーイレーズリカバ動作のシーケンスを実行する。そのため、ステップＳ１６において、第２消去パルスがメモリトランジスタに一括して印加されていない場合、ステップ１７がＮＯとなるので、ステップＳ１８においてデータ消去が終了する。
【００２５】
この実施の形態では、オーバーイレーズベリファイ動作とオーバーイレーズリカバ動作を第２消去パルスを印加した時のみ実行するので、消去動作が更に高速化される。
【００２６】
実施の形態３．
図４及び図５は、この発明の実施の形態３にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。この実施の形態では、実施の形態２に対して、第２消去ベリファイのステップＳ８において非選択ワード線に０Ｖを印加すると共に、オーバーイレーズベリファイとオーバーイレーズリカバのステップＳ９〜Ｓ１２を第１段階ステップＳ９〜Ｓ１２と第２段階ステップＳ１９〜Ｓ２２に２段階化している。
【００２７】
この実施の形態では、第２消去ベリファイのステップＳ８において非選択ワード線に０Ｖを印加すると共に、オーバーイレーズベリファイとオーバーイレーズリカバのステップＳ９〜Ｓ１２を第１段階ステップＳ９〜Ｓ１２と第２段階ステップＳ１９〜Ｓ２２に２段階化しているので、消去終了後のリードエラーの発生を防止することができる。
【００２８】
実施の形態４．
図６及び図７は、この発明の実施の形態４にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。この実施の形態では、実施の形態３に対して、図４の第１過書戻しベリファイステップＳ１２と図５の第２過書戻しベリファイステップＳ２２の代りに、第３消去ベリファイステップＳ２３を消去終了ステップＳ１３の前に実行する。
【００２９】
この実施の形態では、実施の形態３の２個の過書戻しベリファイステップＳ１２とＳ２２が１個の消去ベリファイステップＳ２３に置換されるので、消去動作の安定化と高速化が更に図られる。
【００３０】
【発明の効果】
以上のように、請求項１の発明によれば、行列状に配置された複数の不揮発性のメモリトランジスタ、前記メモリトランジスタの行を、夫々、選択する複数のワード線、及び前記メモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、前記ワード線、前記ビット線と前記メモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、前記電位発生部を制御して、前記メモリトランジスタにおいて一括して又は前記メモリブロックごとにデータを消去する書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法において、前記メモリトランジスタに一括して予備書込パルスを印加するステップと、前記メモリトランジスタが第１消去状態でない場合、前記メモリトランジスタに一括して第１消去パルスを印加する動作を、２回目以降の前記第１消去パルス印加動作の前記第１消去パルスの強度を変更することによって前記メモリトランジスタが前記第１消去状態になるまで、繰返すステップと、前記メモリトランジスタが書戻し状態でない場合、前記メモリトランジスタに一括して書込パルスを印加する動作を、２回目以降の前記書込パルス印加動作の前記書込パルスの強度を変更することによって前記メモリトランジスタが前記書戻し状態になるまで、繰返すステップと、前記メモリトランジスタが第２消去状態でない場合、前記メモリトランジスタに一括して第２消去パルスを印加する動作を、２回目以降の前記第２消去パルス印加動作の前記第２消去パルスの強度を変更することによって前記メモリトランジスタが前記第２消去状態になるまで、繰返すステップと、前記メモリトランジスタがオーバーイレーズ状態である場合、前記メモリトランジスタに選択的に書戻す動作を、前記メモリトランジスタが前記オーバーイレーズ状態でなくなるまで、繰返すステップとを備えるので、ベリファイ動作をパルス印加動作の前に実行することで不要なパルス印加動作を消去することにより、消去動作の安定化と高速化を図ることができる。
【図面の簡単な説明】
【図１】 この発明のデータ消去方法が実行される不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】 この発明の実施の形態１にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートである。
【図３】 この発明の実施の形態２にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートである。
【図４】 この発明の実施の形態３にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートの前半部である。
【図５】 図４のフローチャートの後半部である。
【図６】 この発明の実施の形態４にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートの前半部である。
【図７】 図６のフローチャートの後半部である。
【符号の説明】
１ 不揮発性半導体記憶装置、 ２ 書込＆消去制御部、 ３ 記憶部、 ４電圧発生部、 ６ 正電圧発生回路、 ８ 負電圧発生回路、 １２ ＷＬブースト回路、 １４ ディストリビュータ、 １６ アドレスバッファ。
【発明の属する技術分野】
この発明は、一般に、電気的に書込及び消去が可能な不揮発性半導体記憶装置に関し、特に、消去時に全メモリトランジスタにおいて一括して又はメモリブロックごとにデータを消去する不揮発性半導体メモリ（以下、「フラッシュメモリ」と呼ぶ）のデータ消去方法に関する。
【０００２】
【従来の技術】
フラッシュメモリは、メモリセルとして、フローティングゲートを有すると共にしきい値電圧を変化させることのできるトランジスタ（以下、「メモリトランジスタ」と呼ぶ）を使用する。
【０００３】
従来のフラッシュメモリは、行列状に配置された複数の不揮発性のメモリトランジスタ、メモリトランジスタの行を、夫々、選択する複数のワード線、及びメモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、ワード線、ビット線とメモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、電位発生部を制御して、全メモリトランジスタにおいて一括して又はメモリブロックごとにデータを消去する書込消去制御部とを備える（例えば、特許文献１参照。）。
【０００４】
上記構成のフラッシュメモリのデータ消去方法が、例えば、上記文献の図４２に示されている。この公知のデータ消去方法は、メモリトランジスタに一括して予備書込パルスを印加する第１ステップと、メモリトランジスタに一括して第１消去パルスを印加して、消去未完了と判定された場合に、上記第１消去パルス印加動作を、第１消去パルスの強度を変更することによって消去完了と判定されるまで、繰返す第２ステップと、メモリトランジスタに一括して書込パルスを印加して、書戻し未完了と判定された場合に、上記書込パルス印加動作を、書込パルスの強度を変更することによって書戻し完了と判定されるまで、繰返す第３ステップと、メモリトランジスタに一括して第２消去パルスを印加して、消去未完了と判定された場合に、上記第２消去パルス印加動作を、第２消去パルスの強度を変更することによって消去完了と判定されるまで、繰返す第４ステップと、メモリトランジスタがオーバーイレーズ（過消去）状態である場合、メモリトランジスタに選択的に書戻す動作を、メモリトランジスタがオーバーイレーズ状態でなくなるまで、繰返す第５ステップとを備える。
【０００５】
【特許文献１】
特開２００１−２８３５９５号公報（段落９８−１０５及び２４７、図１及び図４２）
【０００６】
【発明が解決しようとする課題】
上記の公知データ消去方法では、第２ステップにおいて第１消去パルス印加動作を第１消去ベリファイ動作の前に実行し、又、第３ステップにおいて書込パルス印加動作を書戻しベリファイ動作の前に実行し、更に、第４ステップにおいて第２消去パルス印加動作を第２消去ベリファイ動作の前に実行している。従って、上記の公知データ消去方法では、第２ステップ〜第４ステップにおいて、パルス印加動作が不要な場合でも、パルス印加動作が必ずベリファイ動作の前に行われるので、消去動作の安定化と高速化を図ることが困難である。
【０００７】
この発明は、従来技術の上記問題点を解決するためになされたもので、ベリファイ動作をパルス印加動作の前に実行することで不要なパルス印加動作を消去することにより、消去動作の安定化と高速化を図ることができる不揮発性半導体記憶装置のデータ消去方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１にかかる、不揮発性半導体記憶装置のデータ消去方法は、行列状に配置された複数の不揮発性のメモリトランジスタ、前記メモリトランジスタの行を、夫々、選択する複数のワード線、及び前記メモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、前記ワード線、前記ビット線と前記メモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、前記電位発生部を制御して、前記メモリトランジスタにおいて一括して又は前記メモリブロックごとにデータを消去する書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法において、前記メモリトランジスタに一括して予備書込パルスを印加するステップと、前記メモリトランジスタが第１消去状態でない場合、前記メモリトランジスタに一括して第１消去パルスを印加する動作を、２回目以降の前記第１消去パルス印加動作の前記第１消去パルスの強度を変更することによって前記メモリトランジスタが前記第１消去状態になるまで、繰返すステップと、前記メモリトランジスタが書戻し状態でない場合、前記メモリトランジスタに一括して書込パルスを印加する動作を、２回目以降の前記書込パルス印加動作の前記書込パルスの強度を変更することによって前記メモリトランジスタが前記書戻し状態になるまで、繰返すステップと、前記メモリトランジスタが第２消去状態でない場合、前記メモリトランジスタに一括して第２消去パルスを印加する動作を、２回目以降の前記第２消去パルス印加動作の前記第２消去パルスの強度を変更することによって前記メモリトランジスタが前記第２消去状態になるまで、繰返すステップと、前記メモリトランジスタがオーバーイレーズ状態である場合、前記メモリトランジスタに選択的に書戻す動作を、前記メモリトランジスタが前記オーバーイレーズ状態でなくなるまで、繰返すステップとを備えるものである。
【０００９】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００１０】
実施の形態１．
図１は、この発明のデータ消去方法が実行される不揮発性半導体記憶装置１の概略構成を示すブロック図である。この不揮発性半導体記憶装置１は、メモリセルとしてメモリトランジスタを使用するフラッシュメモリにより形成されている。
【００１１】
前述した従来のフラッシュメモリと同様に、このフラッシュメモリは、行列状に配置された複数の不揮発性のメモリトランジスタ、メモリトランジスタの行を、夫々、選択する複数のワード線、及びメモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、ワード線、ビット線とメモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、電位発生部を制御して、全メモリトランジスタにおいて一括して又はメモリブロックごとにデータを消去する書込消去制御部とを備える。
【００１２】
図１に示すように、不揮発性半導体記憶装置１は、複数のメモリセル３０、３１が２次元配列しているメモリアレイ２６と、メモリセル３０、３１への書込及び消去を実行するプログラムコードのシーケンスを記憶している記憶部３と、該記憶部３から該シーケンスを読み出し、該シーケンスに基づいてメモリセルへの書込み、消去を行う書込＆消去制御部２とを備える。ここで、記憶部３はＲＯＭ、ＲＡＭ等のいずれであってもよい。
【００１３】
更に、不揮発性半導体記憶装置１は、
（Ａ）書込＆消去制御部２からスタンバイ信号ＣＸＨＲＤＹ、チャージポンプ活性化信号ＰＰＵＭＰＥ、及びリセット信号ＲＳＥＴを受けて、これに応じて出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−、ＶＷＬを発生して出力する電圧発生部４；
（Ｂ）外部からアドレス信号ＡＤＲを受けるアドレスバッファ１６；
（Ｃ）アドレスバッファ１６から内部アドレス信号を受け電圧発生部４から電位の供給を受け、セレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８；
（Ｄ）データ入出力信号ＤＩＯを授受するための入出力バッファ２２；
（Ｅ）アドレスバッファ１６からアドレス信号を受けデコードするＹデコーダ２０；及び
（Ｆ）Ｙデコーダ２０の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加するＹ系制御回路２４；
を備える。
【００１４】
電圧発生部４は、（ａ１）出力電位Ｖｏｕｔ＋を発生させる正電圧発生回路６、（ａ２）出力電位Ｖｏｕｔ−を発生させる負電圧発生回路８、（ａ３）ワード線電位ＶＷＬを発生させるＷＬブースト回路１２、及び（ａ４）書込＆消去制御部２によって制御され、出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−及びワード線電位ＶWLを受けて各内部回路に分配するディストリビュータ１４を含む。なお、ＷＬブースト回路１２は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える昇圧電位を発生する回路である。
【００１５】
Ｘデコーダ１８は、（ｃ１）ワード線を選択するためのＷＬデコーダ（図示せず）、（ｃ２）セレクトゲートを選択するためのＳＧデコーダ（図示せず）、（ｃ３）選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダ（図示せず）、及びソース線を選択するためのＳＬデコーダ（図示せず）を含む。
【００１６】
Ｙ系制御回路２４は、（ｆ１）読出時にカラム選択を行ないセンスアンプで読出作業を行なうＹＧ＆センスアンプとラッチ回路（図示せず）と、（ｆ２）ラッチしているデータに基づき書込時のメインビット線ＭＢＬに高電位を印加するかどうかを決定するページバッファ（図示せず）とを含む。
【００１７】
又、不揮発性半導体記憶装置１は、メモリアレイ２６を含む。このメモリアレイ２６には、互いに分離されたウエルの内部に形成されたメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。例えば、メモリブロックＢＬＯＣＫ０は、メモリセル３０、３２と、セレクトゲート２８とを含む。このメモリブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１及びソース線ＳＬに対応するメモリセルが選択され、メインビット線ＭＢＬからデータに対応する信号を受けてデータ保持が行なわれる。なお、図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するセレクトゲート２８、メモリセル３０、３２が代表的に図示されている。
【００１８】
図２は、この発明の実施の形態１にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。図２を参照して、ステップＳ１において、消去コマンドが入力される。次に、ステップＳ２において、メモリトランジスタに予備書込パルスが一括して印加される。第１消去ベリファイのステップＳ４において、メモリトランジスタが第１消去状態でないと判断されると、メモリトランジスタに一括して第１消去パルスを印加すると共に、２回目以降の第１消去パルス印加の第１消去パルスの強度を変更するステップＳ１４が、ステップＳ４においてメモリトランジスタが第１消去状態になるまで、繰返し実行される。
【００１９】
次に、書戻しベリファイのステップＳ６において、メモリトランジスタが書戻し状態でないと判断されると、メモリトランジスタに一括して書込パルスを印加すると共に、２回目以降の書込パルス印加の書込パルスの強度を変更するステップＳ１５が、ステップＳ６においてメモリトランジスタが書戻し状態になるまで、繰返し実行される。その後、第２消去ベリファイのステップＳ８において、メモリトランジスタが第２消去状態でないと判断されると、メモリトランジスタに一括して第２消去パルスを印加すると共に、２回目以降の第２消去パルス印加の第２消去パルスの強度を変更するステップＳ１６が、ステップＳ８においてメモリトランジスタが第２消去状態になるまで、繰返し実行される。
【００２０】
更に、オーバーイレーズベリファイのステップＳ９において、メモリトランジスタがオーバーイレーズ（過消去）状態でないと判断されると、ステップＳ１３においてデータ消去が終了する。一方、ステップＳ９において、メモリトランジスタがオーバーイレーズ状態であると判断されると、メモリトランジスタに選択的に書戻すステップＳ１０が、ステップＳ１１においてメモリトランジスタがオーバーイレーズ状態でなくなるまで、繰返し実行される。
【００２１】
ステップＳ１１において、メモリトランジスタがオーバーイレーズ状態でないと判断されると、過書戻しベリファイのステップＳ１２において、メモリトランジスタが過書戻し状態であるか否かが判断される。ステップＳ１２において、メモリトランジスタが過書戻し状態であると判断されると、フローはステップＳ８に戻る。反対に、ステップＳ１２において、メモリトランジスタが過書戻し状態でないと判断されると、フローはステップＳ１３で終了する。
【００２２】
この実施の形態では、ベリファイステップＳ４、Ｓ６とＳ８を、夫々、パルス印加ステップＳ１４、Ｓ１５とＳ１６の前に実行するので、不要なパルス印加動作が消去されるから、消去動作の安定化と高速化を図ることができる。
【００２３】
実施の形態２．
図３は、この発明の実施の形態２にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。この実施の形態では、実施の形態１に対して、オーバーイレーズベリファイのステップＳ９を第２消去パルスを印加した時のみ実行することで、消去動作の更なる高速化を図っている。この目的のために、図３では、第２消去パルスがメモリトランジスタに一括して印加されたか否かを判断するステップＳ１７が、第２消去ベリファイのステップＳ８の後に追加されている。ステップＳ１７がＮＯの場合、ステップＳ１８においてデータ消去が終了する。反対に、ステップＳ１７がＹＥＳの場合、フローはオーバーイレーズベリファイのステップＳ９に進む。
【００２４】
本消去動作では、第１消去パルスを印加するステップＳ１４、書込パルスを印加するステップＳ１５、第２消去パルスを印加するステップＳ１６と書戻しベリファイのステップＳ６の条件を最適化することにより、第２消去パルスを印加した場合に考えられるしきい値電圧Ｖｔｈ分布の上すそへの飛出しビットを手当するように、オーバーイレーズベリファイ動作とオーバーイレーズリカバ動作のシーケンスを実行する。そのため、ステップＳ１６において、第２消去パルスがメモリトランジスタに一括して印加されていない場合、ステップ１７がＮＯとなるので、ステップＳ１８においてデータ消去が終了する。
【００２５】
この実施の形態では、オーバーイレーズベリファイ動作とオーバーイレーズリカバ動作を第２消去パルスを印加した時のみ実行するので、消去動作が更に高速化される。
【００２６】
実施の形態３．
図４及び図５は、この発明の実施の形態３にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。この実施の形態では、実施の形態２に対して、第２消去ベリファイのステップＳ８において非選択ワード線に０Ｖを印加すると共に、オーバーイレーズベリファイとオーバーイレーズリカバのステップＳ９〜Ｓ１２を第１段階ステップＳ９〜Ｓ１２と第２段階ステップＳ１９〜Ｓ２２に２段階化している。
【００２７】
この実施の形態では、第２消去ベリファイのステップＳ８において非選択ワード線に０Ｖを印加すると共に、オーバーイレーズベリファイとオーバーイレーズリカバのステップＳ９〜Ｓ１２を第１段階ステップＳ９〜Ｓ１２と第２段階ステップＳ１９〜Ｓ２２に２段階化しているので、消去終了後のリードエラーの発生を防止することができる。
【００２８】
実施の形態４．
図６及び図７は、この発明の実施の形態４にかかる不揮発性半導体記憶装置１のデータ消去方法を示すフローチャートである。この実施の形態では、実施の形態３に対して、図４の第１過書戻しベリファイステップＳ１２と図５の第２過書戻しベリファイステップＳ２２の代りに、第３消去ベリファイステップＳ２３を消去終了ステップＳ１３の前に実行する。
【００２９】
この実施の形態では、実施の形態３の２個の過書戻しベリファイステップＳ１２とＳ２２が１個の消去ベリファイステップＳ２３に置換されるので、消去動作の安定化と高速化が更に図られる。
【００３０】
【発明の効果】
以上のように、請求項１の発明によれば、行列状に配置された複数の不揮発性のメモリトランジスタ、前記メモリトランジスタの行を、夫々、選択する複数のワード線、及び前記メモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、前記ワード線、前記ビット線と前記メモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、前記電位発生部を制御して、前記メモリトランジスタにおいて一括して又は前記メモリブロックごとにデータを消去する書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法において、前記メモリトランジスタに一括して予備書込パルスを印加するステップと、前記メモリトランジスタが第１消去状態でない場合、前記メモリトランジスタに一括して第１消去パルスを印加する動作を、２回目以降の前記第１消去パルス印加動作の前記第１消去パルスの強度を変更することによって前記メモリトランジスタが前記第１消去状態になるまで、繰返すステップと、前記メモリトランジスタが書戻し状態でない場合、前記メモリトランジスタに一括して書込パルスを印加する動作を、２回目以降の前記書込パルス印加動作の前記書込パルスの強度を変更することによって前記メモリトランジスタが前記書戻し状態になるまで、繰返すステップと、前記メモリトランジスタが第２消去状態でない場合、前記メモリトランジスタに一括して第２消去パルスを印加する動作を、２回目以降の前記第２消去パルス印加動作の前記第２消去パルスの強度を変更することによって前記メモリトランジスタが前記第２消去状態になるまで、繰返すステップと、前記メモリトランジスタがオーバーイレーズ状態である場合、前記メモリトランジスタに選択的に書戻す動作を、前記メモリトランジスタが前記オーバーイレーズ状態でなくなるまで、繰返すステップとを備えるので、ベリファイ動作をパルス印加動作の前に実行することで不要なパルス印加動作を消去することにより、消去動作の安定化と高速化を図ることができる。
【図面の簡単な説明】
【図１】 この発明のデータ消去方法が実行される不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】 この発明の実施の形態１にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートである。
【図３】 この発明の実施の形態２にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートである。
【図４】 この発明の実施の形態３にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートの前半部である。
【図５】 図４のフローチャートの後半部である。
【図６】 この発明の実施の形態４にかかる不揮発性半導体記憶装置のデータ消去方法を示すフローチャートの前半部である。
【図７】 図６のフローチャートの後半部である。
【符号の説明】
１ 不揮発性半導体記憶装置、 ２ 書込＆消去制御部、 ３ 記憶部、 ４電圧発生部、 ６ 正電圧発生回路、 ８ 負電圧発生回路、 １２ ＷＬブースト回路、 １４ ディストリビュータ、 １６ アドレスバッファ。
Claims (1)
- 行列状に配置された複数の不揮発性のメモリトランジスタ、前記メモリトランジスタの行を、夫々、選択する複数のワード線、及び前記メモリトランジスタの列に、夫々、対応して設けられる複数のビット線を含むと共に複数のメモリブロックに分割されたメモリセルアレイと、前記ワード線、前記ビット線と前記メモリトランジスタの基板部及びソースに印加される電位を発生する電位発生部と、前記電位発生部を制御して、前記メモリトランジスタにおいて一括して又は前記メモリブロックごとにデータを消去する書込消去制御部とを備える不揮発性半導体記憶装置のデータ消去方法において、
前記メモリトランジスタに一括して予備書込パルスを印加するステップと、
前記メモリトランジスタが第１消去状態でない場合、前記メモリトランジスタに一括して第１消去パルスを印加する動作を、２回目以降の前記第１消去パルス印加動作の前記第１消去パルスの強度を変更することによって前記メモリトランジスタが前記第１消去状態になるまで、繰返すステップと、
前記メモリトランジスタが書戻し状態でない場合、前記メモリトランジスタに一括して書込パルスを印加する動作を、２回目以降の前記書込パルス印加動作の前記書込パルスの強度を変更することによって前記メモリトランジスタが前記書戻し状態になるまで、繰返すステップと、
前記メモリトランジスタが第２消去状態でない場合、前記メモリトランジスタに一括して第２消去パルスを印加する動作を、２回目以降の前記第２消去パルス印加動作の前記第２消去パルスの強度を変更することによって前記メモリトランジスタが前記第２消去状態になるまで、繰返すステップと、
前記第２消去パルスの印加を確認するステップと、
前記メモリトランジスタがオーバーイレーズ状態である場合、前記メモリトランジスタに選択的に書戻す動作を、前記メモリトランジスタが前記オーバーイレーズ状態でなくなるまで、繰返すステップとを備え、
更に、前記第２消去パルスの印加を確認する前記ステップにより前記第２消去パルスの印加が確認された場合に、前記書戻し動作を繰返す前記ステップにおいて前記メモリトランジスタがオーバーイレーズ状態であることの確認を行うことを特徴とする不揮発性半導体記憶装置のデータ消去方法。
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