JP2002157890A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法 - Google Patents

不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法

Info

Publication number
JP2002157890A
JP2002157890A JP2000349765A JP2000349765A JP2002157890A JP 2002157890 A JP2002157890 A JP 2002157890A JP 2000349765 A JP2000349765 A JP 2000349765A JP 2000349765 A JP2000349765 A JP 2000349765A JP 2002157890 A JP2002157890 A JP 2002157890A
Authority
JP
Japan
Prior art keywords
memory
erase
state
pulse
memory transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000349765A
Other languages
English (en)
Inventor
Yoshikazu Miyawaki
好和 宮脇
Satoru Shimizu
悟 清水
Atsushi Oba
敦 大庭
Mitsuhiro Tomoe
光弘 友枝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Engineering Co Ltd, Mitsubishi Electric Corp filed Critical Mitsubishi Electric Engineering Co Ltd
Priority to JP2000349765A priority Critical patent/JP2002157890A/ja
Priority to US09/845,300 priority patent/US6515908B2/en
Publication of JP2002157890A publication Critical patent/JP2002157890A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】 消去時間が短縮されたフラッシュメモリを提
供する。 【解決手段】 メモリセルのしきい値電圧の分布幅を狭
くし、オーバイレースベリファイの対象となるメモリト
ランジスタの数を減少させるため、２回の消去を行なう
フローにおいて、第１回目の消去時（Ｓ４１，Ｓ４２）
の消去ベリファイ電圧を第２回目の消去時（Ｓ４４，Ｓ
４６）消去ベリファイ電圧よりも厳しくしておく。２回
目の消去時の消去パルスの数を減らすことができ、消去
時間のさらなる短縮が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には、フラッシュ型の不揮
発性半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュ型の不揮発性半導体記憶装置
すなわち、フラッシュメモリは、機能的には、一括消去
型の電気的に書込消去が可能な不揮発性半導体記憶装置
であるが、その低コスト性、電気的消去機能を有するこ
とから携帯機器等に大きな需要があり、近年最も盛んに
研究開発が行なわれている不揮発性半導体記憶装置であ
る。フラッシュメモリは、メモリセルとして、フローテ
ィングゲートを有し、しきい値電圧を変化させることが
できるトランジスタ（以下、メモリトランジスタと称す
る）を使用する。
【０００３】ＮＯＲ型のフラッシュメモリは、チャネル
ホットエレクトロンで書込を行なうため、書込速度が速
いという利点がある。
【０００４】ＮＯＲ型のフラッシュメモリは、消去時に
は、メモリトランジスタのしきい値電圧を高から低に変
化させる。
【０００５】ＮＯＲ型のフラッシュメモリの中でも現在
主流となっているのは、消去時にフローティングゲート
の電子をソース領域に引き抜くエッジ引抜き型のフラッ
シュメモリであるが、本発明では例としてチャネル全面
に電子を引抜いて消去を行なうＮＯＲ型のフラッシュメ
モリの場合の印加電圧を示している。かかるチャネル全
面引抜き型消去のＮＯＲ型フラッシュメモリは、従来の
エッジ引抜き型のフラッシュメモリに比べセルサイズを
スケーリングできる、つまり比例縮小できるという利点
がある。
【０００６】図２１は、従来のフラッシュメモリの最も
シンプルな消去シーケンスの例を示したフローチャート
である。
【０００７】図２１を参照して、ステップＳ１０１にお
いて消去コマンドが入力されると、続くステップＳ１０
２において所定のパルス幅を有する消去パルスがメモリ
トランジスタに印加される。
【０００８】そして、その後ステップＳ１０３において
消去されたかどうかを判定するイレースベリファイ機能
による判定が行なわれる。
【０００９】ステップＳ１０３においてメモリセルの保
持情報が消去されていないと判断された場合には、ステ
ップＳ１０２に戻り、メモリトランジスタのしきい値電
圧が消去判定電圧以下となるまでステップＳ１０２、Ｓ
１０３を繰返し通ることにより消去パルスの印加とイレ
ースベリファイを繰返し行なう。
【００１０】ステップＳ１０３においてメモリトランジ
スタのしきい値電圧が消去判定電圧以下になったときに
はステップＳ１０４に進み消去動作が終了する。
【００１１】図２２は、図２１におけるステップＳ１０
２で行なわれる消去パルスを与えている時の印加電圧を
説明するためのメモリブロックの回路図である。
【００１２】図２２を参照して、このメモリブロックに
は、ｎ行ｍ列に配置された各々がフローティングゲート
を有するメモリトランジスタが示されている。消去パル
スを印加するときには、ソース線電位ＶSLおよびウェル
電位Ｖwellはともに８Ｖに設定される。そして、各行の
メモリトランジスタを活性化するワード線はすべて−１
０Ｖに設定される。また、各列のメモリトランジスタか
らデータを読出すためのビット線ＢＬ１〜ＢＬｍはすべ
て開放状態に設定される。
【００１３】図２３は、消去パルスが印加されている場
合のメモリトランジスタに印加されている電圧を説明す
るための図である。
【００１４】図２３を参照して、メモリトランジスタの
ソースに与えられるソース線電位Ｖ SLおよびメモリトラ
ンジスタの基板部に与えられるウエル電位Ｖwellはとも
に８Ｖに設定される。メモリトランジスタを選択するた
めのワード線に印加されるワード線電位ＶWLは−１０Ｖ
に設定される。メモリトランジスタのドレインはこのと
きは開放状態にされている。ゲートとソース間だけでな
く、ゲートと基板間にも高電界が印加されているので、
メモリトランジスタのチャネル全面に電子が引抜かれ、
消去が行なわれる。
【００１５】図２４は、図２１に示したシーケンスにお
いてステップＳ１０３で行なわれるイレースベリファイ
の場合に印加される電圧を説明するための回路図であ
る。
【００１６】図２４を参照して、ウェル電位Ｖwellおよ
びソース線電位ＶSLはともに０Ｖに設定される。選択ビ
ットに対応するメモリトランジスタを選択するワード線
ＷＬｉは３．５Ｖに設定され、他のワード線はすべて０
Ｖに設定される。選択ビットに対応するメモリトランジ
スタに接続されたビット線ＢＬｊは１．０Ｖに設定さ
れ、他のビット線はすべて０Ｖに設定される。このよう
な電位に設定し、メモリトランジスタに流れる電流を確
認することにより、メモリトランジスタＭＴ（ｉ，ｊ）
の消去が行なわれたか否かが確認される。
【００１７】図２５は、図２４の選択ビットに対応した
メモリトランジスタに印加される電圧を示した図であ
る。
【００１８】図２５を参照して、選択されたメモリトラ
ンジスタＭＴ（ｊ，ｉ）のソースおよびウェルはともに
０Ｖに設定される。メモリトランジスタのゲートには
３．５Ｖが与えられドレインには１．０Ｖが与えられ
る。
【００１９】次に、従来のフラッシュメモリにおけるリ
ード時の電圧設定を説明しておく。図２６は、従来のフ
ラッシュメモリのリード時の電圧設定を説明するための
回路図である。
【００２０】図２６を参照して、選択ビットに対応する
メモリトランジスタのゲートに接続されるワード線ＷＬ
ｉは４．５Ｖに設定され、他にワード線はすべて０Ｖに
設定される。このとき、ソース線電位ＶSLおよびウェル
電位Ｖwellはともに０Ｖに設定されている。
【００２１】図２７は、図２６に示したリード時の選択
されたメモリトランジスタに与えられる電位を示した図
である。
【００２２】図２７を参照して、選択ビットに相当する
メモリトランジスタのソースおよびウェルはともに０Ｖ
に設定されている。そしてドレインには１．０Ｖが与え
られゲートには４．５Ｖが与えられる。このときに、メ
モリトランジスタのしきい値電圧が高いとドレインから
ソースへは電流が流れず、逆にメモリトランジスタのし
きい値電圧が低い場合には、ドレインからソースに電流
が流れる。この電流を検出することによりメモリトラン
ジスタにデータが書込まれているか否かが判別できる。
【００２３】
【発明が解決しようとする課題】図２１に示した従来の
フラッシュメモリの消去シーケンスを使用すると、メモ
リトランジスタの一部が過消去状態となってしまうとい
う問題が生じる。以降この過消去状態について説明す
る。
【００２４】図２８は、消去パルス印加前のしきい値電
圧の分布を示す図である。図２８を参照して、図２１の
ステップＳ１０１において消去コマンドが入力される直
前の状態、つまり消去時における初期状態では、プログ
ラム状態すなわちメモリトランジスタに“０”が記憶さ
れている状態とイレース状態すなわちメモリトランジス
タに“１”が記憶されている状態とが存在する。図の縦
軸は、メモリブロックにおいて各しきい値電圧を保持し
ているメモリトランジスタの数を示している。
【００２５】なお、ＮＯＲ型フラッシュメモリでは、し
きい値電圧が高い状態にある場合がプログラム状態、す
なわち、“０”を保持している状態に対応している。一
方、しきい値電圧が低い状態がイレース状態、すなわ
ち、“１”を保持している状態に対応している。
【００２６】図２８で示した状態は、それまでのシーケ
ンスによりメモリブロックにデータが記憶されている状
態であり、その記憶状態に応じてプログラム状態、イレ
ース状態のメモリトランジスタ数が定まっている。ま
た、プログラム状態のメモリトランジスタは、しきい値
電圧が５．５Ｖ以上に分布しており、イレース状態のメ
モリトランジスタはしきい値電圧が３．５Ｖ以下に分布
している。
【００２７】図２９は、図２１の消去シーケンスにおい
て消去パルスが印加されても、完全に全ビットのデータ
が消去されていない不完全な消去状態を示した図であ
る。
【００２８】図２１、図２９を参照して、ステップＳ１
０２では、所定の幅の消去パルスをメモリブロック内の
メモリトランジスタに一括して与えることにより、ＦＮ
（ファウラーノルドハイム）トンネル電流を用いてメモ
リブロック単位で消去が行なわれる。したがって、図２
８で示したように１ブロックの中にイレース状態のメモ
リトランジスタとプログラム状態のメモリトランジスタ
がある場合に、ブロック単位で消去パルスが印加される
と、イレース状態のメモリセルもプログラム状態のメモ
リセルもともに図２８においてしきい値電圧が低くなる
方にシフトしていく。
【００２９】図３０は、図２１のステップＳ１０３にお
いてイレースベリファイが完了した場合のしきい値電圧
の分布を示した図である。
【００３０】図３０を参照して、イレースベリファイが
完了すると、メモリブロック中のメモリトランジスタの
しきい値電圧は、すべて３．５Ｖ以下になっている。し
かし、メモリブロックにおける各メモリトランジスタの
しきい値電圧は、この場合にはかなりばらつきが生じて
いることがわかる。すなわち、図３０において、しきい
値電圧の分布幅が広くなってしまっている。
【００３１】その結果、しきい値電圧が１Ｖ以下である
メモリセル、つまり、過消去状態にあるメモリトランジ
スタが存在することが斜線部に示されている。過消去状
態では、メモリトランジスタは、ゲート電圧が０Ｖであ
ってもドレイン電流が流れるデプレッション型トランジ
スタとなってしまう場合がある。
【００３２】このばらつきは、図２８においてイレース
状態にあるメモリトランジスタのしきい値電圧のばらつ
きおよびプログラム状態にあるメモリトランジスタのし
きい値電圧のばらつきにも起因するが、イレース状態に
あるメモリトランジスタとプログラム状態にあるメモリ
トランジスタに同じ消去パルスを印加することによっ
て、さらに、ばらつきが増大する。
【００３３】図３１は、消去状態の各しきい値電圧を有
するメモリトランジスタのゲート電圧とドレイン電流の
特性を表わした図である。
【００３４】図３１を参照して、しきい値電圧が１．５
Ｖおよび３．５Ｖの場合、ゲート電圧Ｖｇが０Ｖのとき
には、ドレイン電流は判定値よりも小さい。しかし、し
きい値電圧が０Ｖの場合には、ゲート電圧Ｖｇが０Ｖの
場合にも、メモリトランジスタに所定の判定値に等しい
電流が流れてしまう。さらに、しきい値電圧が−１．０
Ｖのメモリトランジスタでは、ゲート電圧をかなり負電
位に設定しないとドレイン電流が流れてしまう状態が起
こっている。
【００３５】このような過消去のメモリトランジスタと
正常な消去状態のメモリトランジスタを比較すると、過
消去状態のメモリトランジスタがデプレッショントラン
ジスタとなってゲート電圧が０Ｖの場合つまり、メモリ
トランジスタが非選択状態にある場合にもリーク電流が
多く流れることがわかる。
【００３６】このような過消去状態のメモリトランジス
タが存在すると、図２５、図２７で示した電圧でベリフ
ァイおよびリードを行なうときに同一ビット線上に非選
択の過消去状態のメモリトランジスタによるリーク電流
が多く流れてしまい、このリーク電流の総和で選択され
たメモリトランジスタの電流値がわからなくなってしま
う。つまり、読出不能になってしまう。そのため、正確
なベリファイおよびリードができなくなってしまうとい
う問題点があった。
【００３７】図３２は、図２１で示した消去シーケンス
の過消去の問題に対する対策を施したフローを示したフ
ローチャートである。
【００３８】図３２を参照して、ステップＳ１１１で消
去コマンドが入力されると、ステップＳ１１２でメモリ
ブロックに一括して消去パルスが印加されＦＮトンネル
電流によるしきい値電圧の変更が行なわれる。続いて、
ステップＳ１１３でイレースベリファイが実行される。
すべてのメモリセルのイレースが確認されるまでステッ
プＳ１１３とＳ１１２とが繰返される。ステップＳ１１
３ですべてのメモリセルのイレースが確認されるとステ
ップＳ１１４に進む。
【００３９】ステップＳ１１４ではメモリトランジスタ
が過消去状態になっていないかを確認するオーバイレー
スベリファイが行なわれる。すなわち、消去ベリファイ
が完了した後に、しきい値電圧がある値（たとえば１．
５Ｖ）以下になっているメモリトランジスタを検出す
る。過消去状態にあるメモリトランジスタを検出すると
ステップＳ１１５に進み、ビットごとのオーバイレース
リカバーが行なわれる。オーバイレースリカバーとは、
ビットごとにチャネルホットエレクトロン（ＣＨＥ）を
用いてデータを書き戻す機能、つまり、メモリトランジ
スタ毎にしきい値電圧を正方向に大きくする機能であ
る。そしてステップＳ１１６に進み、再び過消去状態に
あるメモリトランジスタがあるかどうかが判定される。
【００４０】次に過消去状態のメモリトランジスタが存
在しないことが確認されたらステップＳ１１７に進む。
ステップＳ１１７では、ステップＳ１１５において行な
われたオーバイレースリカバー機能により過剰に書き戻
された「過書き戻し」の可能性があるため再び過書き戻
しベリファイが行なわれる。過書き戻しが検出される
と、再びステップＳ１１２に進む。一方過書き戻しのメ
モリトランジスタが存在しない場合にはステップＳ１１
８に進み消去が終了する。
【００４１】図３３は、図３２のステップＳ１１４にお
いて実行されたオーバイレースベリファイ時にメモリブ
ロックに与えられる電圧を説明するための回路図であ
る。
【００４２】図３３を参照して、オーバイレースベリフ
ァイ時には、選択ビットに対応するメモリトランジスタ
を選択するためのワード線ＷＬｉには１．５Ｖが与えら
れ、他のワード線には０Ｖが与えられる。一方、選択ビ
ットに対応するメモリトランジスタのドレインに接続さ
れるビット線ＢＬｊには１．０Ｖが与えられ、他のビッ
ト線には０Ｖが与えられる。ソース線電位ＶSLおよびウ
ェル電位Ｖwellは０Ｖに設定されている。
【００４３】図３４は、オーバイレースベリファイ時に
おける選択ビットに対応するメモリトランジスタに与え
られる電圧を示した図である。
【００４４】図３４を参照して、選択ビットのメモリト
ランジスタは、そのソースおよび基板部には０Ｖが与え
られる。そしてゲートには１．５Ｖが与えられ、ドレイ
ンには１．０Ｖが与えられる。
【００４５】このように、読出時よりもやや低い電圧を
ゲートに与えてソースドレイン間に電流が流れるか否か
を検出することにより過消去状態にあるメモリトランジ
スタを検出することができる。
【００４６】図３５は、図３２のステップＳ１１５に示
したビット毎オーバイレースリカバー時におけるメモリ
ブロックに与える電圧を示した回路図である。
【００４７】図３５を参照して、ビット毎オーバイレー
スリカバー時には、選択ビットに対応するメモリトラン
ジスタを選択するワード線ＷＬｉには７Ｖが与えられ、
他のワード線には０Ｖが与えられる。一方、選択ビット
に対応するメモリトランジスタのドレインに接続される
ビット線ＢＬｊには４Ｖが与えられ、他のビット線は０
Ｖに設定される。ソース線電位ＶSLおよびウェル電位Ｖ
wellはともに０Ｖに設定される。
【００４８】ゲート電圧を通常読み出し時（たとえば
４．５Ｖ）より高く設定すれば、しきい値電圧が通常の
“０”状態にあるメモリトランジスタにもドレイン電流
が流れる。このような電圧を選択ビットに対応するメモ
リトランジスタに与えた場合に電流が流れないことを検
出することで、過消去状態になったメモリトランジスタ
を検出することができる。
【００４９】以上、図３２で示した消去シーケンスの場
合には、過消去のメモリトランジスタに対しては書き戻
しを行なうため、正確なベリファイおよびリードはでき
るが、その代わり、ビットごとに行なうオーバイレース
リカバー動作およびそのベリファイに時間を要するた
め、合計の消去時間が長くなってしまうという問題点が
あった。
【００５０】図３６は、図３２の消去シーケンスの消去
時間をさらに短縮する消去シーケンスを説明するための
フローチャートである。
【００５１】図３６を参照して、ステップＳ１１１にお
いて消去コマンドが入力されると、次にステップＳ１２
１に進みチャネルホットエレクトロンを用いた消去前の
ビット毎書込を行なう。この消去前ビット毎書込は、図
２８で示したようなイレース状態にあるビットを最初に
書込状態にして消去パルスが印加される前のしきい値電
圧を揃えておくためのものであり、チャネルホットエレ
クトロンを用いてしきい値電圧の変更が行なわれる。こ
れにより、消去ベリファイが完了した後にしきい値電圧
の分布幅が狭くなり、オーバイレースリカバーの対象と
なるメモリトランジスタの数が少なくなる。したがっ
て、合計の消去時間が短くなる。ステップＳ１１２〜Ｓ
１１８は、図３２で示した場合と同様な動作であるので
説明は繰返さない。
【００５２】しかしながら、図３６で示した消去前ビッ
ト毎書込を行なう消去シーケンスの場合でも、消去前ビ
ット毎書込にかかる時間が多く、それほどトータルの消
去時間は短くならないという問題点があった。
【００５３】図３７は、図３６に示した消去シーケンス
の消去時間のさらなる短縮を図ったフローチャートであ
る。
【００５４】図３７を参照して、この消去シーケンスに
は、図３６に示したフローチャートのステップＳ１２１
に代えてステップＳ１３１が設けられる。ステップＳ１
３１では、消去パルスを与える前にメモリブロック単位
で消去前の一括書込が実施される。
【００５５】このようにすれば、図３６に示したような
ビットごとの書込を行なわないため消去時間を短縮する
ことができる。
【００５６】図３８は、図３７のステップＳ１３１にお
ける消去前一括書込を行なう場合のメモリブロックに与
える電圧を説明するための回路図である。
【００５７】図３８を参照して、ソース線電位ＶSLおよ
びウェル電位Ｖwellはともに−８Ｖに設定される。ワー
ド線ＷＬ１〜ＷＬｎはすべて＋１０Ｖに設定される。ま
たビット線ＢＬ１〜ＢＬｍはすべて開放状態とされる。
【００５８】図３９は、図３８に示した消去前一括書込
時においてメモリトランジスタに印加される電圧を説明
するための図である。
【００５９】図３９を参照して、メモリトランジスタの
ソースおよびウェルには−８Ｖが与えられ、ゲートには
＋１０Ｖが与えられる。またドレインは開放状態にされ
る。このように設定すれば、トランジスタのチャネル部
とゲートとの間に高電界がかかるため、チャネル部から
フローティングゲートに対して電子が注入され、しきい
値電圧が大きくなり、メモリブロックのメモリトランジ
スタに一括して書込が行なわれることになる。
【００６０】図４０は、図３７の消去シーケンスにおい
てステップＳ１３１の消去前一括書込を行なう前のしき
い値電圧の分布を示した図である。
【００６１】図４０を参照して、“１”を記憶している
メモリトランジスタはしきい値が３．５Ｖ以下になって
いる。一方、“０”を記憶しているメモリトランジスタ
はしきい値電圧が５．５Ｖ〜７Ｖの間に分布している。
【００６２】図４１は、消去前一括書込をしている途中
のメモリトランジスタのしきい値電圧の分布を示した図
である。
【００６３】図４１を参照して、消去前一括書込が実施
されると、図４０に示した“１”を保持しているメモリ
トランジスタのしきい値と“０”を保持しているメモリ
トランジスタのしきい値はともに大きくなる方向にシフ
トする。
【００６４】図４２は、消去前一括書込が終了した後の
しきい値電圧の分布を示した図である。
【００６５】図４２を参照して、すべてのメモリトラン
ジスタのしきい値電圧が５．５Ｖ以上になったときに
は、しきい値電圧のばらつきにより、しきい値電圧が９
Ｖ程度に高くなってしまっているメモリトランジスタも
存在していることがわかる。このようなしきい値電圧が
高くなってしまったメモリトランジスタは、メモリセル
のトンネル酸化膜に非常に高電界がかかるため、信頼性
を劣化させてしまうという問題点があった。
【００６６】本発明は、これらの従来のフラッシュメモ
リの消去シーケンスの問題点を解決するためになされた
発明であって、トータルの消去時間の短縮および高信頼
性の確保を実現することができる不揮発性半導体記憶装
置を提供することを目的とする。
【００６７】
【課題を解決するための手段】請求項１に記載の不揮発
性半導体記憶装置は、行列状に配置された不揮発性の複
数のメモリトランジスタを含むメモリブロックと、メモ
リトランジスタの行を選択する複数のワード線と、メモ
リトランジスタの列に対応して設けられる複数のビット
線と、複数のワード線、複数のビット線、メモリトラン
ジスタの基板部およびソースに与える電位を発生する電
位発生部と、電位発生部を制御してメモリブロックのデ
ータ消去を行なう書込消去制御部とを備え、書込消去制
御部は、複数のメモリトランジスタに対して一括して第
１の消去パルスを繰り返し与え、複数のメモリトランジ
スタを第１の消去状態に設定する第１の設定部と、複数
のメモリトランジスタを第１の消去状態よりも過消去状
態になったメモリトランジスタの数が少ない第２の消去
状態に設定する第２の設定部と、第２の消去状態が確認
されると、過消去状態になったメモリトランジスタに対
して、選択的に書き戻し動作を行なう書き戻し制御部と
を含み、各メモリトランジスタは、フローティングゲー
トを有するＭＯＳトランジスタであり、第１の消去状態
は、複数のメモリトランジスタのしきい値電圧が第１の
値以下になった状態であり、第２の消去状態は、複数の
メモリトランジスタのしきい値電圧が第２の値以下にな
った状態である。
【００６８】請求項２に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第２の設定部は、第１の消去状態にある複数の
メモリトランジスタに対して一括して第１の書込パルス
を与える第１のパルス制御部と、第１の書込みパルスが
印加された後の複数のメモリトランジスタに対して、一
括して第２の消去パルスを与える動作を複数のメモリト
ランジスタが第２の消去状態になるまで繰り返す第２の
パルス制御部とを有する。
【００６９】請求項３に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第２の設定部は、第１の消去状態にある複数の
メモリトランジスタに対して、複数のメモリトランジス
タが所定の書き戻し状態になるまで一括して第１の書込
パルスを与える第１のパルス制御部と、所定の書き戻し
状態になった複数のメモリトランジスタに対して、一括
して第２の消去パルスを与える動作を複数のメモリトラ
ンジスタが第２の消去状態になるまで繰り返す第２のパ
ルス制御部とを有する。
【００７０】請求項４に記載の不揮発性半導体記憶装置
は、請求項３に記載の不揮発性半導体記憶装置の構成に
おいて、所定の書き戻し状態は、メモリブロック内の第
１の値よりしきい値電圧が小さいメモリトランジスタの
数が所定の数より少ない状態である。
【００７１】請求項５に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第２の設定部は、第１の消去状態にある複数の
メモリトランジスタに対して、一括して第１の書込パル
スを与えた後に一括して第２の消去パルスを与える動作
を複数のメモリトランジスタが第２の消去状態になるま
で繰り返す第１のパルス印加部を含む。
【００７２】請求項６に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
加えて、第１の消去状態に設定するステップに先立っ
て、複数のメモリトランジスタに対して一括して消去前
の予備書込を行なう予備書込パルスを与える前処理部を
さらに備える。
【００７３】請求項７に記載の不揮発性半導体記憶装置
は、請求項６に記載の不揮発性半導体記憶装置の構成に
おいて、書込みパルスの印加によるメモリトランジスタ
のしきい値電圧のシフト量は、予備書込みパルスの印加
によるメモリトランジスタのしきい値電圧のシフト量よ
りも小さい。
【００７４】請求項８に記載の不揮発性半導体記憶装置
のデータ消去方法は、行列状に配置された不揮発性の複
数のメモリトランジスタを含むメモリブロックと、メモ
リトランジスタの行を選択する複数のワード線と、メモ
リトランジスタの列に対応して設けられる複数のビット
線と、複数のワード線、複数のビット線、メモリトラン
ジスタの基板部およびソースに与える電位を発生する電
位発生部と、電位発生部を制御してメモリブロックのデ
ータ消去を行なう書込消去制御部とを備える不揮発性半
導体記憶装置のデータ消去方法であって、複数のメモリ
トランジスタに対して一括して第１の消去パルスを繰り
返し与え、複数のメモリトランジスタを第１の消去状態
に設定するステップと、複数のメモリトランジスタを第
１の消去状態よりも過消去状態になったメモリトランジ
スタの数が少ない第２の消去状態に設定するステップ
と、第２の消去状態が確認されると、過消去状態になっ
たメモリトランジスタに対して、選択的に書き戻し動作
を行なうステップとを備え、各メモリトランジスタは、
フローティングゲートを有するＭＯＳトランジスタであ
り、第１の消去状態は、複数のメモリトランジスタのし
きい値電圧が第１の値以下になった状態であり、第２の
消去状態は、複数のメモリトランジスタのしきい値電圧
が第２の値以下になった状態である。
【００７５】請求項９に記載の不揮発性半導体記憶装置
のデータ消去方法は、請求項８に記載の不揮発性半導体
記憶装置のデータ消去方法の構成に加えて、第２の消去
状態に設定するステップは、第１の消去状態にある複数
のメモリトランジスタに対して一括して第１の書込パル
スを与えるステップと、第１の書込みパルスが印加され
た後の複数のメモリトランジスタに対して、一括して第
２の消去パルスを与える動作を複数のメモリトランジス
タが第２の消去状態になるまで繰り返すステップとを含
む。
【００７６】請求項１０に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項８に記載の不揮発性半導
体記憶装置のデータ消去方法の構成に加えて、第２の消
去状態に設定するステップは、第１の消去状態にある複
数のメモリトランジスタに対して、複数のメモリトラン
ジスタが所定の書き戻し状態になるまで一括して第１の
書込パルスを与えるステップと、所定の書き戻し状態に
なった複数のメモリトランジスタに対して、一括して第
２の消去パルスを与える動作を複数のメモリトランジス
タが第２の消去状態になるまで繰り返すステップとを含
む。
【００７７】請求項１１に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１０に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、所定の
書き戻し状態は、複数のメモリトランジスタのうちのし
きい値電圧が第１の値より小さいメモリトランジスタの
数が所定の数より少ない状態である。
【００７８】請求項１２に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項８に記載の不揮発性半導
体記憶装置のデータ消去方法の構成に加えて、第２の消
去状態に設定するステップは、第１の消去状態にある複
数のメモリトランジスタに対して、一括して第１の書込
パルスを与えた後に一括して第２の消去パルスを与える
動作を複数のメモリトランジスタが第２の消去状態にな
るまで繰り返すステップを含む。
【００７９】請求項１３に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項８に記載の不揮発性半導
体記憶装置のデータ消去方法の構成に加えて、第１の消
去状態に設定するステップに先立って、複数のメモリト
ランジスタに対して一括して消去前の予備書込を行なう
予備書込パルスを与えるステップをさらに備える。
【００８０】請求項１４に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１３に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、書込み
パルスの印加によるメモリトランジスタのしきい値電圧
のシフト量は、予備書込みパルスの印加によるメモリト
ランジスタのしきい値電圧のシフト量よりも小さい。
【００８１】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００８２】［実施の形態１］図１は、本発明の不揮発
性半導体記憶装置１の概略構成を示すブロック図であ
る。
【００８３】図１を参照して、不揮発性半導体記憶装置
１は、内部にＲＯＭを用い、このＲＯＭに保持している
プログラムコードに基づき書込および消去の制御を行な
う書込＆消去制御部２と、書込＆消去制御部２からスタ
ンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性化信
号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこれら
に応じて出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−、ＶWLを発生
して出力する電圧発生部３と、外部からアドレス信号Ａ
ＤＲを受けるアドレスバッファ１６と、アドレスバッフ
ァ１６から内部アドレス信号を受け電圧発生部３から電
位の供給を受けセレクトゲート線ＳＧＬ、ワード線ＷＬ
０，ＷＬ１，ソース線ＳＬおよびウェルの各電位を決定
するＸデコーダ１８と、データ入出力信号ＤＩＯを授受
するための入出力バッファ２２と、アドレスバッファ１
６からアドレス信号を受けデコードするＹデコーダ２０
と、Ｙデコーダ２０の出力に応じてデータ入出力信号に
対応しメインビット線ＭＢＬに高電圧を印加するＹ系制
御回路２４とを含む。
【００８４】電圧発生部３は、書込＆消去制御部２から
スタンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性
化信号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこ
れらに応じて出力電位Ｖｏｕｔ＋を発生させる正電圧発
生回路４と、スタンバイ信号ＣＸＨＲＤＹ、リセット信
号ＲＳＴＥおよびチャージポンプ活性化信号ＮＰＵＭＰ
Ｅを受けて出力電位Ｖｏｕｔ−を発生させる負電圧発生
回路８と、ワード線電位ＶWLを発生させるＷＬブースト
回路１２と、書込＆消去制御部２によって制御され出力
電位Ｖｏｕｔ＋、Ｖｏｕｔ−およびワード線電位ＶWLを
受けて各内部回路に分配するディストリビュータ１４と
を含む。
【００８５】Ｘデコーダは、図示しないが、ワード線を
選択するためのＷＬデコーダと、セレクトゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域を選択するＷＥＬＬデコーダと、
ソース線を選択するためのＳＬデコーダとを含む。
【００８６】Ｙ系制御回路２４は、読出時にカラム選択
を行ないセンスアンプで読出作業を行なうＹＧ＆センス
アンプとラッチ回路と、ラッチしているデータに基づき
書込時のメインビット線ＭＢＬに高電位を印加するかど
うかを決定するページバッファとを含む。
【００８７】ＷＬブースト回路１２は、高速アクセスを
実現するために読出時に選択されたワード線ＷＬおよび
選択されたセレクトゲートＳＧに与える昇圧電位を発生
する回路である。
【００８８】不揮発性半導体記憶装置１は、さらに、メ
モリアレイ２６を含む。メモリアレイ２６は、それぞれ
が分離されたウェルの内部に形成されるメモリブロック
ＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。
【００８９】メモリブロックＢＬＯＣＫ０は、メモリセ
ル３０，３２と、セレクトゲート２８とを含む。メモリ
ブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れ、メインビット線ＭＢＬからデータに対応する信号を
受けてデータ保持が行なわれる。図１では、選択された
セレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およ
びソース線ＳＬに対応するセレクトゲート２８、メモリ
セル３０，３２が代表的に図示されている。
【００９０】図２は、図１の書込＆消去制御部２が制御
するフラッシュメモリの消去シーケンスを示したフロー
チャートである。
【００９１】図２を参照して、ステップＳ１において消
去コマンドが入力される。続くステップＳ４０におい
て、ＦＮトンネル電流を用いてブロック単位で一括書込
を行なう消去前の一括書込が実施される。この消去前一
括書込時には、たとえば、図３８で説明した電圧がメモ
リブロックに与えられる。
【００９２】なお、本発明の不揮発性半導体記憶装置
は、ＮＯＲ型フラッシュメモリを例として示している。
しきい値電圧がＶＴＨ以上のメモリトランジスタは
“０”を保持することに対応する。ＶＴＨは、たとえ
ば、５．５Ｖである。一方、しきい値電圧がＶＴＬ以下
のメモリトランジスタは“１”を保持していることに対
応している。ＶＴＬは、たとえば、３．５Ｖである。
【００９３】“１”の状態がイレース状態に対応し
“０”の状態がプログラム状態に対応する。また“１”
の状態から“０”の状態にすることを書込（プログラ
ム）と呼ぶ。
【００９４】再び図２を参照して、ステップＳ４１にお
いて、ＦＮトンネル電流を用いてブロック単位で消去を
行なうために所定のパルス幅の消去パルスが印加され
る。この消去パルス印加時には、たとえば、図２２で説
明した電圧がメモリブロックに与えられる。
【００９５】そして、ステップＳ４２においてメモリブ
ロックのすべてのメモリトランジスタのデータ消去が実
施されたか否かを確認するための消去ベリファイが行な
われる。この消去ベリファイ時には、たとえば、図２４
で説明した電圧がメモリブロックに与えられる。
【００９６】ステップＳ４２の消去ベリファイがパスす
ると、ステップＳ４３において、ＦＮトンネル電流を用
いてブロック単位で一括書込を行なう消去前の一括書込
が、再度実施される。
【００９７】続くステップＳ４４において、ＦＮトンネ
ル電流を用いてブロック単位で消去を行なうために所定
のパルス幅の消去パルスが再び印加される。
【００９８】そして、ステップＳ４６においてメモリブ
ロックのすべてのメモリトランジスタのデータ消去が実
施されたか否かを確認するための消去ベリファイが、再
度行なわれる。
【００９９】消去が完了していないときは、再びステッ
プＳ４４に戻り消去パルスの印加が行なわれる。
【０１００】一方、メモリトランジスタのデータ消去が
確認されると、ステップＳ６に進みオーバイレースベリ
ファイが実施される。オーバイレースベリファイではす
べてのメモリセルが過消去状態になっていないかが確認
される。このオーバイレースベリファイ時には、たとえ
ば、図３３で説明した電圧がメモリブロックに与えられ
る。
【０１０１】過消去状態にあるメモリトランジスタが存
在する場合には、ステップＳ７に進みビット毎オーバイ
レースリカバーが行なわれる。ビット毎オーバイレース
リカバーでは、チャネルホットエレクトロンを用いてメ
モリトランジスタを選択的に書き戻す作業、すなわち、
低くなりすぎたしきい値電圧を高くする作業が行なわれ
る。
【０１０２】実際には、バイト単位（８ｂｉｔ）または
ワード単位（１６ｂｉｔ）でベリファイの読出を行な
い、過消去状態にあるか否かが判断される。過消去状態
にあると判断されたビットについて書き戻し動作が行な
われる。書き戻し動作の場合でも、ベリファイ時と同様
にバイト単位またはワード単位で選択処理が行なわれ、
そのうち書き戻し対象となったビットに書き戻しのため
の電圧が印加される。
【０１０３】このビット毎オーバイレースリカバーを行
なう時には、たとえば、図３５で説明した電圧がメモリ
ブロックに与えられる。
【０１０４】そして、ステップＳ８に進みオーバイレー
スベリファイが行なわれる。オーバイレースベリファイ
ではステップＳ６と同様にブロック内のすべてのメモリ
トランジスタが過消去状態になっていないかがチェック
される。過消去状態にあるメモリトランジスタが残って
いるときには、再びステップＳ７に戻る。
【０１０５】一方、過消去状態のメモリトランジスタが
存在していない場合には、ステップＳ９に進み過書き戻
しベリファイが行なわれ、過書き戻しになっているメモ
リトランジスタがあるかどうかが確認される。過書き戻
しのメモリトランジスタがあった場合には、再びステッ
プＳ４４に戻り消去パルスの印加が行なわれる。
【０１０６】一方、過書き戻しのメモリトランジスタが
なかった場合には、ステップＳ１０に進み消去が終了す
る。
【０１０７】図３は、図２のフローチャートにおいて、
ステップＳ４２の消去ベリファイ電圧とステップＳ４６
の消去ベリファイ電圧とが等しい場合のワード線電位の
変化を示した波形図である。
【０１０８】図２、図３を参照して、時刻ｔ１において
ステップＳ４０に示す消去コマンドが入力された後の一
括書込パルスの印加が開始される。
【０１０９】図４は、図３の時刻ｔ２におけるメモリブ
ロック内のしきい値電圧に対するメモリセル数の分布を
示した図である。
【０１１０】図４を参照して、図３の時刻ｔ１〜ｔ２の
間に印加された書込パルスによって、時刻ｔ２では、メ
モリセルはプログラムされた状態、すなわちしきい値が
高い状態にある。
【０１１１】再び、図２、図３を参照して、時刻ｔ２に
おいてステップＳ４１における消去パルスの印加が開始
される。そして、時刻ｔ３において消去ベリファイが行
なわれ（ステップＳ４２）、メモリブロックの消去が完
了していないと判定され、再び時刻ｔ４においてステッ
プＳ４１の消去パルスの印加がなされる。以降、時刻ｔ
５〜ｔ１３までは消去ベリファイと消去パルス印加が繰
返し実施される。このとき、消去ベリファイ電圧はＶＥ
Ｖである。
【０１１２】そして、時刻ｔ１３の消去ベリファイにお
いてメモリブロックの消去が完了したと判定される（ス
テップＳ４２）。
【０１１３】図５は、図３の時刻ｔ１３におけるメモリ
ブロック内のしきい値電圧に対するメモリセル数の分布
を示した図である。
【０１１４】図５を参照して、図３の時刻ｔ２〜ｔ１３
の間に印加された消去パルスによって、時刻ｔ１３で
は、メモリブロック内のメモリセルはしきい値電圧が消
去ベリファイ電圧ＶＥＶより小さい状態、すなわち消去
状態にある。
【０１１５】再び、図２、図３を参照して、時刻ｔ１４
においてステップＳ４３の一括書込パルスが印加され
る。この書込パルスはステップＳ４０において印加され
た書込パルスよりも強度が弱い。ステップＳ４３の一括
書込パルスの印加によってしきい値電圧の分布がかなり
狭くなることがわかっている。たとえば、しきい値電圧
がオーバーイレースベリファイ電圧ＶＯＥＶ以下のメモ
リトランジスタの数も図３２、図３６で示したような従
来のフローの場合と比べてかなり減っている。
【０１１６】図６は、図３の時刻ｔ１５におけるメモリ
ブロック内のしきい値電圧に対するメモリセル数の分布
を示した図である。
【０１１７】図６を参照して、図３の時刻ｔ１４〜ｔ１
５の間に印加された一括書込パルスによって、時刻ｔ１
５では、メモリブロック内のメモリセルはしきい値電圧
がオーバーイレースベリファイ電圧ＶＯＥＶより大きい
状態にある。ただし、しきい値電圧が消去ベリファイ電
圧ＶＥＶを超えるメモリセルも存在するため、このセル
は完全に消去状態にしなければならない。もちろん、し
きい値電圧が消去ベリファイ電圧ＶＥＶを超えるメモリ
セルが存在しない場合もあり、この場合は消去完了とな
る。
【０１１８】再び、図２、図３を参照して、時刻ｔ１５
においてステップＳ４４の消去パルスが印加され、時刻
ｔ１６において消去ベリファイが行なわれる。そして、
消去ベリファイがパスするまでステップＳ４４とステッ
プＳ４６が繰返される（時刻ｔ１７〜ｔ２０）。ステッ
プＳ４６における消去ベリファイ電圧はステップＳ４２
の消去ベリファイ電圧と同じくＶＥＶである。そして、
時刻ｔ２０におけるベリファイにおいて、メモリセルの
消去が確認されたとする。
【０１１９】図７は、図３の時刻ｔ２０におけるメモリ
ブロック内のしきい値電圧に対するメモリセル数の分布
を示した図である。
【０１２０】図７を参照して、図３の時刻ｔ１５〜ｔ２
０の間に印加された消去パルスによって、時刻ｔ２０で
は、メモリブロック内のメモリセルはしきい値電圧が消
去ベリファイ電圧ＶＥＶより小さい状態にある。ただ
し、しきい値電圧がオーバーイレースベリファイ電圧Ｖ
ＯＥＶより小さくなってしまっているメモリセルもまだ
少し存在する。これらのメモリセルについては、図２の
ステップＳ７〜Ｓ９のオーバーイレースリカバーの処理
をビット毎に行なう必要がある。もちろん、しきい値電
圧の分布が消去ベリファイ電圧ＶＥＶ〜オーバーイレー
スベリファイ電圧ＶＯＥＶの間にすべて収まる場合もあ
り、この場合は消去完了となる。
【０１２１】しかし、ビットごとに行なうオーバイレー
スリカバー動作およびそのベリファイは、従来技術の説
明でも述べたように、時間を要するため、対象となるメ
モリセルの数は少なければ少ないほど、合計の消去時間
が短縮される。
【０１２２】図８は、図２のフローチャートにおいて、
ステップＳ４２の消去ベリファイ電圧とステップＳ４６
の消去ベリファイ電圧に差を設けることにより、さらに
消去時間の短縮を図った場合のワード線電位の変化を示
した波形図である。
【０１２３】図８の波形図は、時刻ｔ３〜ｔ１４におい
てステップＳ４１に対応してワード線に与えられる消去
ベリファイ電圧ＶＥＶ１に対して、時刻ｔ１６〜ｔ２０
においてステップＳ４６に対応して与えられる消去ベリ
ファイ電圧ＶＥＶ２を大きく設定している。この点が、
ステップＳ４１、Ｓ４６のベリファイ電圧を同じ消去ベ
リファイ電圧ＶＥＶに設定している図３の波形図と異な
る。
【０１２４】図２、図８を参照して、時刻ｔ１において
ステップＳ４０に示す消去コマンドが入力された後の一
括書込パルスの印加が開始される。
【０１２５】図９は、図８の時刻ｔ２におけるメモリブ
ロック内のしきい値電圧に対するメモリセル数の分布を
示した図である。
【０１２６】図９を参照して、図８の時刻ｔ１〜ｔ２の
間に印加された書込パルスによって、時刻ｔ２では、メ
モリセルはプログラムされた状態、すなわちしきい値が
高い状態にある。
【０１２７】再び、図２、図８を参照して、時刻ｔ２に
おいてステップＳ４１における消去パルスの印加が開始
される。そして、時刻ｔ３において消去ベリファイが行
なわれ（ステップＳ４２）、メモリブロックの消去が完
了していないと判定され、再び時刻ｔ４においてステッ
プＳ４１の消去パルスの印加がなされる。以降、時刻ｔ
５〜ｔ１３までは消去ベリファイと消去パルス印加が繰
返し実施される。このとき、消去ベリファイ電圧は、Ｖ
ＥＶ１である。
【０１２８】そして、時刻ｔ１３の消去ベリファイにお
いてメモリブロックの消去が完了したと判定される（ス
テップＳ４２）。
【０１２９】図１０は、図８の時刻ｔ１３におけるメモ
リブロック内のしきい値電圧に対するメモリセル数の分
布を示した図である。
【０１３０】図１０を参照して、図８の時刻ｔ２〜ｔ１
３の間に印加された消去パルスによって、時刻ｔ１３で
は、メモリブロック内のメモリセルはしきい値電圧が消
去ベリファイ電圧ＶＥＶ１より小さい状態、すなわち消
去状態にある。
【０１３１】再び、図２、図８を参照して、時刻ｔ１４
においてステップＳ４３の一括書込パルスが印加され
る。この書込パルスはステップＳ４０において印加され
た書込パルスよりも強度が弱い。
【０１３２】図１１は、図８の時刻ｔ１５におけるメモ
リブロック内のしきい値電圧に対するメモリセル数の分
布を示した図である。
【０１３３】図１１を参照して、図８の時刻ｔ１４〜ｔ
１５の間に印加された一括書込パルスによって、時刻ｔ
１５では、メモリブロック内のメモリセルはしきい値電
圧がオーバーイレースベリファイ電圧ＶＯＥＶより大き
い状態にある。ただし、しきい値電圧が消去ベリファイ
電圧ＶＥＶ２を超えるメモリセルも存在するため、この
セルは完全に消去状態にしなければならない。もちろ
ん、しきい値電圧が消去ベリファイ電圧ＶＥＶ２を超え
るメモリセルが存在しない場合もあり、この場合は消去
完了となる。
【０１３４】再び、図２、図８を参照して、時刻ｔ１５
においてステップＳ４４の消去パルスが印加され、時刻
ｔ１６において消去ベリファイが行なわれる。このとき
に、消去ベリファイ電圧ＶＥＶ２をステップＳ４２の消
去ベリファイ電圧ＶＥＶ１より大きく設定しておく。す
ると、図３で示した波形を与える場合よりも消去ベリフ
ァイが早く完了することが期待される。
【０１３５】そして、消去ベリファイがパスするまでス
テップＳ４４とステップＳ４６が繰返される（時刻ｔ１
７〜ｔ２０）。そして、時刻ｔ２０におけるベリファイ
において、メモリセルの消去が確認されたとする。
【０１３６】図１２は、図８の時刻ｔ２０におけるメモ
リブロック内のしきい値電圧に対するメモリセル数の分
布を示した図である。
【０１３７】図１２を参照して、図８の時刻ｔ１５〜ｔ
２０の間に印加された消去パルスによって、時刻ｔ２０
では、メモリブロック内のメモリセルはしきい値電圧が
消去ベリファイ電圧ＶＥＶ２より小さい状態にある。こ
の状態に至るまでに与える消去パルスの数は、ステップ
Ｓ４２の消去ベリファイ電圧とステップＳ４６の消去ベ
リファイ電圧とを等しい値にして行なった場合より少な
いことが期待できる。
【０１３８】また、しきい値電圧の分布がＶＥＶ〜ＶＯ
ＥＶの間にすべて収まる可能性も図３の波形を与えた場
合より大きくなるので、この時点で消去完了となる確率
も向上する。
【０１３９】したがって、ビットごとに行なうオーバイ
レースリカバー動作およびそのベリファイを行なうメモ
リセル数がさらに減り、または、オーバイレースリカバ
ー動作自体を行なわなくてよい場合も増えるので、合計
の消去時間が短縮される。
【０１４０】［実施の形態１の変形例］図１３は、実施
の形態１の変形例の消去シーケンスを示したフローチャ
ートである。
【０１４１】図１３に示したフローチャートは、図２に
示したフローチャートの構成において、ステップＳ４２
の消去ベリファイにおいて消去が未完了であると判定さ
れた場合にパルス強度を変更するステップＳ４７と、ス
テップＳ４６の消去ベリファイにおいて消去が未完了で
あると判定された場合に、パルス強度を変更するステッ
プＳ４８とをさらに備える点が異なる。他のステップは
図２に示したフローチャートと同様であり、説明は繰返
さない。
【０１４２】図１４は、図１３に示したフローチャート
に従う消去シーケンスの動作を説明するためにワード線
電位の変化を示した波形図である。
【０１４３】図１３、図１４を参照して、ステップＳ４
１の消去パルスが第１回目に印加される時刻ｔ２におい
ては、消去パルスの強度は弱く設定され、時刻ｔ２〜ｔ
１４においてステップＳ４２の消去ベリファイで消去未
完了と判定されるたびごとに、消去パルスの強度がステ
ップＳ４７において増加される。
【０１４４】このようにすることにより、過消去になる
メモリセルを最小限に抑えつつもステップＳ４２の消去
ベリファイが完了するまでの時間を短縮することができ
る。そして、この波形例においては、時刻ｔ１５におい
て印加されるステップＳ４４の消去パルスは、時刻ｔ１
２において印加された消去パルスよりもやや強い強度に
設定され、時刻ｔ１５〜ｔ２０では、ステップＳ４６の
消去ベリファイにおいて消去未完了と判定されるたびご
とにステップＳ４８においてパルス強度が強くなるよう
に変更されている。このようにすることにより、ステッ
プＳ４６の消去ベリファイが完了する時間も短縮するこ
とができ、かつ、ステップＳ６において過消去と判定さ
れるメモリセルの数も減らすことができる。
【０１４５】実施の形態１の変形例においても、ステッ
プＳ４６の消去ベリファイ電圧ＶＥＶ２をステップＳ４
２の消去ベリファイ電圧ＶＥＶ１より大きく設定してお
くことにより、これらの消去ベリファイ電圧を等しい値
にした場合よりも、消去時間の短縮を図ることができ
る。
【０１４６】［実施の形態２］図１５は、実施の形態２
の不揮発性半導体記憶装置の消去シーケンスのフローチ
ャートである。
【０１４７】図１５に示したフローチャートは、図２に
示した実施の形態２の消去シーケンスのフローチャート
において、ステップＳ４０〜Ｓ４６に代えてステップＳ
５０〜Ｓ５６を備える点が図２に示したフローチャート
と異なる。ステップＳ６〜Ｓ１０については、図２に示
したフローチャートと同様であるので説明は繰返さな
い。
【０１４８】図１６は、図１５に示したフローチャート
に従う消去シーケンスを説明するためのワード線電位の
変化を示す波形図である。
【０１４９】図１５、図１６を参照して、ステップＳ１
において消去コマンドが入力され、時刻ｔ１において一
括書込パルスが与えられる（ステップＳ５０）。
【０１５０】続いて時刻ｔ２においてステップＳ５１の
消去パルスの印加がされる。そして、ステップＳ５２の
消去ベリファイのために時刻ｔ３において消去ベリファ
イ電圧ＶＥＶ１がワード線に印加される。以降、時刻ｔ
４〜ｔ１２まではステップＳ５１、ステップＳ５２が繰
返される。
【０１５１】時刻ｔ１１の消去ベリファイにおいてしき
い値電圧が消去ベリファイ電圧ＶＥＶ１以下になったこ
とが確認されると、ステップＳ５３に進み時刻ｔ１２に
おいて一括書込パルスが与えられる。そして、時刻ｔ１
３においてステップＳ５４の書き戻しベリファイが実施
される。このときには、ステップＳ５２の消去ベリファ
イ電圧ＶＥＶ１よりも低いプログラムベリファイ電圧が
ワード線に与えられる。
【０１５２】そして、時刻ｔ１５において書き戻しベリ
ファイが完了した場合には、時刻ｔ１６においてステッ
プＳ５５の消去パルスが印加される。そしてステップＳ
５６の消去ベリファイが完了するまで繰返しステップＳ
５５の消去パルスの印加がされる。ただし、ステップＳ
５６の消去ベリファイ電圧ＶＥＶ２は、消去ベリファイ
電圧ＶＥＶ１より大きな電圧である。
【０１５３】以上説明したように、ステップＳ５１、ス
テップＳ５２においてまず消去を完了する。そして、ス
テップＳ５３、ステップＳ５４において過消去状態とな
ったメモリトランジスタの書き戻しが実行されたことを
確認する。そして、再びステップＳ５５、ステップＳ５
６においてメモリブロック内のメモリトランジスタの消
去が完了したことを確認する。このようにすることによ
り、より確実にメモリブロック内のメモリトランジスタ
のしきい値電圧の分布幅を狭めることができ、ステップ
Ｓ６においてビットごとオーバイレースリカバーの実行
を行なわなければならないメモリトランジスタの数を減
らすことができ、全体的には消去時間の短縮を行なうこ
とができる。
【０１５４】さらに、ステップＳ５４の書き戻しベリフ
ァイの判定条件をメモリトランジスタの数で規定するこ
とも可能である。
【０１５５】すなわち、通常は、メモリブロックに書込
みパルスを印加し、しきい値電圧が消去ベリファイ電圧
ＶＥＶ２より小さい過消去状態にあるメモリトランジス
タがメモリブロック内になくなったときに、書き戻しベ
リファイが完了したと判定する。
【０１５６】これに対して、過消去状態にあるメモリト
ランジスタの数を調べる。この過消去状態にあるメモリ
トランジスタの数が所定の数より少なければ書き戻しベ
リファイが完了したと判定することも可能である。
【０１５７】たとえば、ステップＳ７〜Ｓ９のメモリセ
ルのオーバイレースリカバーに１ビットあたり１０μｓ
程度かかるとすると、通常の消去動作を行った後に１万
ビットの過消去のメモリセルがあった場合には、１００
ｍｓの処理時間が必要となる。このときステップＳ５４
の判定条件として、たとえば、所定の数として１００ビ
ットを設定したときには、１００ビットまでの過消去状
態のメモリトランジスタが容認され、オーバイレースリ
カバーの処理時間は１ｍｓに減ることになる。
【０１５８】つまり、ステップＳ５４の処理をある程度
で切り上げたとしても合計の消去時間の短縮には十分効
果がある。したがって、ステップＳ５４において、過消
去のメモリセルをすべて書き戻すのに要する時間との兼
ね合いによって、所定数の過消去状態のメモリトランジ
スタを容認するようにしても良い。
【０１５９】実施の形態２で説明した消去フローでは、
ステップＳ５６の消去ベリファイ電圧ＶＥＶ２をステッ
プＳ５２の消去ベリファイ電圧ＶＥＶ１より大きく設定
しておくことにより、これらの消去ベリファイ電圧を等
しい値にした場合よりも、消去時間の短縮を図ることが
できる。
【０１６０】［実施の形態２の変形例］図１７は、実施
の形態２の変形例のフローチャートである。
【０１６１】図１７のフローチャートは、図１５のフロ
ーチャートの構成に加えて、ステップＳ５２において消
去未完了と判定された場合にパルス強度を変更するステ
ップＳ５７と、ステップＳ５４において書き戻しが未完
了と判定された場合にパルス強度を変更するステップＳ
５８と、ステップＳ５６において消去が未完了と判定さ
れた場合にパルス強度を変更するステップＳ５９をさら
に備える。他のステップは、図１５に示したフローチャ
ートと同様であるため説明は繰返さない。
【０１６２】図１８は、図１５に示したフローチャート
の動作を説明するために、ワード線電位の変化を示した
波形図である。
【０１６３】図１８を参照して、まずステップＳ５７に
よって時刻ｔ２〜ｔ１１の間に印加される消去パルス
は、ステップＳ５２において消去ベリファイが未完了で
あると判定されるたびごとに強くなるように段階的に強
度が変更される。このようにすることにより、過消去と
なるメモリトランジスタ数を抑制しつつ、消去時間の短
縮を図ることができる。
【０１６４】また、時刻ｔ１２〜ｔ１５において印加さ
れるステップＳ５３の一括書込パルスも、ステップＳ５
４の書き戻しベリファイにおいて書き戻しが未完了であ
ると判定されるたびごとに、ステップＳ５８においてパ
ルス強度が強く段階的に設定されるため、過剰に書込戻
されるメモリトランジスタの数を抑制しつつ、ステップ
Ｓ５４の書き戻しベリファイが完了する時間を短くする
ことができる。
【０１６５】さらに、時刻ｔ１６〜ｔ２２において印加
される消去パルスは、ステップＳ５６の消去ベリファイ
において消去未完了と判定されるたびごとに、ステップ
Ｓ５９においてパルス強度が段階的に強くされる。した
がって、過消去となるメモリトランジスタ数を抑制しつ
つも、ステップＳ５６の消去ベリファイが完了するまで
の所要時間を短くすることができる。
【０１６６】実施の形態２の変形例で説明した消去フロ
ーにおいても、ステップＳ５６の消去ベリファイ電圧Ｖ
ＥＶ２をステップＳ５２の消去ベリファイ電圧ＶＥＶ１
より大きく設定しておくことにより、これらの消去ベリ
ファイ電圧を等しい値にした場合よりも、消去時間の短
縮を図ることができる。
【０１６７】［実施の形態３］図１９は、実施の形態３
の不揮発性半導体記憶装置の消去シーケンスを示したフ
ローチャートである。
【０１６８】図１９に示したフローチャートは、図２に
示したフローチャートの構成においてステップＳ４０〜
Ｓ４６に代えて、ステップＳ６０〜Ｓ６５を備える点が
図２に示したフローチャートと異なる。ステップＳ６〜
Ｓ１０については図２に示したフローチャートと同様で
あり説明は繰返さない。
【０１６９】図２０は、図１９のフローチャートの動作
を説明するための、ワード線電位の変化を示した波形図
である。
【０１７０】図１９、図２０を参照して、消去コマンド
がステップＳ１において入力されると、時刻ｔ１におい
て消去前の一括書込が実施される（ステップＳ６０）。
そして、時刻ｔ２において消去パルスが印加される（ス
テップＳ６１）。
【０１７１】続いて、時刻ｔ３においてステップＳ６２
の消去ベリファイのためにパルスが印加される。このパ
ルスは消去ベリファイ電圧ＶＥＶ１をワード線に与える
パルスである。そして、このベリファイが完了するまで
繰返しステップＳ６１の消去パルスが時刻ｔ４〜ｔ１２
の間印加される。
【０１７２】時刻ｔ１２においてステップＳ６２の消去
ベリファイにおいて消去が完了されたと判定されると、
時刻ｔ１４においてステップＳ６３の一括書込パルスが
印加される。そして時刻ｔ１５においてステップＳ６４
の消去パルスが印加され、時刻ｔ１６においてステップ
Ｓ６５の消去ベリファイが実施される。ステップＳ６５
の消去ベリファイにおいてはワード線の電位は消去ベリ
ファイ電圧ＶＥＶ２に設定され、完全に消去されたか否
かが判定される。消去ベリファイ電圧ＶＥＶ２は、消去
ベリファイ電圧ＶＥＶ１よりも大きな電圧である。
【０１７３】そして時刻ｔ１７〜時刻ｔ２０においては
ステップＳ６５の消去ベリファイが完了するまでステッ
プＳ６３、ステップＳ６４の一括書込パルス、消去パル
スの印加が繰返し実施されることになる。
【０１７４】このような構成にすることにより、ステッ
プＳ６１、Ｓ６２において第１回目の消去パルスによる
消去を実施し、その後さらに高精度にしきい値電圧を小
さくする消去動作をステップＳ６３〜Ｓ６５で行なう。
実施の形態３に示した消去シーケンスでも、実施の形態
１、２と同様に、従来に比べてしきい値電圧の分布幅を
狭くしつつ消去時間を短縮することができる。
【０１７５】また、ステップＳ６５の消去ベリファイ電
圧ＶＥＶ２をステップＳ６２の消去ベリファイ電圧ＶＥ
Ｖ１より大きく設定しておくことにより、これらの消去
ベリファイ電圧を等しい値にした場合よりも、消去時間
の短縮を図ることができる。
【０１７６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１７７】
【発明の効果】請求項１に記載の不揮発性半導体記憶装
置は、２回めの消去ベリファイ電圧を１回目の消去ベリ
ファイ電圧よりも大きく設定するので、消去パルスを与
える数が少なくてすみ、メモリブロックのデータ消去時
間の短縮ができる。
【０１７８】請求項２〜４に記載の不揮発性半導体記憶
装置は、請求項１に記載の不揮発性半導体記憶装置の奏
する効果に加えて、２回目のブロック消去前に書込を行
なうので、しきい値の分布が狭くなるので、ビットごと
のオーバイレースリカバーの処理をしなければならない
メモリセルの数をさらに減らすことができ、消去時間の
短縮を図ることができる。
【０１７９】請求項５に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の奏する
効果に加えて、２回目の消去ベリファイ時に書込パルス
と消去パルスを組合せて印加するので、より高精度なし
きい値電圧の制御が可能である。
【０１８０】請求項６に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の奏する
効果に加えて、消去パルスを最初に加える前に予備書込
を行なうので、しきい値の分布が狭くなるので、ビット
ごとのオーバイレースリカバーの処理をしなければなら
ないメモリセルの数をさらに減らすことができ、消去時
間の短縮を図ることができる。
【０１８１】請求項７に記載の不揮発性半導体記憶装置
は、請求項６に記載の不揮発性半導体記憶装置の奏する
効果に加えて、予備書込パルスに対して消去パルスを与
えた後に印加する書込パルスは、印加によって生ずるメ
モリトランジスタのしきい値電圧のシフト量が小さいの
で、より高精度なしきい値電圧の制御が可能である。
【０１８２】請求項８に記載の不揮発性半導体記憶装置
のデータ消去方法は、２回めの消去ベリファイ電圧を１
回目の消去ベリファイ電圧よりも大きく設定するので、
消去パルスを与える数が少なくてすみ、メモリブロック
のデータ消去時間の短縮ができる。
【０１８３】請求項９〜１１に記載の不揮発性半導体記
憶装置のデータ消去方法は、請求項８に記載の不揮発性
半導体記憶装置のデータ消去方法の奏する効果に加え
て、２回目のブロック消去前に書込を行なうので、しき
い値の分布が狭くなるので、ビットごとのオーバイレー
スリカバーの処理をしなければならないメモリセルの数
をさらに減らすことができ、消去時間の短縮を図ること
ができる。
【０１８４】請求項１２に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項８に記載の不揮発性半導
体記憶装置のデータ消去方法の奏する効果に加えて、２
回目の消去ベリファイ時に書込パルスと消去パルスを組
合せて印加するので、より高精度なしきい値電圧の制御
が可能である。
【０１８５】請求項１３に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項８に記載の不揮発性半導
体記憶装置のデータ消去方法の奏する効果に加えて、消
去パルスを最初に加える前に予備書込を行なうので、し
きい値の分布が狭くなるので、ビットごとのオーバイレ
ースリカバーの処理をしなければならないメモリセルの
数をさらに減らすことができ、消去時間の短縮を図るこ
とができる。
【０１８６】請求項１４に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１３に記載の不揮発性半
導体記憶装置のデータ消去方法の奏する効果に加えて、
予備書込パルスに対して消去パルスを与えた後に印加す
る書込パルスは、印加によって生ずるメモリトランジス
タのしきい値電圧のシフト量が小さいので、より高精度
なしきい値電圧の制御が可能である。
【図面の簡単な説明】
【図１】 本発明の不揮発性半導体記憶装置１の概略構
成を示すブロック図である。
【図２】 図１の書込＆消去制御部２が制御するフラッ
シュメモリの消去シーケンスを示したフローチャートで
ある。
【図３】 図２のフローチャートにおいて、ステップＳ
４２の消去ベリファイ電圧とステップＳ４６の消去ベリ
ファイ電圧とが等しい場合のワード線電位の変化を示し
た波形図である。
【図４】 図３の時刻ｔ２におけるメモリブロック内の
しきい値電圧に対するメモリセル数の分布を示した図で
ある。
【図５】 図３の時刻ｔ１３におけるメモリブロック内
のしきい値電圧に対するメモリセル数の分布を示した図
である。
【図６】 図３の時刻ｔ１５におけるメモリブロック内
のしきい値電圧に対するメモリセル数の分布を示した図
である。
【図７】 図３の時刻ｔ２０におけるメモリブロック内
のしきい値電圧に対するメモリセル数の分布を示した図
である。
【図８】 図２のフローチャートにおいて、ステップＳ
４２の消去ベリファイ電圧とステップＳ４６の消去ベリ
ファイ電圧に差を設けることにより、さらに消去時間の
短縮を図った場合のワード線電位の変化を示した波形図
である。
【図９】 図８の時刻ｔ２におけるメモリブロック内の
しきい値電圧に対するメモリセル数の分布を示した図で
ある。
【図１０】 図８の時刻ｔ１３におけるメモリブロック
内のしきい値電圧に対するメモリセル数の分布を示した
図である。
【図１１】 図８の時刻ｔ１５におけるメモリブロック
内のしきい値電圧に対するメモリセル数の分布を示した
図である。
【図１２】 図８の時刻ｔ２０におけるメモリブロック
内のしきい値電圧に対するメモリセル数の分布を示した
図である。
【図１３】 実施の形態１の変形例の消去シーケンスを
示したフローチャートである。
【図１４】 図１３に示したフローチャートに従う消去
シーケンスの動作を説明するためにワード線電位の変化
を示した波形図である。
【図１５】 実施の形態２の不揮発性半導体記憶装置の
消去シーケンスのフローチャートである。
【図１６】 図１５に示したフローチャートに従う消去
シーケンスを説明するためのワード線電位の変化を示す
波形図である。
【図１７】 実施の形態２の変形例のフローチャートで
ある。
【図１８】 図１５に示したフローチャートの動作を説
明するために、ワード線電位の変化を示した波形図であ
る。
【図１９】 実施の形態３の不揮発性半導体記憶装置の
消去シーケンスを示したフローチャートである。
【図２０】 図１９のフローチャートの動作を説明する
ための、ワード線電位の変化を示した波形図である。
【図２１】 従来のフラッシュメモリの最もシンプルな
消去シーケンスの例を示したフローチャートである。
【図２２】 図２１におけるステップＳ１０２で行なわ
れる消去パルスを与えている時の印加電圧を説明するた
めのメモリブロックの回路図である。
【図２３】 消去パルスが印加されている場合のメモリ
トランジスタに印加されている電圧を説明するための図
である。
【図２４】 図２１に示したシーケンスにおいてステッ
プＳ１０３で行なわれるイレースベリファイの場合に印
加される電圧を説明するための回路図である。
【図２５】 図２４の選択ビットに対応したメモリトラ
ンジスタに印加される電圧を示した図である。
【図２６】 従来のフラッシュメモリのリード時の電圧
設定を説明するための回路図である。
【図２７】 図２６に示したリード時の選択されたメモ
リトランジスタに与えられる電位を示した図である。
【図２８】 消去パルス印加前のしきい値電圧の分布を
示す図である。
【図２９】 図２１の消去シーケンスにおいて消去パル
スが印加されても、完全に全ビットのデータが消去され
ていない不完全な消去状態を示した図である。
【図３０】 図２１のステップＳ１０３においてイレー
スベリファイが完了した場合のしきい値電圧の分布を示
した図である。
【図３１】 消去状態の各しきい値電圧を有するメモリ
トランジスタのゲート電圧とドレイン電流の特性を表わ
した図である。
【図３２】 図２１で示した消去シーケンスの過消去の
問題に対する対策を施したフローを示したフローチャー
トである。
【図３３】 図３２のステップＳ１１４において実行さ
れたオーバイレースベリファイ時にメモリブロックに与
えられる電圧を説明するための回路図である。
【図３４】 オーバイレースベリファイ時における選択
ビットに対応するメモリトランジスタに与えられる電圧
を示した図である。
【図３５】 図３２のステップＳ１１５に示したビット
毎オーバイレースリカバー時におけるメモリブロックに
与える電圧を示した回路図である。
【図３６】 図３２の消去シーケンスの消去時間をさら
に短縮する消去シーケンスを説明するためのフローチャ
ートである。
【図３７】 図３６に示した消去シーケンスの消去時間
のさらなる短縮を図ったフローチャートである。
【図３８】 図３７のステップＳ１３１における消去前
一括書込を行なう場合のメモリブロックに与える電圧を
説明するための回路図である。
【図３９】 図３８に示した消去前一括書込時において
メモリトランジスタに印加される電圧を説明するための
図である。
【図４０】 図３７の消去シーケンスにおいてステップ
Ｓ１３１の消去前一括書込を行なう前のしきい値電圧の
分布を示した図である。
【図４１】 消去前一括書込をしている途中のメモリト
ランジスタのしきい値電圧の分布を示した図である。
【図４２】 消去前一括書込が終了した後のしきい値電
圧の分布を示した図である。
【符号の説明】
１ 不揮発性半導体記憶装置、２ 消去制御部、３ 電
圧発生部、４ 正電圧発生回路、８ 負電圧発生回路、
１２ ＷＬブースト回路、１４ ディストリビュータ、
１６ アドレスバッファ、１８ Ｘデコーダ、２０ Ｙ
デコーダ、２２入出力バッファ、２４ Ｙ系制御回路、
２６ メモリアレイ、２８ セレクトゲート、ＢＬ１〜
ＢＬｍ ビット線、ＢＬＯＣＫ０〜ＢＬＯＣＫｎ メモ
リブロック、ＭＢＬ メインビット線、ＭＴ メモリト
ランジスタ、Ｓ１〜Ｓ１３１ステップ、ＳＧ セレクト
ゲート、ＳＧＬ セレクトゲート線、ＳＬ ソース線、
ＷＬ０〜ＷＬｎ ワード線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 悟 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大庭 敦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 友枝 光弘 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD05 AD08 AD09 AE05 AE08

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された不揮発性の複数のメ
    モリトランジスタを含むメモリブロックと、 前記メモリトランジスタの行を選択する複数のワード線
    と、 前記メモリトランジスタの列に対応して設けられる複数
    のビット線と、 前記複数のワード線、前記複数のビット線、前記メモリ
    トランジスタの基板部およびソースに与える電位を発生
    する電位発生部と、 前記電位発生部を制御して前記メモリブロックのデータ
    消去を行なう書込消去制御部とを備え、 前記書込消去制御部は、 前記複数のメモリトランジスタに対して一括して第１の
    消去パルスを繰り返し与え、前記複数のメモリトランジ
    スタを第１の消去状態に設定する第１の設定部と、 前記複数のメモリトランジスタを前記第１の消去状態よ
    りも過消去状態になった前記メモリトランジスタの数が
    少ない第２の消去状態に設定する第２の設定部と、 前記第２の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なう書き戻し制御部とを含み、 各前記メモリトランジスタは、フローティングゲートを
    有するＭＯＳトランジスタであり、 前記第１の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第１の値以下になった状態であ
    り、 前記第２の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第２の値以下になった状態であ
    る、不揮発性半導体記憶装置。
  2. 【請求項２】 前記第２の設定部は、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して一括して第１の書込パルスを与える第１のパ
    ルス制御部と、 前記第１の書込みパルスが印加された後の前記複数のメ
    モリトランジスタに対して、一括して第２の消去パルス
    を与える動作を前記複数のメモリトランジスタが前記第
    ２の消去状態になるまで繰り返す第２のパルス制御部と
    を有する、請求項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記第２の設定部は、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して、前記複数のメモリトランジスタが所定の書
    き戻し状態になるまで一括して第１の書込パルスを与え
    る第１のパルス制御部と、 前記所定の書き戻し状態になった前記複数のメモリトラ
    ンジスタに対して、一括して第２の消去パルスを与える
    動作を前記複数のメモリトランジスタが前記第２の消去
    状態になるまで繰り返す第２のパルス制御部とを有す
    る、請求項１に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記所定の書き戻し状態は、前記メモリ
    ブロック内の前記第１の値よりしきい値電圧が小さい前
    記メモリトランジスタの数が所定の数より少ない状態で
    ある、請求項３に記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記第２の設定部は、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して、一括して第１の書込パルスを与えた後に一
    括して第２の消去パルスを与える動作を前記複数のメモ
    リトランジスタが前記第２の消去状態になるまで繰り返
    す第１のパルス印加部を含む、請求項１に記載の不揮発
    性半導体記憶装置。
  6. 【請求項６】 前記第１の消去状態に設定する前記ステ
    ップに先立って、前記複数のメモリトランジスタに対し
    て一括して消去前の予備書込を行なう予備書込パルスを
    与える前処理部をさらに備える、請求項１に記載の不揮
    発性半導体記憶装置。
  7. 【請求項７】 前記書込みパルスの印加による前記メモ
    リトランジスタのしきい値電圧のシフト量は、前記予備
    書込みパルスの印加による前記メモリトランジスタのし
    きい値電圧のシフト量よりも小さい、請求項６に記載の
    不揮発性半導体記憶装置。
  8. 【請求項８】 行列状に配置された不揮発性の複数のメ
    モリトランジスタを含むメモリブロックと、前記メモリ
    トランジスタの行を選択する複数のワード線と、前記メ
    モリトランジスタの列に対応して設けられる複数のビッ
    ト線と、前記複数のワード線、前記複数のビット線、前
    記メモリトランジスタの基板部およびソースに与える電
    位を発生する電位発生部と、前記電位発生部を制御して
    前記メモリブロックのデータ消去を行なう書込消去制御
    部とを備える不揮発性半導体記憶装置のデータ消去方法
    であって、 前記複数のメモリトランジスタに対して一括して第１の
    消去パルスを繰り返し与え、前記複数のメモリトランジ
    スタを第１の消去状態に設定するステップと、 前記複数のメモリトランジスタを前記第１の消去状態よ
    りも過消去状態になった前記メモリトランジスタの数が
    少ない第２の消去状態に設定するステップと、 前記第２の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なうステップとを備え、 各前記メモリトランジスタは、フローティングゲートを
    有するＭＯＳトランジスタであり、 前記第１の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第１の値以下になった状態であ
    り、 前記第２の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第２の値以下になった状態であ
    る、不揮発性半導体記憶装置のデータ消去方法。
  9. 【請求項９】 前記第２の消去状態に設定する前記ステ
    ップは、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して一括して第１の書込パルスを与えるステップ
    と、 前記第１の書込みパルスが印加された後の前記複数のメ
    モリトランジスタに対して、一括して第２の消去パルス
    を与える動作を前記複数のメモリトランジスタが前記第
    ２の消去状態になるまで繰り返すステップとを含む、請
    求項８に記載の不揮発性半導体記憶装置のデータ消去方
    法。
  10. 【請求項１０】 前記第２の消去状態に設定する前記ス
    テップは、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して、前記複数のメモリトランジスタが所定の書
    き戻し状態になるまで一括して第１の書込パルスを与え
    るステップと、 前記所定の書き戻し状態になった前記複数のメモリトラ
    ンジスタに対して、一括して第２の消去パルスを与える
    動作を前記複数のメモリトランジスタが前記第２の消去
    状態になるまで繰り返すステップとを含む、請求項８に
    記載の不揮発性半導体記憶装置のデータ消去方法。
  11. 【請求項１１】 前記所定の書き戻し状態は、前記複数
    のメモリトランジスタのうちのしきい値電圧が前記第１
    の値より小さい前記メモリトランジスタの数が所定の数
    より少ない状態である、請求項１０に記載の不揮発性半
    導体記憶装置のデータ消去方法。
  12. 【請求項１２】 前記第２の消去状態に設定する前記ス
    テップは、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して、一括して第１の書込パルスを与えた後に一
    括して第２の消去パルスを与える動作を前記複数のメモ
    リトランジスタが前記第２の消去状態になるまで繰り返
    すステップを含む、請求項８に記載の不揮発性半導体記
    憶装置のデータ消去方法。
  13. 【請求項１３】 前記第１の消去状態に設定する前記ス
    テップに先立って、前記複数のメモリトランジスタに対
    して一括して消去前の予備書込を行なう予備書込パルス
    を与えるステップをさらに備える、請求項８に記載の不
    揮発性半導体記憶装置のデータ消去方法。
  14. 【請求項１４】 前記書込みパルスの印加による前記メ
    モリトランジスタのしきい値電圧のシフト量は、前記予
    備書込みパルスの印加による前記メモリトランジスタの
    しきい値電圧のシフト量よりも小さい、請求項１３に記
    載の不揮発性半導体記憶装置のデータ消去方法。
JP2000349765A 2000-11-16 2000-11-16 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法 Withdrawn JP2002157890A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000349765A JP2002157890A (ja) 2000-11-16 2000-11-16 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
US09/845,300 US6515908B2 (en) 2000-11-16 2001-05-01 Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000349765A JP2002157890A (ja) 2000-11-16 2000-11-16 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法

Publications (1)

Publication Number Publication Date
JP2002157890A true JP2002157890A (ja) 2002-05-31

Family

ID=18823106

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000349765A Withdrawn JP2002157890A (ja) 2000-11-16 2000-11-16 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法

Country Status (2)

Country Link
US (1) US6515908B2 (ja)
JP (1) JP2002157890A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054036A (ja) * 2004-08-10 2006-02-23 Samsung Electronics Co Ltd 不揮発性メモリ装置及びその消去方法
JP2006099912A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ消去方法
US7382651B2 (en) 2005-12-27 2008-06-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2008536248A (ja) * 2005-03-31 2008-09-04 サンディスク コーポレイション メモリセルの部分集合を個別に検証してさらにソフトプログラミングすることによる不揮発性メモリのソフトプログラミング
US8335114B2 (en) 2007-12-13 2012-12-18 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US8379445B2 (en) 2010-01-20 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor storage device capable of reducing erasure time

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW439293B (en) * 1999-03-18 2001-06-07 Toshiba Corp Nonvolatile semiconductor memory
US7366020B2 (en) * 1999-07-28 2008-04-29 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof
US6914827B2 (en) * 1999-07-28 2005-07-05 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
KR100456596B1 (ko) * 2002-05-08 2004-11-09 삼성전자주식회사 부유트랩형 비휘발성 기억소자의 소거 방법
US7170706B2 (en) * 2002-08-29 2007-01-30 Freescale Semiconductor, Inc. Hard disk system with non-volatile IC based memory for storing data
US7006318B2 (en) 2002-08-29 2006-02-28 Freescale Semiconductor, Inc. Removable media storage system with memory for storing operational data
US7096378B2 (en) * 2002-08-29 2006-08-22 Freescale Semiconductor, Inc. Data storage system having a non-volatile IC based memory for storing user data
JP4007909B2 (ja) * 2002-12-26 2007-11-14 株式会社ルネサステクノロジ 不揮発性半導体記憶装置のデータ消去方法
US7020021B1 (en) * 2004-11-04 2006-03-28 Advanced Micro Devices, Inc. Ramped soft programming for control of erase voltage distributions in flash memory devices
JP4662437B2 (ja) * 2004-11-30 2011-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路
US20070047327A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Erase method for flash memory
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
KR100843037B1 (ko) * 2007-03-27 2008-07-01 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 소거 방법
KR101348173B1 (ko) * 2007-05-25 2014-01-08 삼성전자주식회사 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템
JP2009032324A (ja) * 2007-07-26 2009-02-12 Spansion Llc 複数のメモリブロックを備える不揮発性記憶装置
JP5450013B2 (ja) 2009-07-15 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
JP5385220B2 (ja) * 2010-06-30 2014-01-08 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム
JP5866964B2 (ja) * 2011-10-25 2016-02-24 富士通株式会社 制御回路及びそれを用いた電子機器
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
KR20180132357A (ko) * 2017-06-02 2018-12-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20190057701A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
CN111863093B (zh) * 2019-04-29 2022-08-09 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法和装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH046698A (ja) 1990-04-24 1992-01-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5642311A (en) * 1995-10-24 1997-06-24 Advanced Micro Devices Overerase correction for flash memory which limits overerase and prevents erase verify errors
KR100481841B1 (ko) * 1997-11-25 2005-08-25 삼성전자주식회사 음의고전압을방전시키기위한회로를구비한플래시메모리장치
US6122198A (en) * 1999-08-13 2000-09-19 Advanced Micro Devices, Inc. Bit by bit APDE verify for flash memory applications
US6285599B1 (en) * 2000-05-02 2001-09-04 Advanced Micro Devices, Inc. Decoded source lines to tighten erase Vt distribution

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054036A (ja) * 2004-08-10 2006-02-23 Samsung Electronics Co Ltd 不揮発性メモリ装置及びその消去方法
JP2006099912A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ消去方法
JP4521243B2 (ja) * 2004-09-30 2010-08-11 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去方法
JP2008536248A (ja) * 2005-03-31 2008-09-04 サンディスク コーポレイション メモリセルの部分集合を個別に検証してさらにソフトプログラミングすることによる不揮発性メモリのソフトプログラミング
JP4796126B2 (ja) * 2005-03-31 2011-10-19 サンディスク コーポレイション メモリセルの部分集合を個別に検証してさらにソフトプログラミングすることによる不揮発性メモリのソフトプログラミング
US7382651B2 (en) 2005-12-27 2008-06-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8335114B2 (en) 2007-12-13 2012-12-18 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US8971130B2 (en) 2007-12-13 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US9595344B2 (en) 2007-12-13 2017-03-14 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US10037812B2 (en) 2007-12-13 2018-07-31 Toshiba Memory Corporation Semiconductor memory device capable of shortening erase time
US10446247B2 (en) 2007-12-13 2019-10-15 Toshiba Memory Corporation Semiconductor memory device capable of shortening erase time
US11056202B2 (en) 2007-12-13 2021-07-06 Toshiba Memory Corporation Semiconductor memory device capable of shortening erase time
US11830559B2 (en) 2007-12-13 2023-11-28 Kioxia Corporation Semiconductor memory device capable of shortening erase time
US8379445B2 (en) 2010-01-20 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor storage device capable of reducing erasure time

Also Published As

Publication number Publication date
US20020057599A1 (en) 2002-05-16
US6515908B2 (en) 2003-02-04

Similar Documents

Publication Publication Date Title
JP4360736B2 (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
JP2002157890A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
JP5072723B2 (ja) 不揮発性半導体記憶装置
US6788580B2 (en) Nonvolatile semiconductor storage device and data erasing method
JP4593159B2 (ja) 半導体装置
JP4315767B2 (ja) 不揮発性半導体記憶装置
JP3984445B2 (ja) 不揮発性半導体メモリ装置のオーバーイレースセル検出方法
JP6088602B2 (ja) 不揮発性半導体記憶装置
JP3802763B2 (ja) 不揮発性半導体メモリ装置およびその消去方法
KR20120006936A (ko) 비휘발성 메모리 블록의 소프트 프로그램
KR100763114B1 (ko) 플래쉬 메모리 소자의 검증 방법
US6781882B2 (en) Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof
JP3708912B2 (ja) 半導体集積回路装置
CN106558342B (zh) 非易失性半导体存储装置及其擦除方法
JPWO2006059375A1 (ja) 半導体装置および半導体装置の制御方法
KR20150035223A (ko) 반도체 메모리 장치 및 이의 동작방법
JP2005500636A (ja) 高い列リークの存在下にあるｎｏｒフラッシュメモリセル用の正確な検証装置および方法
KR101458955B1 (ko) 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
JP2005228371A (ja) 半導体記憶装置及びその閾値電圧制御方法
KR102153017B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR100967010B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
JP2008293616A (ja) 不揮発性半導体記憶装置の消去方法
KR101981798B1 (ko) 불휘발성 메모리 장치의 소거 방법 및 소프트 프로그램 방법
JP3859975B2 (ja) 不揮発性メモリ

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080205