JP2002157890A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法 - Google Patents

不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法

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JP2002157890A
JP2002157890A JP2000349765A JP2000349765A JP2002157890A JP 2002157890 A JP2002157890 A JP 2002157890A JP 2000349765 A JP2000349765 A JP 2000349765A JP 2000349765 A JP2000349765 A JP 2000349765A JP 2002157890 A JP2002157890 A JP 2002157890A
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erase
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pulse
memory transistors
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Yoshikazu Miyawaki
好和 宮脇
Satoru Shimizu
悟 清水
Atsushi Oba
敦 大庭
Mitsuhiro Tomoe
光弘 友枝
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 消去時間が短縮されたフラッシュメモリを提
供する。 【解決手段】 メモリセルのしきい値電圧の分布幅を狭
くし、オーバイレースベリファイの対象となるメモリト
ランジスタの数を減少させるため、2回の消去を行なう
フローにおいて、第1回目の消去時(S41,S42)
の消去ベリファイ電圧を第2回目の消去時(S44,S
46)消去ベリファイ電圧よりも厳しくしておく。2回
目の消去時の消去パルスの数を減らすことができ、消去
時間のさらなる短縮が可能となる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には、フラッシュ型の不揮
発性半導体記憶装置に関する。
【0002】
【従来の技術】フラッシュ型の不揮発性半導体記憶装置
すなわち、フラッシュメモリは、機能的には、一括消去
型の電気的に書込消去が可能な不揮発性半導体記憶装置
であるが、その低コスト性、電気的消去機能を有するこ
とから携帯機器等に大きな需要があり、近年最も盛んに
研究開発が行なわれている不揮発性半導体記憶装置であ
る。フラッシュメモリは、メモリセルとして、フローテ
ィングゲートを有し、しきい値電圧を変化させることが
できるトランジスタ(以下、メモリトランジスタと称す
る)を使用する。
【0003】NOR型のフラッシュメモリは、チャネル
ホットエレクトロンで書込を行なうため、書込速度が速
いという利点がある。
【0004】NOR型のフラッシュメモリは、消去時に
は、メモリトランジスタのしきい値電圧を高から低に変
化させる。
【0005】NOR型のフラッシュメモリの中でも現在
主流となっているのは、消去時にフローティングゲート
の電子をソース領域に引き抜くエッジ引抜き型のフラッ
シュメモリであるが、本発明では例としてチャネル全面
に電子を引抜いて消去を行なうNOR型のフラッシュメ
モリの場合の印加電圧を示している。かかるチャネル全
面引抜き型消去のNOR型フラッシュメモリは、従来の
エッジ引抜き型のフラッシュメモリに比べセルサイズを
スケーリングできる、つまり比例縮小できるという利点
がある。
【0006】図21は、従来のフラッシュメモリの最も
シンプルな消去シーケンスの例を示したフローチャート
である。
【0007】図21を参照して、ステップS101にお
いて消去コマンドが入力されると、続くステップS10
2において所定のパルス幅を有する消去パルスがメモリ
トランジスタに印加される。
【0008】そして、その後ステップS103において
消去されたかどうかを判定するイレースベリファイ機能
による判定が行なわれる。
【0009】ステップS103においてメモリセルの保
持情報が消去されていないと判断された場合には、ステ
ップS102に戻り、メモリトランジスタのしきい値電
圧が消去判定電圧以下となるまでステップS102、S
103を繰返し通ることにより消去パルスの印加とイレ
ースベリファイを繰返し行なう。
【0010】ステップS103においてメモリトランジ
スタのしきい値電圧が消去判定電圧以下になったときに
はステップS104に進み消去動作が終了する。
【0011】図22は、図21におけるステップS10
2で行なわれる消去パルスを与えている時の印加電圧を
説明するためのメモリブロックの回路図である。
【0012】図22を参照して、このメモリブロックに
は、n行m列に配置された各々がフローティングゲート
を有するメモリトランジスタが示されている。消去パル
スを印加するときには、ソース線電位VSLおよびウェル
電位Vwellはともに8Vに設定される。そして、各行の
メモリトランジスタを活性化するワード線はすべて−1
0Vに設定される。また、各列のメモリトランジスタか
らデータを読出すためのビット線BL1〜BLmはすべ
て開放状態に設定される。
【0013】図23は、消去パルスが印加されている場
合のメモリトランジスタに印加されている電圧を説明す
るための図である。
【0014】図23を参照して、メモリトランジスタの
ソースに与えられるソース線電位V SLおよびメモリトラ
ンジスタの基板部に与えられるウエル電位Vwellはとも
に8Vに設定される。メモリトランジスタを選択するた
めのワード線に印加されるワード線電位VWLは−10V
に設定される。メモリトランジスタのドレインはこのと
きは開放状態にされている。ゲートとソース間だけでな
く、ゲートと基板間にも高電界が印加されているので、
メモリトランジスタのチャネル全面に電子が引抜かれ、
消去が行なわれる。
【0015】図24は、図21に示したシーケンスにお
いてステップS103で行なわれるイレースベリファイ
の場合に印加される電圧を説明するための回路図であ
る。
【0016】図24を参照して、ウェル電位Vwellおよ
びソース線電位VSLはともに0Vに設定される。選択ビ
ットに対応するメモリトランジスタを選択するワード線
WLiは3.5Vに設定され、他のワード線はすべて0
Vに設定される。選択ビットに対応するメモリトランジ
スタに接続されたビット線BLjは1.0Vに設定さ
れ、他のビット線はすべて0Vに設定される。このよう
な電位に設定し、メモリトランジスタに流れる電流を確
認することにより、メモリトランジスタMT(i,j)
の消去が行なわれたか否かが確認される。
【0017】図25は、図24の選択ビットに対応した
メモリトランジスタに印加される電圧を示した図であ
る。
【0018】図25を参照して、選択されたメモリトラ
ンジスタMT(j,i)のソースおよびウェルはともに
0Vに設定される。メモリトランジスタのゲートには
3.5Vが与えられドレインには1.0Vが与えられ
る。
【0019】次に、従来のフラッシュメモリにおけるリ
ード時の電圧設定を説明しておく。図26は、従来のフ
ラッシュメモリのリード時の電圧設定を説明するための
回路図である。
【0020】図26を参照して、選択ビットに対応する
メモリトランジスタのゲートに接続されるワード線WL
iは4.5Vに設定され、他にワード線はすべて0Vに
設定される。このとき、ソース線電位VSLおよびウェル
電位Vwellはともに0Vに設定されている。
【0021】図27は、図26に示したリード時の選択
されたメモリトランジスタに与えられる電位を示した図
である。
【0022】図27を参照して、選択ビットに相当する
メモリトランジスタのソースおよびウェルはともに0V
に設定されている。そしてドレインには1.0Vが与え
られゲートには4.5Vが与えられる。このときに、メ
モリトランジスタのしきい値電圧が高いとドレインから
ソースへは電流が流れず、逆にメモリトランジスタのし
きい値電圧が低い場合には、ドレインからソースに電流
が流れる。この電流を検出することによりメモリトラン
ジスタにデータが書込まれているか否かが判別できる。
【0023】
【発明が解決しようとする課題】図21に示した従来の
フラッシュメモリの消去シーケンスを使用すると、メモ
リトランジスタの一部が過消去状態となってしまうとい
う問題が生じる。以降この過消去状態について説明す
る。
【0024】図28は、消去パルス印加前のしきい値電
圧の分布を示す図である。図28を参照して、図21の
ステップS101において消去コマンドが入力される直
前の状態、つまり消去時における初期状態では、プログ
ラム状態すなわちメモリトランジスタに“0”が記憶さ
れている状態とイレース状態すなわちメモリトランジス
タに“1”が記憶されている状態とが存在する。図の縦
軸は、メモリブロックにおいて各しきい値電圧を保持し
ているメモリトランジスタの数を示している。
【0025】なお、NOR型フラッシュメモリでは、し
きい値電圧が高い状態にある場合がプログラム状態、す
なわち、“0”を保持している状態に対応している。一
方、しきい値電圧が低い状態がイレース状態、すなわ
ち、“1”を保持している状態に対応している。
【0026】図28で示した状態は、それまでのシーケ
ンスによりメモリブロックにデータが記憶されている状
態であり、その記憶状態に応じてプログラム状態、イレ
ース状態のメモリトランジスタ数が定まっている。ま
た、プログラム状態のメモリトランジスタは、しきい値
電圧が5.5V以上に分布しており、イレース状態のメ
モリトランジスタはしきい値電圧が3.5V以下に分布
している。
【0027】図29は、図21の消去シーケンスにおい
て消去パルスが印加されても、完全に全ビットのデータ
が消去されていない不完全な消去状態を示した図であ
る。
【0028】図21、図29を参照して、ステップS1
02では、所定の幅の消去パルスをメモリブロック内の
メモリトランジスタに一括して与えることにより、FN
(ファウラーノルドハイム)トンネル電流を用いてメモ
リブロック単位で消去が行なわれる。したがって、図2
8で示したように1ブロックの中にイレース状態のメモ
リトランジスタとプログラム状態のメモリトランジスタ
がある場合に、ブロック単位で消去パルスが印加される
と、イレース状態のメモリセルもプログラム状態のメモ
リセルもともに図28においてしきい値電圧が低くなる
方にシフトしていく。
【0029】図30は、図21のステップS103にお
いてイレースベリファイが完了した場合のしきい値電圧
の分布を示した図である。
【0030】図30を参照して、イレースベリファイが
完了すると、メモリブロック中のメモリトランジスタの
しきい値電圧は、すべて3.5V以下になっている。し
かし、メモリブロックにおける各メモリトランジスタの
しきい値電圧は、この場合にはかなりばらつきが生じて
いることがわかる。すなわち、図30において、しきい
値電圧の分布幅が広くなってしまっている。
【0031】その結果、しきい値電圧が1V以下である
メモリセル、つまり、過消去状態にあるメモリトランジ
スタが存在することが斜線部に示されている。過消去状
態では、メモリトランジスタは、ゲート電圧が0Vであ
ってもドレイン電流が流れるデプレッション型トランジ
スタとなってしまう場合がある。
【0032】このばらつきは、図28においてイレース
状態にあるメモリトランジスタのしきい値電圧のばらつ
きおよびプログラム状態にあるメモリトランジスタのし
きい値電圧のばらつきにも起因するが、イレース状態に
あるメモリトランジスタとプログラム状態にあるメモリ
トランジスタに同じ消去パルスを印加することによっ
て、さらに、ばらつきが増大する。
【0033】図31は、消去状態の各しきい値電圧を有
するメモリトランジスタのゲート電圧とドレイン電流の
特性を表わした図である。
【0034】図31を参照して、しきい値電圧が1.5
Vおよび3.5Vの場合、ゲート電圧Vgが0Vのとき
には、ドレイン電流は判定値よりも小さい。しかし、し
きい値電圧が0Vの場合には、ゲート電圧Vgが0Vの
場合にも、メモリトランジスタに所定の判定値に等しい
電流が流れてしまう。さらに、しきい値電圧が−1.0
Vのメモリトランジスタでは、ゲート電圧をかなり負電
位に設定しないとドレイン電流が流れてしまう状態が起
こっている。
【0035】このような過消去のメモリトランジスタと
正常な消去状態のメモリトランジスタを比較すると、過
消去状態のメモリトランジスタがデプレッショントラン
ジスタとなってゲート電圧が0Vの場合つまり、メモリ
トランジスタが非選択状態にある場合にもリーク電流が
多く流れることがわかる。
【0036】このような過消去状態のメモリトランジス
タが存在すると、図25、図27で示した電圧でベリフ
ァイおよびリードを行なうときに同一ビット線上に非選
択の過消去状態のメモリトランジスタによるリーク電流
が多く流れてしまい、このリーク電流の総和で選択され
たメモリトランジスタの電流値がわからなくなってしま
う。つまり、読出不能になってしまう。そのため、正確
なベリファイおよびリードができなくなってしまうとい
う問題点があった。
【0037】図32は、図21で示した消去シーケンス
の過消去の問題に対する対策を施したフローを示したフ
ローチャートである。
【0038】図32を参照して、ステップS111で消
去コマンドが入力されると、ステップS112でメモリ
ブロックに一括して消去パルスが印加されFNトンネル
電流によるしきい値電圧の変更が行なわれる。続いて、
ステップS113でイレースベリファイが実行される。
すべてのメモリセルのイレースが確認されるまでステッ
プS113とS112とが繰返される。ステップS11
3ですべてのメモリセルのイレースが確認されるとステ
ップS114に進む。
【0039】ステップS114ではメモリトランジスタ
が過消去状態になっていないかを確認するオーバイレー
スベリファイが行なわれる。すなわち、消去ベリファイ
が完了した後に、しきい値電圧がある値(たとえば1.
5V)以下になっているメモリトランジスタを検出す
る。過消去状態にあるメモリトランジスタを検出すると
ステップS115に進み、ビットごとのオーバイレース
リカバーが行なわれる。オーバイレースリカバーとは、
ビットごとにチャネルホットエレクトロン(CHE)を
用いてデータを書き戻す機能、つまり、メモリトランジ
スタ毎にしきい値電圧を正方向に大きくする機能であ
る。そしてステップS116に進み、再び過消去状態に
あるメモリトランジスタがあるかどうかが判定される。
【0040】次に過消去状態のメモリトランジスタが存
在しないことが確認されたらステップS117に進む。
ステップS117では、ステップS115において行な
われたオーバイレースリカバー機能により過剰に書き戻
された「過書き戻し」の可能性があるため再び過書き戻
しベリファイが行なわれる。過書き戻しが検出される
と、再びステップS112に進む。一方過書き戻しのメ
モリトランジスタが存在しない場合にはステップS11
8に進み消去が終了する。
【0041】図33は、図32のステップS114にお
いて実行されたオーバイレースベリファイ時にメモリブ
ロックに与えられる電圧を説明するための回路図であ
る。
【0042】図33を参照して、オーバイレースベリフ
ァイ時には、選択ビットに対応するメモリトランジスタ
を選択するためのワード線WLiには1.5Vが与えら
れ、他のワード線には0Vが与えられる。一方、選択ビ
ットに対応するメモリトランジスタのドレインに接続さ
れるビット線BLjには1.0Vが与えられ、他のビッ
ト線には0Vが与えられる。ソース線電位VSLおよびウ
ェル電位Vwellは0Vに設定されている。
【0043】図34は、オーバイレースベリファイ時に
おける選択ビットに対応するメモリトランジスタに与え
られる電圧を示した図である。
【0044】図34を参照して、選択ビットのメモリト
ランジスタは、そのソースおよび基板部には0Vが与え
られる。そしてゲートには1.5Vが与えられ、ドレイ
ンには1.0Vが与えられる。
【0045】このように、読出時よりもやや低い電圧を
ゲートに与えてソースドレイン間に電流が流れるか否か
を検出することにより過消去状態にあるメモリトランジ
スタを検出することができる。
【0046】図35は、図32のステップS115に示
したビット毎オーバイレースリカバー時におけるメモリ
ブロックに与える電圧を示した回路図である。
【0047】図35を参照して、ビット毎オーバイレー
スリカバー時には、選択ビットに対応するメモリトラン
ジスタを選択するワード線WLiには7Vが与えられ、
他のワード線には0Vが与えられる。一方、選択ビット
に対応するメモリトランジスタのドレインに接続される
ビット線BLjには4Vが与えられ、他のビット線は0
Vに設定される。ソース線電位VSLおよびウェル電位V
wellはともに0Vに設定される。
【0048】ゲート電圧を通常読み出し時(たとえば
4.5V)より高く設定すれば、しきい値電圧が通常の
“0”状態にあるメモリトランジスタにもドレイン電流
が流れる。このような電圧を選択ビットに対応するメモ
リトランジスタに与えた場合に電流が流れないことを検
出することで、過消去状態になったメモリトランジスタ
を検出することができる。
【0049】以上、図32で示した消去シーケンスの場
合には、過消去のメモリトランジスタに対しては書き戻
しを行なうため、正確なベリファイおよびリードはでき
るが、その代わり、ビットごとに行なうオーバイレース
リカバー動作およびそのベリファイに時間を要するた
め、合計の消去時間が長くなってしまうという問題点が
あった。
【0050】図36は、図32の消去シーケンスの消去
時間をさらに短縮する消去シーケンスを説明するための
フローチャートである。
【0051】図36を参照して、ステップS111にお
いて消去コマンドが入力されると、次にステップS12
1に進みチャネルホットエレクトロンを用いた消去前の
ビット毎書込を行なう。この消去前ビット毎書込は、図
28で示したようなイレース状態にあるビットを最初に
書込状態にして消去パルスが印加される前のしきい値電
圧を揃えておくためのものであり、チャネルホットエレ
クトロンを用いてしきい値電圧の変更が行なわれる。こ
れにより、消去ベリファイが完了した後にしきい値電圧
の分布幅が狭くなり、オーバイレースリカバーの対象と
なるメモリトランジスタの数が少なくなる。したがっ
て、合計の消去時間が短くなる。ステップS112〜S
118は、図32で示した場合と同様な動作であるので
説明は繰返さない。
【0052】しかしながら、図36で示した消去前ビッ
ト毎書込を行なう消去シーケンスの場合でも、消去前ビ
ット毎書込にかかる時間が多く、それほどトータルの消
去時間は短くならないという問題点があった。
【0053】図37は、図36に示した消去シーケンス
の消去時間のさらなる短縮を図ったフローチャートであ
る。
【0054】図37を参照して、この消去シーケンスに
は、図36に示したフローチャートのステップS121
に代えてステップS131が設けられる。ステップS1
31では、消去パルスを与える前にメモリブロック単位
で消去前の一括書込が実施される。
【0055】このようにすれば、図36に示したような
ビットごとの書込を行なわないため消去時間を短縮する
ことができる。
【0056】図38は、図37のステップS131にお
ける消去前一括書込を行なう場合のメモリブロックに与
える電圧を説明するための回路図である。
【0057】図38を参照して、ソース線電位VSLおよ
びウェル電位Vwellはともに−8Vに設定される。ワー
ド線WL1〜WLnはすべて+10Vに設定される。ま
たビット線BL1〜BLmはすべて開放状態とされる。
【0058】図39は、図38に示した消去前一括書込
時においてメモリトランジスタに印加される電圧を説明
するための図である。
【0059】図39を参照して、メモリトランジスタの
ソースおよびウェルには−8Vが与えられ、ゲートには
+10Vが与えられる。またドレインは開放状態にされ
る。このように設定すれば、トランジスタのチャネル部
とゲートとの間に高電界がかかるため、チャネル部から
フローティングゲートに対して電子が注入され、しきい
値電圧が大きくなり、メモリブロックのメモリトランジ
スタに一括して書込が行なわれることになる。
【0060】図40は、図37の消去シーケンスにおい
てステップS131の消去前一括書込を行なう前のしき
い値電圧の分布を示した図である。
【0061】図40を参照して、“1”を記憶している
メモリトランジスタはしきい値が3.5V以下になって
いる。一方、“0”を記憶しているメモリトランジスタ
はしきい値電圧が5.5V〜7Vの間に分布している。
【0062】図41は、消去前一括書込をしている途中
のメモリトランジスタのしきい値電圧の分布を示した図
である。
【0063】図41を参照して、消去前一括書込が実施
されると、図40に示した“1”を保持しているメモリ
トランジスタのしきい値と“0”を保持しているメモリ
トランジスタのしきい値はともに大きくなる方向にシフ
トする。
【0064】図42は、消去前一括書込が終了した後の
しきい値電圧の分布を示した図である。
【0065】図42を参照して、すべてのメモリトラン
ジスタのしきい値電圧が5.5V以上になったときに
は、しきい値電圧のばらつきにより、しきい値電圧が9
V程度に高くなってしまっているメモリトランジスタも
存在していることがわかる。このようなしきい値電圧が
高くなってしまったメモリトランジスタは、メモリセル
のトンネル酸化膜に非常に高電界がかかるため、信頼性
を劣化させてしまうという問題点があった。
【0066】本発明は、これらの従来のフラッシュメモ
リの消去シーケンスの問題点を解決するためになされた
発明であって、トータルの消去時間の短縮および高信頼
性の確保を実現することができる不揮発性半導体記憶装
置を提供することを目的とする。
【0067】
【課題を解決するための手段】請求項1に記載の不揮発
性半導体記憶装置は、行列状に配置された不揮発性の複
数のメモリトランジスタを含むメモリブロックと、メモ
リトランジスタの行を選択する複数のワード線と、メモ
リトランジスタの列に対応して設けられる複数のビット
線と、複数のワード線、複数のビット線、メモリトラン
ジスタの基板部およびソースに与える電位を発生する電
位発生部と、電位発生部を制御してメモリブロックのデ
ータ消去を行なう書込消去制御部とを備え、書込消去制
御部は、複数のメモリトランジスタに対して一括して第
1の消去パルスを繰り返し与え、複数のメモリトランジ
スタを第1の消去状態に設定する第1の設定部と、複数
のメモリトランジスタを第1の消去状態よりも過消去状
態になったメモリトランジスタの数が少ない第2の消去
状態に設定する第2の設定部と、第2の消去状態が確認
されると、過消去状態になったメモリトランジスタに対
して、選択的に書き戻し動作を行なう書き戻し制御部と
を含み、各メモリトランジスタは、フローティングゲー
トを有するMOSトランジスタであり、第1の消去状態
は、複数のメモリトランジスタのしきい値電圧が第1の
値以下になった状態であり、第2の消去状態は、複数の
メモリトランジスタのしきい値電圧が第2の値以下にな
った状態である。
【0068】請求項2に記載の不揮発性半導体記憶装置
は、請求項1に記載の不揮発性半導体記憶装置の構成に
加えて、第2の設定部は、第1の消去状態にある複数の
メモリトランジスタに対して一括して第1の書込パルス
を与える第1のパルス制御部と、第1の書込みパルスが
印加された後の複数のメモリトランジスタに対して、一
括して第2の消去パルスを与える動作を複数のメモリト
ランジスタが第2の消去状態になるまで繰り返す第2の
パルス制御部とを有する。
【0069】請求項3に記載の不揮発性半導体記憶装置
は、請求項1に記載の不揮発性半導体記憶装置の構成に
加えて、第2の設定部は、第1の消去状態にある複数の
メモリトランジスタに対して、複数のメモリトランジス
タが所定の書き戻し状態になるまで一括して第1の書込
パルスを与える第1のパルス制御部と、所定の書き戻し
状態になった複数のメモリトランジスタに対して、一括
して第2の消去パルスを与える動作を複数のメモリトラ
ンジスタが第2の消去状態になるまで繰り返す第2のパ
ルス制御部とを有する。
【0070】請求項4に記載の不揮発性半導体記憶装置
は、請求項3に記載の不揮発性半導体記憶装置の構成に
おいて、所定の書き戻し状態は、メモリブロック内の第
1の値よりしきい値電圧が小さいメモリトランジスタの
数が所定の数より少ない状態である。
【0071】請求項5に記載の不揮発性半導体記憶装置
は、請求項1に記載の不揮発性半導体記憶装置の構成に
加えて、第2の設定部は、第1の消去状態にある複数の
メモリトランジスタに対して、一括して第1の書込パル
スを与えた後に一括して第2の消去パルスを与える動作
を複数のメモリトランジスタが第2の消去状態になるま
で繰り返す第1のパルス印加部を含む。
【0072】請求項6に記載の不揮発性半導体記憶装置
は、請求項1に記載の不揮発性半導体記憶装置の構成に
加えて、第1の消去状態に設定するステップに先立っ
て、複数のメモリトランジスタに対して一括して消去前
の予備書込を行なう予備書込パルスを与える前処理部を
さらに備える。
【0073】請求項7に記載の不揮発性半導体記憶装置
は、請求項6に記載の不揮発性半導体記憶装置の構成に
おいて、書込みパルスの印加によるメモリトランジスタ
のしきい値電圧のシフト量は、予備書込みパルスの印加
によるメモリトランジスタのしきい値電圧のシフト量よ
りも小さい。
【0074】請求項8に記載の不揮発性半導体記憶装置
のデータ消去方法は、行列状に配置された不揮発性の複
数のメモリトランジスタを含むメモリブロックと、メモ
リトランジスタの行を選択する複数のワード線と、メモ
リトランジスタの列に対応して設けられる複数のビット
線と、複数のワード線、複数のビット線、メモリトラン
ジスタの基板部およびソースに与える電位を発生する電
位発生部と、電位発生部を制御してメモリブロックのデ
ータ消去を行なう書込消去制御部とを備える不揮発性半
導体記憶装置のデータ消去方法であって、複数のメモリ
トランジスタに対して一括して第1の消去パルスを繰り
返し与え、複数のメモリトランジスタを第1の消去状態
に設定するステップと、複数のメモリトランジスタを第
1の消去状態よりも過消去状態になったメモリトランジ
スタの数が少ない第2の消去状態に設定するステップ
と、第2の消去状態が確認されると、過消去状態になっ
たメモリトランジスタに対して、選択的に書き戻し動作
を行なうステップとを備え、各メモリトランジスタは、
フローティングゲートを有するMOSトランジスタであ
り、第1の消去状態は、複数のメモリトランジスタのし
きい値電圧が第1の値以下になった状態であり、第2の
消去状態は、複数のメモリトランジスタのしきい値電圧
が第2の値以下になった状態である。
【0075】請求項9に記載の不揮発性半導体記憶装置
のデータ消去方法は、請求項8に記載の不揮発性半導体
記憶装置のデータ消去方法の構成に加えて、第2の消去
状態に設定するステップは、第1の消去状態にある複数
のメモリトランジスタに対して一括して第1の書込パル
スを与えるステップと、第1の書込みパルスが印加され
た後の複数のメモリトランジスタに対して、一括して第
2の消去パルスを与える動作を複数のメモリトランジス
タが第2の消去状態になるまで繰り返すステップとを含
む。
【0076】請求項10に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項8に記載の不揮発性半導
体記憶装置のデータ消去方法の構成に加えて、第2の消
去状態に設定するステップは、第1の消去状態にある複
数のメモリトランジスタに対して、複数のメモリトラン
ジスタが所定の書き戻し状態になるまで一括して第1の
書込パルスを与えるステップと、所定の書き戻し状態に
なった複数のメモリトランジスタに対して、一括して第
2の消去パルスを与える動作を複数のメモリトランジス
タが第2の消去状態になるまで繰り返すステップとを含
む。
【0077】請求項11に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項10に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、所定の
書き戻し状態は、複数のメモリトランジスタのうちのし
きい値電圧が第1の値より小さいメモリトランジスタの
数が所定の数より少ない状態である。
【0078】請求項12に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項8に記載の不揮発性半導
体記憶装置のデータ消去方法の構成に加えて、第2の消
去状態に設定するステップは、第1の消去状態にある複
数のメモリトランジスタに対して、一括して第1の書込
パルスを与えた後に一括して第2の消去パルスを与える
動作を複数のメモリトランジスタが第2の消去状態にな
るまで繰り返すステップを含む。
【0079】請求項13に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項8に記載の不揮発性半導
体記憶装置のデータ消去方法の構成に加えて、第1の消
去状態に設定するステップに先立って、複数のメモリト
ランジスタに対して一括して消去前の予備書込を行なう
予備書込パルスを与えるステップをさらに備える。
【0080】請求項14に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項13に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、書込み
パルスの印加によるメモリトランジスタのしきい値電圧
のシフト量は、予備書込みパルスの印加によるメモリト
ランジスタのしきい値電圧のシフト量よりも小さい。
【0081】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【0082】[実施の形態1]図1は、本発明の不揮発
性半導体記憶装置1の概略構成を示すブロック図であ
る。
【0083】図1を参照して、不揮発性半導体記憶装置
1は、内部にROMを用い、このROMに保持している
プログラムコードに基づき書込および消去の制御を行な
う書込&消去制御部2と、書込&消去制御部2からスタ
ンバイ信号CXHRDYおよびチャージポンプ活性化信
号PPUMPE、リセット信号RSTEを受けてこれら
に応じて出力電位Vout+、Vout−、VWLを発生
して出力する電圧発生部3と、外部からアドレス信号A
DRを受けるアドレスバッファ16と、アドレスバッフ
ァ16から内部アドレス信号を受け電圧発生部3から電
位の供給を受けセレクトゲート線SGL、ワード線WL
0,WL1,ソース線SLおよびウェルの各電位を決定
するXデコーダ18と、データ入出力信号DIOを授受
するための入出力バッファ22と、アドレスバッファ1
6からアドレス信号を受けデコードするYデコーダ20
と、Yデコーダ20の出力に応じてデータ入出力信号に
対応しメインビット線MBLに高電圧を印加するY系制
御回路24とを含む。
【0084】電圧発生部3は、書込&消去制御部2から
スタンバイ信号CXHRDYおよびチャージポンプ活性
化信号PPUMPE、リセット信号RSTEを受けてこ
れらに応じて出力電位Vout+を発生させる正電圧発
生回路4と、スタンバイ信号CXHRDY、リセット信
号RSTEおよびチャージポンプ活性化信号NPUMP
Eを受けて出力電位Vout−を発生させる負電圧発生
回路8と、ワード線電位VWLを発生させるWLブースト
回路12と、書込&消去制御部2によって制御され出力
電位Vout+、Vout−およびワード線電位VWL
受けて各内部回路に分配するディストリビュータ14と
を含む。
【0085】Xデコーダは、図示しないが、ワード線を
選択するためのWLデコーダと、セレクトゲートを選択
するためのSGデコーダと、選択されたメモリブロック
に対応するウェル領域を選択するWELLデコーダと、
ソース線を選択するためのSLデコーダとを含む。
【0086】Y系制御回路24は、読出時にカラム選択
を行ないセンスアンプで読出作業を行なうYG&センス
アンプとラッチ回路と、ラッチしているデータに基づき
書込時のメインビット線MBLに高電位を印加するかど
うかを決定するページバッファとを含む。
【0087】WLブースト回路12は、高速アクセスを
実現するために読出時に選択されたワード線WLおよび
選択されたセレクトゲートSGに与える昇圧電位を発生
する回路である。
【0088】不揮発性半導体記憶装置1は、さらに、メ
モリアレイ26を含む。メモリアレイ26は、それぞれ
が分離されたウェルの内部に形成されるメモリブロック
BLOCK0〜BLOCKnを含む。
【0089】メモリブロックBLOCK0は、メモリセ
ル30,32と、セレクトゲート28とを含む。メモリ
ブロックBLOCK0では、Xデコーダ18によって選
択されたセレクトゲート線SGL、ワード線WL0,W
L1およびソース線SLに対応するメモリセルが選択さ
れ、メインビット線MBLからデータに対応する信号を
受けてデータ保持が行なわれる。図1では、選択された
セレクトゲート線SGL、ワード線WL0,WL1およ
びソース線SLに対応するセレクトゲート28、メモリ
セル30,32が代表的に図示されている。
【0090】図2は、図1の書込&消去制御部2が制御
するフラッシュメモリの消去シーケンスを示したフロー
チャートである。
【0091】図2を参照して、ステップS1において消
去コマンドが入力される。続くステップS40におい
て、FNトンネル電流を用いてブロック単位で一括書込
を行なう消去前の一括書込が実施される。この消去前一
括書込時には、たとえば、図38で説明した電圧がメモ
リブロックに与えられる。
【0092】なお、本発明の不揮発性半導体記憶装置
は、NOR型フラッシュメモリを例として示している。
しきい値電圧がVTH以上のメモリトランジスタは
“0”を保持することに対応する。VTHは、たとえ
ば、5.5Vである。一方、しきい値電圧がVTL以下
のメモリトランジスタは“1”を保持していることに対
応している。VTLは、たとえば、3.5Vである。
【0093】“1”の状態がイレース状態に対応し
“0”の状態がプログラム状態に対応する。また“1”
の状態から“0”の状態にすることを書込(プログラ
ム)と呼ぶ。
【0094】再び図2を参照して、ステップS41にお
いて、FNトンネル電流を用いてブロック単位で消去を
行なうために所定のパルス幅の消去パルスが印加され
る。この消去パルス印加時には、たとえば、図22で説
明した電圧がメモリブロックに与えられる。
【0095】そして、ステップS42においてメモリブ
ロックのすべてのメモリトランジスタのデータ消去が実
施されたか否かを確認するための消去ベリファイが行な
われる。この消去ベリファイ時には、たとえば、図24
で説明した電圧がメモリブロックに与えられる。
【0096】ステップS42の消去ベリファイがパスす
ると、ステップS43において、FNトンネル電流を用
いてブロック単位で一括書込を行なう消去前の一括書込
が、再度実施される。
【0097】続くステップS44において、FNトンネ
ル電流を用いてブロック単位で消去を行なうために所定
のパルス幅の消去パルスが再び印加される。
【0098】そして、ステップS46においてメモリブ
ロックのすべてのメモリトランジスタのデータ消去が実
施されたか否かを確認するための消去ベリファイが、再
度行なわれる。
【0099】消去が完了していないときは、再びステッ
プS44に戻り消去パルスの印加が行なわれる。
【0100】一方、メモリトランジスタのデータ消去が
確認されると、ステップS6に進みオーバイレースベリ
ファイが実施される。オーバイレースベリファイではす
べてのメモリセルが過消去状態になっていないかが確認
される。このオーバイレースベリファイ時には、たとえ
ば、図33で説明した電圧がメモリブロックに与えられ
る。
【0101】過消去状態にあるメモリトランジスタが存
在する場合には、ステップS7に進みビット毎オーバイ
レースリカバーが行なわれる。ビット毎オーバイレース
リカバーでは、チャネルホットエレクトロンを用いてメ
モリトランジスタを選択的に書き戻す作業、すなわち、
低くなりすぎたしきい値電圧を高くする作業が行なわれ
る。
【0102】実際には、バイト単位(8bit)または
ワード単位(16bit)でベリファイの読出を行な
い、過消去状態にあるか否かが判断される。過消去状態
にあると判断されたビットについて書き戻し動作が行な
われる。書き戻し動作の場合でも、ベリファイ時と同様
にバイト単位またはワード単位で選択処理が行なわれ、
そのうち書き戻し対象となったビットに書き戻しのため
の電圧が印加される。
【0103】このビット毎オーバイレースリカバーを行
なう時には、たとえば、図35で説明した電圧がメモリ
ブロックに与えられる。
【0104】そして、ステップS8に進みオーバイレー
スベリファイが行なわれる。オーバイレースベリファイ
ではステップS6と同様にブロック内のすべてのメモリ
トランジスタが過消去状態になっていないかがチェック
される。過消去状態にあるメモリトランジスタが残って
いるときには、再びステップS7に戻る。
【0105】一方、過消去状態のメモリトランジスタが
存在していない場合には、ステップS9に進み過書き戻
しベリファイが行なわれ、過書き戻しになっているメモ
リトランジスタがあるかどうかが確認される。過書き戻
しのメモリトランジスタがあった場合には、再びステッ
プS44に戻り消去パルスの印加が行なわれる。
【0106】一方、過書き戻しのメモリトランジスタが
なかった場合には、ステップS10に進み消去が終了す
る。
【0107】図3は、図2のフローチャートにおいて、
ステップS42の消去ベリファイ電圧とステップS46
の消去ベリファイ電圧とが等しい場合のワード線電位の
変化を示した波形図である。
【0108】図2、図3を参照して、時刻t1において
ステップS40に示す消去コマンドが入力された後の一
括書込パルスの印加が開始される。
【0109】図4は、図3の時刻t2におけるメモリブ
ロック内のしきい値電圧に対するメモリセル数の分布を
示した図である。
【0110】図4を参照して、図3の時刻t1〜t2の
間に印加された書込パルスによって、時刻t2では、メ
モリセルはプログラムされた状態、すなわちしきい値が
高い状態にある。
【0111】再び、図2、図3を参照して、時刻t2に
おいてステップS41における消去パルスの印加が開始
される。そして、時刻t3において消去ベリファイが行
なわれ(ステップS42)、メモリブロックの消去が完
了していないと判定され、再び時刻t4においてステッ
プS41の消去パルスの印加がなされる。以降、時刻t
5〜t13までは消去ベリファイと消去パルス印加が繰
返し実施される。このとき、消去ベリファイ電圧はVE
Vである。
【0112】そして、時刻t13の消去ベリファイにお
いてメモリブロックの消去が完了したと判定される(ス
テップS42)。
【0113】図5は、図3の時刻t13におけるメモリ
ブロック内のしきい値電圧に対するメモリセル数の分布
を示した図である。
【0114】図5を参照して、図3の時刻t2〜t13
の間に印加された消去パルスによって、時刻t13で
は、メモリブロック内のメモリセルはしきい値電圧が消
去ベリファイ電圧VEVより小さい状態、すなわち消去
状態にある。
【0115】再び、図2、図3を参照して、時刻t14
においてステップS43の一括書込パルスが印加され
る。この書込パルスはステップS40において印加され
た書込パルスよりも強度が弱い。ステップS43の一括
書込パルスの印加によってしきい値電圧の分布がかなり
狭くなることがわかっている。たとえば、しきい値電圧
がオーバーイレースベリファイ電圧VOEV以下のメモ
リトランジスタの数も図32、図36で示したような従
来のフローの場合と比べてかなり減っている。
【0116】図6は、図3の時刻t15におけるメモリ
ブロック内のしきい値電圧に対するメモリセル数の分布
を示した図である。
【0117】図6を参照して、図3の時刻t14〜t1
5の間に印加された一括書込パルスによって、時刻t1
5では、メモリブロック内のメモリセルはしきい値電圧
がオーバーイレースベリファイ電圧VOEVより大きい
状態にある。ただし、しきい値電圧が消去ベリファイ電
圧VEVを超えるメモリセルも存在するため、このセル
は完全に消去状態にしなければならない。もちろん、し
きい値電圧が消去ベリファイ電圧VEVを超えるメモリ
セルが存在しない場合もあり、この場合は消去完了とな
る。
【0118】再び、図2、図3を参照して、時刻t15
においてステップS44の消去パルスが印加され、時刻
t16において消去ベリファイが行なわれる。そして、
消去ベリファイがパスするまでステップS44とステッ
プS46が繰返される(時刻t17〜t20)。ステッ
プS46における消去ベリファイ電圧はステップS42
の消去ベリファイ電圧と同じくVEVである。そして、
時刻t20におけるベリファイにおいて、メモリセルの
消去が確認されたとする。
【0119】図7は、図3の時刻t20におけるメモリ
ブロック内のしきい値電圧に対するメモリセル数の分布
を示した図である。
【0120】図7を参照して、図3の時刻t15〜t2
0の間に印加された消去パルスによって、時刻t20で
は、メモリブロック内のメモリセルはしきい値電圧が消
去ベリファイ電圧VEVより小さい状態にある。ただ
し、しきい値電圧がオーバーイレースベリファイ電圧V
OEVより小さくなってしまっているメモリセルもまだ
少し存在する。これらのメモリセルについては、図2の
ステップS7〜S9のオーバーイレースリカバーの処理
をビット毎に行なう必要がある。もちろん、しきい値電
圧の分布が消去ベリファイ電圧VEV〜オーバーイレー
スベリファイ電圧VOEVの間にすべて収まる場合もあ
り、この場合は消去完了となる。
【0121】しかし、ビットごとに行なうオーバイレー
スリカバー動作およびそのベリファイは、従来技術の説
明でも述べたように、時間を要するため、対象となるメ
モリセルの数は少なければ少ないほど、合計の消去時間
が短縮される。
【0122】図8は、図2のフローチャートにおいて、
ステップS42の消去ベリファイ電圧とステップS46
の消去ベリファイ電圧に差を設けることにより、さらに
消去時間の短縮を図った場合のワード線電位の変化を示
した波形図である。
【0123】図8の波形図は、時刻t3〜t14におい
てステップS41に対応してワード線に与えられる消去
ベリファイ電圧VEV1に対して、時刻t16〜t20
においてステップS46に対応して与えられる消去ベリ
ファイ電圧VEV2を大きく設定している。この点が、
ステップS41、S46のベリファイ電圧を同じ消去ベ
リファイ電圧VEVに設定している図3の波形図と異な
る。
【0124】図2、図8を参照して、時刻t1において
ステップS40に示す消去コマンドが入力された後の一
括書込パルスの印加が開始される。
【0125】図9は、図8の時刻t2におけるメモリブ
ロック内のしきい値電圧に対するメモリセル数の分布を
示した図である。
【0126】図9を参照して、図8の時刻t1〜t2の
間に印加された書込パルスによって、時刻t2では、メ
モリセルはプログラムされた状態、すなわちしきい値が
高い状態にある。
【0127】再び、図2、図8を参照して、時刻t2に
おいてステップS41における消去パルスの印加が開始
される。そして、時刻t3において消去ベリファイが行
なわれ(ステップS42)、メモリブロックの消去が完
了していないと判定され、再び時刻t4においてステッ
プS41の消去パルスの印加がなされる。以降、時刻t
5〜t13までは消去ベリファイと消去パルス印加が繰
返し実施される。このとき、消去ベリファイ電圧は、V
EV1である。
【0128】そして、時刻t13の消去ベリファイにお
いてメモリブロックの消去が完了したと判定される(ス
テップS42)。
【0129】図10は、図8の時刻t13におけるメモ
リブロック内のしきい値電圧に対するメモリセル数の分
布を示した図である。
【0130】図10を参照して、図8の時刻t2〜t1
3の間に印加された消去パルスによって、時刻t13で
は、メモリブロック内のメモリセルはしきい値電圧が消
去ベリファイ電圧VEV1より小さい状態、すなわち消
去状態にある。
【0131】再び、図2、図8を参照して、時刻t14
においてステップS43の一括書込パルスが印加され
る。この書込パルスはステップS40において印加され
た書込パルスよりも強度が弱い。
【0132】図11は、図8の時刻t15におけるメモ
リブロック内のしきい値電圧に対するメモリセル数の分
布を示した図である。
【0133】図11を参照して、図8の時刻t14〜t
15の間に印加された一括書込パルスによって、時刻t
15では、メモリブロック内のメモリセルはしきい値電
圧がオーバーイレースベリファイ電圧VOEVより大き
い状態にある。ただし、しきい値電圧が消去ベリファイ
電圧VEV2を超えるメモリセルも存在するため、この
セルは完全に消去状態にしなければならない。もちろ
ん、しきい値電圧が消去ベリファイ電圧VEV2を超え
るメモリセルが存在しない場合もあり、この場合は消去
完了となる。
【0134】再び、図2、図8を参照して、時刻t15
においてステップS44の消去パルスが印加され、時刻
t16において消去ベリファイが行なわれる。このとき
に、消去ベリファイ電圧VEV2をステップS42の消
去ベリファイ電圧VEV1より大きく設定しておく。す
ると、図3で示した波形を与える場合よりも消去ベリフ
ァイが早く完了することが期待される。
【0135】そして、消去ベリファイがパスするまでス
テップS44とステップS46が繰返される(時刻t1
7〜t20)。そして、時刻t20におけるベリファイ
において、メモリセルの消去が確認されたとする。
【0136】図12は、図8の時刻t20におけるメモ
リブロック内のしきい値電圧に対するメモリセル数の分
布を示した図である。
【0137】図12を参照して、図8の時刻t15〜t
20の間に印加された消去パルスによって、時刻t20
では、メモリブロック内のメモリセルはしきい値電圧が
消去ベリファイ電圧VEV2より小さい状態にある。こ
の状態に至るまでに与える消去パルスの数は、ステップ
S42の消去ベリファイ電圧とステップS46の消去ベ
リファイ電圧とを等しい値にして行なった場合より少な
いことが期待できる。
【0138】また、しきい値電圧の分布がVEV〜VO
EVの間にすべて収まる可能性も図3の波形を与えた場
合より大きくなるので、この時点で消去完了となる確率
も向上する。
【0139】したがって、ビットごとに行なうオーバイ
レースリカバー動作およびそのベリファイを行なうメモ
リセル数がさらに減り、または、オーバイレースリカバ
ー動作自体を行なわなくてよい場合も増えるので、合計
の消去時間が短縮される。
【0140】[実施の形態1の変形例]図13は、実施
の形態1の変形例の消去シーケンスを示したフローチャ
ートである。
【0141】図13に示したフローチャートは、図2に
示したフローチャートの構成において、ステップS42
の消去ベリファイにおいて消去が未完了であると判定さ
れた場合にパルス強度を変更するステップS47と、ス
テップS46の消去ベリファイにおいて消去が未完了で
あると判定された場合に、パルス強度を変更するステッ
プS48とをさらに備える点が異なる。他のステップは
図2に示したフローチャートと同様であり、説明は繰返
さない。
【0142】図14は、図13に示したフローチャート
に従う消去シーケンスの動作を説明するためにワード線
電位の変化を示した波形図である。
【0143】図13、図14を参照して、ステップS4
1の消去パルスが第1回目に印加される時刻t2におい
ては、消去パルスの強度は弱く設定され、時刻t2〜t
14においてステップS42の消去ベリファイで消去未
完了と判定されるたびごとに、消去パルスの強度がステ
ップS47において増加される。
【0144】このようにすることにより、過消去になる
メモリセルを最小限に抑えつつもステップS42の消去
ベリファイが完了するまでの時間を短縮することができ
る。そして、この波形例においては、時刻t15におい
て印加されるステップS44の消去パルスは、時刻t1
2において印加された消去パルスよりもやや強い強度に
設定され、時刻t15〜t20では、ステップS46の
消去ベリファイにおいて消去未完了と判定されるたびご
とにステップS48においてパルス強度が強くなるよう
に変更されている。このようにすることにより、ステッ
プS46の消去ベリファイが完了する時間も短縮するこ
とができ、かつ、ステップS6において過消去と判定さ
れるメモリセルの数も減らすことができる。
【0145】実施の形態1の変形例においても、ステッ
プS46の消去ベリファイ電圧VEV2をステップS4
2の消去ベリファイ電圧VEV1より大きく設定してお
くことにより、これらの消去ベリファイ電圧を等しい値
にした場合よりも、消去時間の短縮を図ることができ
る。
【0146】[実施の形態2]図15は、実施の形態2
の不揮発性半導体記憶装置の消去シーケンスのフローチ
ャートである。
【0147】図15に示したフローチャートは、図2に
示した実施の形態2の消去シーケンスのフローチャート
において、ステップS40〜S46に代えてステップS
50〜S56を備える点が図2に示したフローチャート
と異なる。ステップS6〜S10については、図2に示
したフローチャートと同様であるので説明は繰返さな
い。
【0148】図16は、図15に示したフローチャート
に従う消去シーケンスを説明するためのワード線電位の
変化を示す波形図である。
【0149】図15、図16を参照して、ステップS1
において消去コマンドが入力され、時刻t1において一
括書込パルスが与えられる(ステップS50)。
【0150】続いて時刻t2においてステップS51の
消去パルスの印加がされる。そして、ステップS52の
消去ベリファイのために時刻t3において消去ベリファ
イ電圧VEV1がワード線に印加される。以降、時刻t
4〜t12まではステップS51、ステップS52が繰
返される。
【0151】時刻t11の消去ベリファイにおいてしき
い値電圧が消去ベリファイ電圧VEV1以下になったこ
とが確認されると、ステップS53に進み時刻t12に
おいて一括書込パルスが与えられる。そして、時刻t1
3においてステップS54の書き戻しベリファイが実施
される。このときには、ステップS52の消去ベリファ
イ電圧VEV1よりも低いプログラムベリファイ電圧が
ワード線に与えられる。
【0152】そして、時刻t15において書き戻しベリ
ファイが完了した場合には、時刻t16においてステッ
プS55の消去パルスが印加される。そしてステップS
56の消去ベリファイが完了するまで繰返しステップS
55の消去パルスの印加がされる。ただし、ステップS
56の消去ベリファイ電圧VEV2は、消去ベリファイ
電圧VEV1より大きな電圧である。
【0153】以上説明したように、ステップS51、ス
テップS52においてまず消去を完了する。そして、ス
テップS53、ステップS54において過消去状態とな
ったメモリトランジスタの書き戻しが実行されたことを
確認する。そして、再びステップS55、ステップS5
6においてメモリブロック内のメモリトランジスタの消
去が完了したことを確認する。このようにすることによ
り、より確実にメモリブロック内のメモリトランジスタ
のしきい値電圧の分布幅を狭めることができ、ステップ
S6においてビットごとオーバイレースリカバーの実行
を行なわなければならないメモリトランジスタの数を減
らすことができ、全体的には消去時間の短縮を行なうこ
とができる。
【0154】さらに、ステップS54の書き戻しベリフ
ァイの判定条件をメモリトランジスタの数で規定するこ
とも可能である。
【0155】すなわち、通常は、メモリブロックに書込
みパルスを印加し、しきい値電圧が消去ベリファイ電圧
VEV2より小さい過消去状態にあるメモリトランジス
タがメモリブロック内になくなったときに、書き戻しベ
リファイが完了したと判定する。
【0156】これに対して、過消去状態にあるメモリト
ランジスタの数を調べる。この過消去状態にあるメモリ
トランジスタの数が所定の数より少なければ書き戻しベ
リファイが完了したと判定することも可能である。
【0157】たとえば、ステップS7〜S9のメモリセ
ルのオーバイレースリカバーに1ビットあたり10μs
程度かかるとすると、通常の消去動作を行った後に1万
ビットの過消去のメモリセルがあった場合には、100
msの処理時間が必要となる。このときステップS54
の判定条件として、たとえば、所定の数として100ビ
ットを設定したときには、100ビットまでの過消去状
態のメモリトランジスタが容認され、オーバイレースリ
カバーの処理時間は1msに減ることになる。
【0158】つまり、ステップS54の処理をある程度
で切り上げたとしても合計の消去時間の短縮には十分効
果がある。したがって、ステップS54において、過消
去のメモリセルをすべて書き戻すのに要する時間との兼
ね合いによって、所定数の過消去状態のメモリトランジ
スタを容認するようにしても良い。
【0159】実施の形態2で説明した消去フローでは、
ステップS56の消去ベリファイ電圧VEV2をステッ
プS52の消去ベリファイ電圧VEV1より大きく設定
しておくことにより、これらの消去ベリファイ電圧を等
しい値にした場合よりも、消去時間の短縮を図ることが
できる。
【0160】[実施の形態2の変形例]図17は、実施
の形態2の変形例のフローチャートである。
【0161】図17のフローチャートは、図15のフロ
ーチャートの構成に加えて、ステップS52において消
去未完了と判定された場合にパルス強度を変更するステ
ップS57と、ステップS54において書き戻しが未完
了と判定された場合にパルス強度を変更するステップS
58と、ステップS56において消去が未完了と判定さ
れた場合にパルス強度を変更するステップS59をさら
に備える。他のステップは、図15に示したフローチャ
ートと同様であるため説明は繰返さない。
【0162】図18は、図15に示したフローチャート
の動作を説明するために、ワード線電位の変化を示した
波形図である。
【0163】図18を参照して、まずステップS57に
よって時刻t2〜t11の間に印加される消去パルス
は、ステップS52において消去ベリファイが未完了で
あると判定されるたびごとに強くなるように段階的に強
度が変更される。このようにすることにより、過消去と
なるメモリトランジスタ数を抑制しつつ、消去時間の短
縮を図ることができる。
【0164】また、時刻t12〜t15において印加さ
れるステップS53の一括書込パルスも、ステップS5
4の書き戻しベリファイにおいて書き戻しが未完了であ
ると判定されるたびごとに、ステップS58においてパ
ルス強度が強く段階的に設定されるため、過剰に書込戻
されるメモリトランジスタの数を抑制しつつ、ステップ
S54の書き戻しベリファイが完了する時間を短くする
ことができる。
【0165】さらに、時刻t16〜t22において印加
される消去パルスは、ステップS56の消去ベリファイ
において消去未完了と判定されるたびごとに、ステップ
S59においてパルス強度が段階的に強くされる。した
がって、過消去となるメモリトランジスタ数を抑制しつ
つも、ステップS56の消去ベリファイが完了するまで
の所要時間を短くすることができる。
【0166】実施の形態2の変形例で説明した消去フロ
ーにおいても、ステップS56の消去ベリファイ電圧V
EV2をステップS52の消去ベリファイ電圧VEV1
より大きく設定しておくことにより、これらの消去ベリ
ファイ電圧を等しい値にした場合よりも、消去時間の短
縮を図ることができる。
【0167】[実施の形態3]図19は、実施の形態3
の不揮発性半導体記憶装置の消去シーケンスを示したフ
ローチャートである。
【0168】図19に示したフローチャートは、図2に
示したフローチャートの構成においてステップS40〜
S46に代えて、ステップS60〜S65を備える点が
図2に示したフローチャートと異なる。ステップS6〜
S10については図2に示したフローチャートと同様で
あり説明は繰返さない。
【0169】図20は、図19のフローチャートの動作
を説明するための、ワード線電位の変化を示した波形図
である。
【0170】図19、図20を参照して、消去コマンド
がステップS1において入力されると、時刻t1におい
て消去前の一括書込が実施される(ステップS60)。
そして、時刻t2において消去パルスが印加される(ス
テップS61)。
【0171】続いて、時刻t3においてステップS62
の消去ベリファイのためにパルスが印加される。このパ
ルスは消去ベリファイ電圧VEV1をワード線に与える
パルスである。そして、このベリファイが完了するまで
繰返しステップS61の消去パルスが時刻t4〜t12
の間印加される。
【0172】時刻t12においてステップS62の消去
ベリファイにおいて消去が完了されたと判定されると、
時刻t14においてステップS63の一括書込パルスが
印加される。そして時刻t15においてステップS64
の消去パルスが印加され、時刻t16においてステップ
S65の消去ベリファイが実施される。ステップS65
の消去ベリファイにおいてはワード線の電位は消去ベリ
ファイ電圧VEV2に設定され、完全に消去されたか否
かが判定される。消去ベリファイ電圧VEV2は、消去
ベリファイ電圧VEV1よりも大きな電圧である。
【0173】そして時刻t17〜時刻t20においては
ステップS65の消去ベリファイが完了するまでステッ
プS63、ステップS64の一括書込パルス、消去パル
スの印加が繰返し実施されることになる。
【0174】このような構成にすることにより、ステッ
プS61、S62において第1回目の消去パルスによる
消去を実施し、その後さらに高精度にしきい値電圧を小
さくする消去動作をステップS63〜S65で行なう。
実施の形態3に示した消去シーケンスでも、実施の形態
1、2と同様に、従来に比べてしきい値電圧の分布幅を
狭くしつつ消去時間を短縮することができる。
【0175】また、ステップS65の消去ベリファイ電
圧VEV2をステップS62の消去ベリファイ電圧VE
V1より大きく設定しておくことにより、これらの消去
ベリファイ電圧を等しい値にした場合よりも、消去時間
の短縮を図ることができる。
【0176】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0177】
【発明の効果】請求項1に記載の不揮発性半導体記憶装
置は、2回めの消去ベリファイ電圧を1回目の消去ベリ
ファイ電圧よりも大きく設定するので、消去パルスを与
える数が少なくてすみ、メモリブロックのデータ消去時
間の短縮ができる。
【0178】請求項2〜4に記載の不揮発性半導体記憶
装置は、請求項1に記載の不揮発性半導体記憶装置の奏
する効果に加えて、2回目のブロック消去前に書込を行
なうので、しきい値の分布が狭くなるので、ビットごと
のオーバイレースリカバーの処理をしなければならない
メモリセルの数をさらに減らすことができ、消去時間の
短縮を図ることができる。
【0179】請求項5に記載の不揮発性半導体記憶装置
は、請求項1に記載の不揮発性半導体記憶装置の奏する
効果に加えて、2回目の消去ベリファイ時に書込パルス
と消去パルスを組合せて印加するので、より高精度なし
きい値電圧の制御が可能である。
【0180】請求項6に記載の不揮発性半導体記憶装置
は、請求項1に記載の不揮発性半導体記憶装置の奏する
効果に加えて、消去パルスを最初に加える前に予備書込
を行なうので、しきい値の分布が狭くなるので、ビット
ごとのオーバイレースリカバーの処理をしなければなら
ないメモリセルの数をさらに減らすことができ、消去時
間の短縮を図ることができる。
【0181】請求項7に記載の不揮発性半導体記憶装置
は、請求項6に記載の不揮発性半導体記憶装置の奏する
効果に加えて、予備書込パルスに対して消去パルスを与
えた後に印加する書込パルスは、印加によって生ずるメ
モリトランジスタのしきい値電圧のシフト量が小さいの
で、より高精度なしきい値電圧の制御が可能である。
【0182】請求項8に記載の不揮発性半導体記憶装置
のデータ消去方法は、2回めの消去ベリファイ電圧を1
回目の消去ベリファイ電圧よりも大きく設定するので、
消去パルスを与える数が少なくてすみ、メモリブロック
のデータ消去時間の短縮ができる。
【0183】請求項9〜11に記載の不揮発性半導体記
憶装置のデータ消去方法は、請求項8に記載の不揮発性
半導体記憶装置のデータ消去方法の奏する効果に加え
て、2回目のブロック消去前に書込を行なうので、しき
い値の分布が狭くなるので、ビットごとのオーバイレー
スリカバーの処理をしなければならないメモリセルの数
をさらに減らすことができ、消去時間の短縮を図ること
ができる。
【0184】請求項12に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項8に記載の不揮発性半導
体記憶装置のデータ消去方法の奏する効果に加えて、2
回目の消去ベリファイ時に書込パルスと消去パルスを組
合せて印加するので、より高精度なしきい値電圧の制御
が可能である。
【0185】請求項13に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項8に記載の不揮発性半導
体記憶装置のデータ消去方法の奏する効果に加えて、消
去パルスを最初に加える前に予備書込を行なうので、し
きい値の分布が狭くなるので、ビットごとのオーバイレ
ースリカバーの処理をしなければならないメモリセルの
数をさらに減らすことができ、消去時間の短縮を図るこ
とができる。
【0186】請求項14に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項13に記載の不揮発性半
導体記憶装置のデータ消去方法の奏する効果に加えて、
予備書込パルスに対して消去パルスを与えた後に印加す
る書込パルスは、印加によって生ずるメモリトランジス
タのしきい値電圧のシフト量が小さいので、より高精度
なしきい値電圧の制御が可能である。
【図面の簡単な説明】
【図1】 本発明の不揮発性半導体記憶装置1の概略構
成を示すブロック図である。
【図2】 図1の書込&消去制御部2が制御するフラッ
シュメモリの消去シーケンスを示したフローチャートで
ある。
【図3】 図2のフローチャートにおいて、ステップS
42の消去ベリファイ電圧とステップS46の消去ベリ
ファイ電圧とが等しい場合のワード線電位の変化を示し
た波形図である。
【図4】 図3の時刻t2におけるメモリブロック内の
しきい値電圧に対するメモリセル数の分布を示した図で
ある。
【図5】 図3の時刻t13におけるメモリブロック内
のしきい値電圧に対するメモリセル数の分布を示した図
である。
【図6】 図3の時刻t15におけるメモリブロック内
のしきい値電圧に対するメモリセル数の分布を示した図
である。
【図7】 図3の時刻t20におけるメモリブロック内
のしきい値電圧に対するメモリセル数の分布を示した図
である。
【図8】 図2のフローチャートにおいて、ステップS
42の消去ベリファイ電圧とステップS46の消去ベリ
ファイ電圧に差を設けることにより、さらに消去時間の
短縮を図った場合のワード線電位の変化を示した波形図
である。
【図9】 図8の時刻t2におけるメモリブロック内の
しきい値電圧に対するメモリセル数の分布を示した図で
ある。
【図10】 図8の時刻t13におけるメモリブロック
内のしきい値電圧に対するメモリセル数の分布を示した
図である。
【図11】 図8の時刻t15におけるメモリブロック
内のしきい値電圧に対するメモリセル数の分布を示した
図である。
【図12】 図8の時刻t20におけるメモリブロック
内のしきい値電圧に対するメモリセル数の分布を示した
図である。
【図13】 実施の形態1の変形例の消去シーケンスを
示したフローチャートである。
【図14】 図13に示したフローチャートに従う消去
シーケンスの動作を説明するためにワード線電位の変化
を示した波形図である。
【図15】 実施の形態2の不揮発性半導体記憶装置の
消去シーケンスのフローチャートである。
【図16】 図15に示したフローチャートに従う消去
シーケンスを説明するためのワード線電位の変化を示す
波形図である。
【図17】 実施の形態2の変形例のフローチャートで
ある。
【図18】 図15に示したフローチャートの動作を説
明するために、ワード線電位の変化を示した波形図であ
る。
【図19】 実施の形態3の不揮発性半導体記憶装置の
消去シーケンスを示したフローチャートである。
【図20】 図19のフローチャートの動作を説明する
ための、ワード線電位の変化を示した波形図である。
【図21】 従来のフラッシュメモリの最もシンプルな
消去シーケンスの例を示したフローチャートである。
【図22】 図21におけるステップS102で行なわ
れる消去パルスを与えている時の印加電圧を説明するた
めのメモリブロックの回路図である。
【図23】 消去パルスが印加されている場合のメモリ
トランジスタに印加されている電圧を説明するための図
である。
【図24】 図21に示したシーケンスにおいてステッ
プS103で行なわれるイレースベリファイの場合に印
加される電圧を説明するための回路図である。
【図25】 図24の選択ビットに対応したメモリトラ
ンジスタに印加される電圧を示した図である。
【図26】 従来のフラッシュメモリのリード時の電圧
設定を説明するための回路図である。
【図27】 図26に示したリード時の選択されたメモ
リトランジスタに与えられる電位を示した図である。
【図28】 消去パルス印加前のしきい値電圧の分布を
示す図である。
【図29】 図21の消去シーケンスにおいて消去パル
スが印加されても、完全に全ビットのデータが消去され
ていない不完全な消去状態を示した図である。
【図30】 図21のステップS103においてイレー
スベリファイが完了した場合のしきい値電圧の分布を示
した図である。
【図31】 消去状態の各しきい値電圧を有するメモリ
トランジスタのゲート電圧とドレイン電流の特性を表わ
した図である。
【図32】 図21で示した消去シーケンスの過消去の
問題に対する対策を施したフローを示したフローチャー
トである。
【図33】 図32のステップS114において実行さ
れたオーバイレースベリファイ時にメモリブロックに与
えられる電圧を説明するための回路図である。
【図34】 オーバイレースベリファイ時における選択
ビットに対応するメモリトランジスタに与えられる電圧
を示した図である。
【図35】 図32のステップS115に示したビット
毎オーバイレースリカバー時におけるメモリブロックに
与える電圧を示した回路図である。
【図36】 図32の消去シーケンスの消去時間をさら
に短縮する消去シーケンスを説明するためのフローチャ
ートである。
【図37】 図36に示した消去シーケンスの消去時間
のさらなる短縮を図ったフローチャートである。
【図38】 図37のステップS131における消去前
一括書込を行なう場合のメモリブロックに与える電圧を
説明するための回路図である。
【図39】 図38に示した消去前一括書込時において
メモリトランジスタに印加される電圧を説明するための
図である。
【図40】 図37の消去シーケンスにおいてステップ
S131の消去前一括書込を行なう前のしきい値電圧の
分布を示した図である。
【図41】 消去前一括書込をしている途中のメモリト
ランジスタのしきい値電圧の分布を示した図である。
【図42】 消去前一括書込が終了した後のしきい値電
圧の分布を示した図である。
【符号の説明】
1 不揮発性半導体記憶装置、2 消去制御部、3 電
圧発生部、4 正電圧発生回路、8 負電圧発生回路、
12 WLブースト回路、14 ディストリビュータ、
16 アドレスバッファ、18 Xデコーダ、20 Y
デコーダ、22入出力バッファ、24 Y系制御回路、
26 メモリアレイ、28 セレクトゲート、BL1〜
BLm ビット線、BLOCK0〜BLOCKn メモ
リブロック、MBL メインビット線、MT メモリト
ランジスタ、S1〜S131ステップ、SG セレクト
ゲート、SGL セレクトゲート線、SL ソース線、
WL0〜WLn ワード線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 悟 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 大庭 敦 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 友枝 光弘 東京都千代田区大手町二丁目6番2号 三 菱電機エンジニアリング株式会社内 Fターム(参考) 5B025 AA03 AB01 AC01 AD05 AD08 AD09 AE05 AE08

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 行列状に配置された不揮発性の複数のメ
    モリトランジスタを含むメモリブロックと、 前記メモリトランジスタの行を選択する複数のワード線
    と、 前記メモリトランジスタの列に対応して設けられる複数
    のビット線と、 前記複数のワード線、前記複数のビット線、前記メモリ
    トランジスタの基板部およびソースに与える電位を発生
    する電位発生部と、 前記電位発生部を制御して前記メモリブロックのデータ
    消去を行なう書込消去制御部とを備え、 前記書込消去制御部は、 前記複数のメモリトランジスタに対して一括して第1の
    消去パルスを繰り返し与え、前記複数のメモリトランジ
    スタを第1の消去状態に設定する第1の設定部と、 前記複数のメモリトランジスタを前記第1の消去状態よ
    りも過消去状態になった前記メモリトランジスタの数が
    少ない第2の消去状態に設定する第2の設定部と、 前記第2の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なう書き戻し制御部とを含み、 各前記メモリトランジスタは、フローティングゲートを
    有するMOSトランジスタであり、 前記第1の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第1の値以下になった状態であ
    り、 前記第2の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第2の値以下になった状態であ
    る、不揮発性半導体記憶装置。
  2. 【請求項2】 前記第2の設定部は、 前記第1の消去状態にある前記複数のメモリトランジス
    タに対して一括して第1の書込パルスを与える第1のパ
    ルス制御部と、 前記第1の書込みパルスが印加された後の前記複数のメ
    モリトランジスタに対して、一括して第2の消去パルス
    を与える動作を前記複数のメモリトランジスタが前記第
    2の消去状態になるまで繰り返す第2のパルス制御部と
    を有する、請求項1に記載の不揮発性半導体記憶装置。
  3. 【請求項3】 前記第2の設定部は、 前記第1の消去状態にある前記複数のメモリトランジス
    タに対して、前記複数のメモリトランジスタが所定の書
    き戻し状態になるまで一括して第1の書込パルスを与え
    る第1のパルス制御部と、 前記所定の書き戻し状態になった前記複数のメモリトラ
    ンジスタに対して、一括して第2の消去パルスを与える
    動作を前記複数のメモリトランジスタが前記第2の消去
    状態になるまで繰り返す第2のパルス制御部とを有す
    る、請求項1に記載の不揮発性半導体記憶装置。
  4. 【請求項4】 前記所定の書き戻し状態は、前記メモリ
    ブロック内の前記第1の値よりしきい値電圧が小さい前
    記メモリトランジスタの数が所定の数より少ない状態で
    ある、請求項3に記載の不揮発性半導体記憶装置。
  5. 【請求項5】 前記第2の設定部は、 前記第1の消去状態にある前記複数のメモリトランジス
    タに対して、一括して第1の書込パルスを与えた後に一
    括して第2の消去パルスを与える動作を前記複数のメモ
    リトランジスタが前記第2の消去状態になるまで繰り返
    す第1のパルス印加部を含む、請求項1に記載の不揮発
    性半導体記憶装置。
  6. 【請求項6】 前記第1の消去状態に設定する前記ステ
    ップに先立って、前記複数のメモリトランジスタに対し
    て一括して消去前の予備書込を行なう予備書込パルスを
    与える前処理部をさらに備える、請求項1に記載の不揮
    発性半導体記憶装置。
  7. 【請求項7】 前記書込みパルスの印加による前記メモ
    リトランジスタのしきい値電圧のシフト量は、前記予備
    書込みパルスの印加による前記メモリトランジスタのし
    きい値電圧のシフト量よりも小さい、請求項6に記載の
    不揮発性半導体記憶装置。
  8. 【請求項8】 行列状に配置された不揮発性の複数のメ
    モリトランジスタを含むメモリブロックと、前記メモリ
    トランジスタの行を選択する複数のワード線と、前記メ
    モリトランジスタの列に対応して設けられる複数のビッ
    ト線と、前記複数のワード線、前記複数のビット線、前
    記メモリトランジスタの基板部およびソースに与える電
    位を発生する電位発生部と、前記電位発生部を制御して
    前記メモリブロックのデータ消去を行なう書込消去制御
    部とを備える不揮発性半導体記憶装置のデータ消去方法
    であって、 前記複数のメモリトランジスタに対して一括して第1の
    消去パルスを繰り返し与え、前記複数のメモリトランジ
    スタを第1の消去状態に設定するステップと、 前記複数のメモリトランジスタを前記第1の消去状態よ
    りも過消去状態になった前記メモリトランジスタの数が
    少ない第2の消去状態に設定するステップと、 前記第2の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なうステップとを備え、 各前記メモリトランジスタは、フローティングゲートを
    有するMOSトランジスタであり、 前記第1の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第1の値以下になった状態であ
    り、 前記第2の消去状態は、前記複数のメモリトランジスタ
    のしきい値電圧が前記第2の値以下になった状態であ
    る、不揮発性半導体記憶装置のデータ消去方法。
  9. 【請求項9】 前記第2の消去状態に設定する前記ステ
    ップは、 前記第1の消去状態にある前記複数のメモリトランジス
    タに対して一括して第1の書込パルスを与えるステップ
    と、 前記第1の書込みパルスが印加された後の前記複数のメ
    モリトランジスタに対して、一括して第2の消去パルス
    を与える動作を前記複数のメモリトランジスタが前記第
    2の消去状態になるまで繰り返すステップとを含む、請
    求項8に記載の不揮発性半導体記憶装置のデータ消去方
    法。
  10. 【請求項10】 前記第2の消去状態に設定する前記ス
    テップは、 前記第1の消去状態にある前記複数のメモリトランジス
    タに対して、前記複数のメモリトランジスタが所定の書
    き戻し状態になるまで一括して第1の書込パルスを与え
    るステップと、 前記所定の書き戻し状態になった前記複数のメモリトラ
    ンジスタに対して、一括して第2の消去パルスを与える
    動作を前記複数のメモリトランジスタが前記第2の消去
    状態になるまで繰り返すステップとを含む、請求項8に
    記載の不揮発性半導体記憶装置のデータ消去方法。
  11. 【請求項11】 前記所定の書き戻し状態は、前記複数
    のメモリトランジスタのうちのしきい値電圧が前記第1
    の値より小さい前記メモリトランジスタの数が所定の数
    より少ない状態である、請求項10に記載の不揮発性半
    導体記憶装置のデータ消去方法。
  12. 【請求項12】 前記第2の消去状態に設定する前記ス
    テップは、 前記第1の消去状態にある前記複数のメモリトランジス
    タに対して、一括して第1の書込パルスを与えた後に一
    括して第2の消去パルスを与える動作を前記複数のメモ
    リトランジスタが前記第2の消去状態になるまで繰り返
    すステップを含む、請求項8に記載の不揮発性半導体記
    憶装置のデータ消去方法。
  13. 【請求項13】 前記第1の消去状態に設定する前記ス
    テップに先立って、前記複数のメモリトランジスタに対
    して一括して消去前の予備書込を行なう予備書込パルス
    を与えるステップをさらに備える、請求項8に記載の不
    揮発性半導体記憶装置のデータ消去方法。
  14. 【請求項14】 前記書込みパルスの印加による前記メ
    モリトランジスタのしきい値電圧のシフト量は、前記予
    備書込みパルスの印加による前記メモリトランジスタの
    しきい値電圧のシフト量よりも小さい、請求項13に記
    載の不揮発性半導体記憶装置のデータ消去方法。
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